JP2014007518A - アナログデジタル変換器のノイズ低減システム、およびノイズ低減方法 - Google Patents

Abstract

【課題】アナログデジタル変換器において、良好なＳ／Ｎを実現する。
【解決手段】ノイズ低減システムは、帰還回路１３を有するオーバーサンプリング型のアナログデジタル変換器ＡＤＣ１と、アナログデジタル変換器ＡＤＣ１にディザ信号を与えるディザ生成回路１７と、ノイズ源回路２０の動作クロックＣＬＫ２の周波数情報を得て、その周波数情報に応じてディザ生成回路１７におけるディザ信号の設定を行うディザ設定部２５とを備えている。そして、ディザ生成回路１７は、ディザ信号の設定の調整により、アナログデジタル変換器ＡＤＣ１において生じるトーンの周波数を変えることが可能である。
【選択図】図４

Description

本発明は、オーバーサンプリング方式のアナログデジタル変換器のノイズ低減システム、およびノイズ低減方法に関するものである。

一般的なオーバーサンプリング方式のアナログデジタル変換器において、アナログ入力信号が無入力および弱入力のとき、量子化器の出力信号の「Ｈ」と「Ｌ」との割合は１対１となり、かつ交互に出現する連続パターンの状態となる。このアナログデジタル変換器のアナログ入力信号に微小なＤＣ成分ΔＶなどが重畳された場合、上記の１対１の連続パターンが崩れて、量子化器の出力にトーン性のノイズ（以下、トーンと記載する）が発生し、アナログデジタル変換器のデジタル出力信号のＳ／Ｎ（Signal/Noise)が顕著に悪化するという問題があった。

従来のアナログデジタル変換器のノイズ低減システムにおいては、上記のＳ／Ｎの悪化を防ぐためにディザ信号が用いられている。例えば、ディザ信号をアナログ入力信号に加算することによって、量子化器の出力に現れるトーンの周波数を信号帯域外にすることが可能となる。この信号帯域外となったトーンをデジタルフィルタによって減衰させることにより、アナログデジタル変換器のデジタル出力信号のＳ／Ｎを改善することができる。ここで、ディザ信号としては、例えばＤＣオフセットや、小さな振幅のクロックパルスなどが用いられる。

また、ディザ信号を印加した際の強入力時の変調器の飽和を防ぐために、量子化器の基準電圧側にディザ信号を入力する対策（特許文献１参照）や、量子化器の出力に応じて、クロックパルスであるディザ信号の強度を変更する対策（特許文献２参照）が実施されている。

特許第４６４８９９６号公報 特許第４６４４２８９号公報

近年、ＬＳＩの機能統合が進み、複数のアナログデジタル変換器やデジタルアナログ変換器がＬＳＩに内蔵される傾向にある。それぞれのアナログデジタル変換器（デジタルアナログ変換器）が異なる周波数のクロックを使用する場合には、単一のＬＳＩに複数のクロック成分が存在することになり、周期的なノイズ（以下、ＣＬＫノイズと記載する）の発生要因になる。また、ＬＳＩの端子数や面積を削減するために、複数の回路における電源端子およびグランド端子の共有化、並びに基準電圧の共有化を実施することが多い。さらに、例えば回路の精度を向上させるために、回路の電流を増加させたり、回路に使用するクロックの周波数を上昇させたりすることがある。

これらに伴い、アナログデジタル変換器の各構成要素に対して、他の回路で発生したＣＬＫノイズが、電源やグランド、基準電圧を介して、アナログデジタル変換器のデジタル出力信号に影響が出る程度に十分強い強度で回り込む。このため、例えば、アナログデジタル変換器が音声の信号処理に用いられる場合、ＣＬＫノイズに起因してノイズ音が発生するなどの課題がある。

従来のノイズ低減システムは、微小なＤＣ成分ΔＶなどに起因するトーンに対しては良好なＳ／Ｎは確保される一方、上記のようなＣＬＫノイズに対してはＳ／Ｎが悪化する場合がある。

上記の点に鑑み、本発明は、外部からのＣＬＫノイズを受けても、良好なＳ／Ｎを得ることができるアナログデジタル変換器のノイズ低減システム、およびノイズ低減方法を提供することを目的とする。

本発明の第１の態様では、アナログデジタル変換器のノイズ低減システムは、オーバーサンプリング型であって、帰還回路を有するアナログデジタル変換器と、前記アナログデジタル変換器にディザ信号を与えるものであり、かつ、前記アナログデジタル変換器において生じるトーンの周波数を変えるように、前記ディザ信号の設定を調整可能に構成されているディザ生成回路と、前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に関する周波数情報を得て、当該周波数情報に応じて、前記ディザ生成回路における前記ディザ信号の設定を行うディザ設定部とを備えている。

この第１の態様によると、ディザ設定部は、ノイズ源回路の動作クロックの周波数情報に応じて、ディザ生成回路におけるディザ信号の設定を行う。ディザ生成回路は、ディザ設定部からの設定を受け、調整されたディザ信号をアナログデジタル変換器に与える。これにより、トーンの周波数が変わるとともに、トーンと周期的なノイズとから生じる変調信号の周波数が変わる。すると、例えば周波数情報に応じて、トーンと周期的なノイズとから生じる変調信号の周波数が信号帯域から外れるようにディザ生成回路におけるディザ信号の設定を行うことにより、アナログデジタル変換器のＳ／Ｎの悪化を回避することができる。すなわち、良好なＳ／Ｎを得ることができる。

本発明の第２の態様では、アナログデジタル変換器のノイズ低減システムは、オーバーサンプリング型のアナログデジタル変換器と、前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に関する周波数情報を得て、当該周波数情報に応じて、前記アナログデジタル変換器のサンプリングクロックの周波数の設定を行うサンプリングクロック設定部とを備えている。

この第２の態様によると、サンプリングクロック設定部は、ノイズ源回路の動作クロックの周波数情報に応じて、アナログデジタル変換器のサンプリングクロックの周波数の設定（調整）を行う。これにより、サンプリングクロックと周期的なノイズとから生じるエイリアス信号の周波数が変わる。すると、例えば周波数情報に応じて、エイリアス信号の周波数が信号帯域から外れるようにサンプリングクロックの周波数の設定を行うことにより、アナログデジタル変換器のＳ／Ｎの悪化を回避することができる。すなわち、良好なＳ／Ｎを得ることができる。

本発明の第３の態様では、アナログデジタル変換器のノイズ低減システムは、オーバーサンプリング型であって、帰還回路を有するアナログデジタル変換器を備えており、前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に応じて、前記アナログデジタル変換器によって生じるトーンの周波数を制御する。

この第３の態様によると、アナログデジタル変換器によって生じるトーンの周波数を動作クロックの周波数に応じて制御することにより、トーンと周期的なノイズとから生じる変調信号の周波数が変わる。これにより、アナログデジタル変換器のＳ／Ｎの悪化を回避することができる。すなわち、良好なＳ／Ｎを得ることができる。

本発明の第４の態様では、オーバーサンプリング型であって、帰還回路を有するアナログデジタル変換器のノイズ低減方法は、前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に関する周波数情報を得て、当該周波数情報に応じて、前記アナログデジタル変換器において生じるトーンの周波数を変えるようにディザ信号の設定を行う信号設定ステップと、前記信号設定ステップにおいて設定された前記ディザ信号を、前記アナログデジタル変換器に与える信号印加ステップとを備えている。

この第４の態様によると、信号設定ステップによって得たノイズ源回路の動作クロックの周波数情報に応じたディザ信号が設定され、アナログデジタル変換器に与えられる。これにより、トーンと周期的なノイズとから生じる変調信号の周波数が変わるため、アナログデジタル変換器のＳ／Ｎの悪化を回避することができる。すなわち、良好なＳ／Ｎを得ることができる。

本発明によると、外部からのＣＬＫノイズの周波数に応じて、サンプリングクロックの周波数やディザ信号の設定を切り替えることにより、アナログデジタル変換器において良好なＳ／Ｎを得ることができる。

第１の実施形態に係るアナログデジタル変換器のノイズ低減システムの構成例を示す図である。 図１において、サンプリング周波数の切り替え前後における信号のスペクトルの一例を示す図である。 図１において、サンプリング周波数の切り替え前後における信号のスペクトルの他の例を示す図である。 第２の実施形態に係るアナログデジタル変換器のノイズ低減システムの構成例を示す図である。 図４において、ディザ信号の設定の切り替え前後における信号のスペクトルの一例を示す図である。 ディザ信号の設定例を示す図である。 周波数計算器および切替制御器の構成例を示す図である。 周波数計算器および切替制御器をソフトウェアで実現する場合におけるアナログデジタル変換器のノイズ低減システムの構成例を示す図である。 周波数計算器および切替制御器による処理の一例を示すフローチャートである。 周波数計算器および切替制御器による処理の一例を示すフローチャートである。 第３の実施形態に係るアナログデジタル変換器のノイズ低減システムの構成例を示す図である。

以下、本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は第１の実施形態に係るアナログデジタル変換器のノイズ低減システムの構成例を示す図である。図１において、アナログデジタル変換器ＡＤＣ１は、加減算器１０、積分器１１、量子化器１２、帰還回路１３およびデジタルフィルタ１４を備えている。

加減算器１０は、アナログ入力信号ＡＩＮから後述する帰還回路１３の出力信号を減算する。積分器１１は、加減算器１０の出力信号を積分する。

量子化器１２は、積分器１１によって積分された信号を受け、第一のＰＬＬ１５から出力されたサンプリングクロックＣＬＫ１でサンプリングを行い、サンプリングされたデータを量子化する。量子化器１２から出力されたデジタル信号は、帰還回路１３およびデジタルフィルタ１４に入力される。

帰還回路１３は、量子化器１２の出力信号と、基準電圧源回路１６から出力された基準電圧とをかけ合わせて（変調して）アナログ信号に変換し、出力する。デジタルフィルタ１４は、アナログ入力信号ＡＩＮの信号帯域以上の周波数成分を減衰させて、デジタル出力信号ＤＯＵＴを生成する。

ここで、ＣＬＫノイズはノイズ源回路２０から発生されるものとし、ノイズ源回路２０はＰＬＬとしての第二のＰＬＬ２１から出力された動作クロックＣＬＫ２（周波数をｆｎとする）で動作しているものとする。例えば、ノイズ源回路２０がアナログデジタル変換器やデジタルアナログ変換器の場合は、ＣＬＫ２はそのサンプリングクロックとなる。

また、ノイズ源回路２０の動作クロックＣＬＫ２の周波数ｆｎを変化させる、すなわち第二のＰＬＬ２１から出力される動作クロックＣＬＫ２の周波数ｆｎを変化させて使用する場合がある。この場合には、ノイズ源回路２０から発生するＣＬＫノイズの周波数が変動する。例えば、ノイズ源回路２０が映像信号処理回路の場合、映像フォーマットに応じて動作クロックＣＬＫ２の周波数ｆｎを変化させる場合がある。

サンプリングクロック設定部２４は、周波数計算器２２と切替制御器２３とを備えている。

周波数計算器２２は、第二のＰＬＬ２１からの周波数設定情報または動作クロックＣＬＫ２を受け、ノイズ源回路２０の動作クロックＣＬＫ２の周波数ｆｎを計算する。

切替制御器２３は、周波数計算器２２によって計算された動作クロックＣＬＫ２の周波数ｆｎに応じて、サンプリングクロックＣＬＫ１のサンプリング周波数が切り替わるように第一のＰＬＬ１５を制御する。

［ノイズ低減システムの動作（１）］
図２は、図１におけるサンプリング周波数の切り替え前後における信号のスペクトルの一例を示す図である。ここで、サンプリングクロックＣＬＫ１のサンプリング周波数をｆｓａ，ｆｓｂとし、ＣＬＫノイズの周波数すなわち動作クロックＣＬＫ２の周波数をｆｎとする。また、アナログ入力信号ＡＩＮの信号帯域をｆｂｗとする。

図２において、（ａ），（ｂ），（ｃ）は動作クロックＣＬＫ２の周波数ｆｎが（サンプリングクロックＣＬＫ１のサンプリング周波数ｆｓａの整数倍）±（信号帯域ｆｂｗ）の周波数範囲に入っている状態（後述の（式２）を満たす状態）における信号のスペクトルを示しており、（ｄ），（ｅ），（ｆ）はサンプリングクロックＣＬＫ１のサンプリング周波数をｆｓａからｆｓｂに切り替えた後における信号のスペクトルを示す。

また、（ａ），（ｄ）は量子化器１２の入力信号のスペクトル、（ｂ），（ｅ）は量子化器１２の出力信号のスペクトル、（ｃ），（ｆ）はデジタル出力信号ＤＯＵＴのスペクトルを示している。

図２（ａ）に示すように、量子化器１２の入力信号には、電源や基準電圧Ｖｂ経由で伝播したＣＬＫノイズが重畳しているものとする。量子化器１２において、このようなＣＬＫノイズが重畳された信号をサンプリングクロックＣＬＫ１でサンプリングすると、ｆｓａ／２以下の周波数に折り返されたエイリアス信号が発生する。このエイリアス信号の周波数をｆｐａとすると、ｆｐａは下記の（式１）で示した値となる。

ここで、ｍはｆｎ／ｆｓａに最も近い整数とする。また、｜Ａ｜はＡの絶対値を意味する。

周波数ｆｎと（ｆｓａ×ｍ）の周波数とが近い場合、図２（ｂ）に示すようにエイリアス信号の周波数ｆｐａと信号帯域ｆｂｗとは下記の（式２）の関係となる場合がある。

このとき、図２（ｃ）に示すように、デジタルフィルタ１４通過後におけるデジタル出力信号ＤＯＵＴのエイリアス信号は減衰されず、結果としてＳ／Ｎが悪化する。

このＳ／Ｎの悪化を防ぐために、エイリアス信号の周波数ｆｐａと信号帯域ｆｂｗとの間に（式２）の関係があるとき、サンプリング周波数ｆｓａをサンプリング周波数ｆｓｂに切り替える。具体的には、動作クロックＣＬＫ２の周波数ｆｎが下記の（式３）を満たすとき、サンプリング周波数ｆｓａをサンプリング周波数ｆｓｂに切り替える。

このとき、切り替えた後のサンプリング周波数ｆｓｂは下記の（式４）のうちのいずれか一方を満たすようにする。

ここで、ｍｂはｆｎ／ｆｓｂに最も近い整数とする。なお、ｍｂはｍと同じでもよい。

（式４）はｆｓｂを左辺とする式に変換すると、下記の（式５）になる。

図２（ｄ），（ｅ），（ｆ）はサンプリングクロックＣＬＫ１のサンプリング周波数をｆｓａから上記の（式５）を満たすｆｓｂに切り替えた後の信号のスペクトルを示している。図２（ｅ）に示すように、サンプリング周波数を切り替えた後のエイリアス信号の周波数ｆｐｂ（＝｜ｆｓｂ×ｍ−ｆｎ｜）は、信号帯域ｆｂｗより高くなっている。すなわち、エイリアス信号の周波数ｆｐｂは信号帯域ｆｂｗから外れている。これにより、図２（ｆ）に示すように、デジタルフィルタ１４通過後のデジタル出力信号ＤＯＵＴにおいて、周波数ｆｐｂの信号成分は十分に減衰され、結果としてＳ／Ｎは悪化しない。

なお、上記の［ノイズ低減システムの動作（１）］では、帰還回路を有するオーバーサンプリング型のアナログデジタル変換器について説明したが、帰還回路を有しないオーバーサンプリング型のアナログデジタル変換器（図示しない）においても同様の効果が得られる。

［ノイズ低減システムの動作（２）］
図３は、図２と同様に図１におけるサンプリング周波数の切り替え前後の信号のスペクトルの他の例を示す図である。ここで、ｆｓａ，ｆｓｂ，ｆｎ，ｆｂｗについては、図２と同様とする。また、量子化器１２の出力に発生する、すなわちアナログデジタル変換器ＡＤＣ１において生じるｆｓａ／２以下のトーンの周波数をｆｔａ，ｆｔｂとする。

図３において、（ａ）〜（ｄ）は動作クロックＣＬＫ２の周波数ｆｎが（サンプリングクロックＣＬＫ１のサンプリング周波数ｆｓａの整数倍）＋（量子化器１２から発生するトーンの周波数ｆｔａ）±（信号帯域ｆｂｗ）の周波数範囲に入っている状態の信号のスペクトルを示しており、（ｅ）〜（ｈ）はサンプリングクロックＣＬＫ１のサンプリング周波数をｆｓａからｆｓｂに切り替えた後の信号のスペクトルを示す。

また、（ａ），（ｅ）は基準電圧源回路１６から帰還回路１３に入力される基準電圧Ｖｂのスペクトル、（ｂ），（ｃ），（ｆ），（ｇ）は量子化器１２の出力のスペクトル、（ｄ），（ｈ）はデジタル出力信号ＤＯＵＴのスペクトルを示している。なお、（ａ）〜（ｈ）のそれぞれについて、図５においても図３と同様の電圧および信号のスペクトルを示すものとする。

図３（ａ）に示すように、基準電圧ＶｂにはＣＬＫノイズが重畳しているものとする。また、図３（ｂ）に示すように、量子化器１２の出力にはｆｓａ／２以下のトーンが発生しているものとする。したがって、そのトーンが発生した出力が帰還回路１３に入力される。

帰還回路１３では、基準電圧源回路１６から出力された基準電圧に重畳している動作クロックＣＬＫ２と量子化器１２の出力に発生したトーンとが変調される。量子化器１２では、この変調された信号がフィードバックされ、サンプリングクロックＣＬＫ１でサンプリングされるため、出力にｆｓａ／２以下の変調信号が発生する（図３（ｃ））。

この変調信号の周波数をｆｍａとすると、周波数ｆｍａは下記の（式６）となる。

ここで、ｎは整数であり、かつ、ｆｍａが０≦ｆｍａ＜ｆｓａ／２の条件を満たすような値とする。

（ｆｎ−ｆｔａ）の周波数と（ｆｓａ×ｎ）の周波数とが近い場合、変調信号の周波数ｆｍａと信号帯域ｆｂｗとは下記の（式７）の関係となる場合がある。

このとき、図３（ｄ）に示すように、デジタルフィルタ１４通過後におけるデジタル出力信号ＤＯＵＴの変調信号は減衰されず、結果としてＳ／Ｎが悪化する。

このＳ／Ｎの悪化を防ぐために、変調信号の周波数ｆｍａと信号帯域ｆｂｗとの間に（式７）の関係があるとき、サンプリング周波数ｆｓａをサンプリング周波数ｆｓｂに切り替える。具体的には、動作クロックＣＬＫ２の周波数ｆｎが下記の（式８）を満たすとき、サンプリング周波数ｆｓａをサンプリング周波数ｆｓｂに切り替える。

このとき、切り替えた後のサンプリング周波数ｆｓｂは下記の（式９）のうちのいずれか一方を満たすようにする。

ここで、ｎｂは整数であり、かつ、サンプリング周波数を切り替えた後の変調信号の周波数ｆｍｂが０≦ｆｍｂ＜ｆｓｂ／２を満たすような値にする。なお、ｎｂはｎと同じ値でもよい。また、トーンの周波数はサンプリングクロックＣＬＫ１のサンプリング周波数が変化した場合、同じ比率で変わるため、ここではｆｔｂとする。

図３（ｅ）〜（ｈ）はサンプリングクロックＣＬＫ１のサンプリング周波数をｆｓａから上記の（式９）を満たすｆｓｂに切り替えた後の信号のスペクトルを示している。図３（ｇ）に示すように、変調信号の周波数ｆｍｂ（＝｜ｆｎ−ｆｔｂ−ｆｓｂ×ｎｂ｜）は、信号帯域ｆｂｗより高くなっている。すなわち、変調信号の周波数ｆｍｂは信号帯域ｆｂｗから外れている。これにより、図３（ｈ）に示すように、デジタルフィルタ１４通過後のデジタル出力信号ＤＯＵＴにおいて、変調信号の周波数ｆｍｂの成分は十分に減衰され、結果としてＳ／Ｎは悪化しない。

以上のように、サンプリングクロックのサンプリング周波数と動作クロックの周波数とが図２（ａ）または図３（ａ）のような状態の際には、サンプリング周波数を切り替える一方、図２（ｄ）または図３（ｅ）のような状態の際には、現状のサンプリング周波数を維持することにより、Ｓ／Ｎの悪化を回避することができる。

本実施形態によれば、信号帯域内のエイリアス信号や変調信号の信号強度を小さくするのではなく、サンプリング周波数を動かしているため、ＣＬＫノイズの強度が増加しても、信号帯域内にエイリアス信号や変調信号は発生せず、Ｓ／Ｎは悪化しない。したがって、ノイズ源回路２０と電源端子、グランド端子、および基準電圧を共有化し、ＬＳＩのコストを下げることが可能となる。

なお、本実施形態では、ｆｓａ／２以下のトーンを１つのみ記載したが、実際にはトーンが複数存在する場合もある。この場合、例えば所定の強度以上のトーンに対して、それらのトーンに起因する変調信号が信号帯域に入らないようにサンプリング周波数を切り替えることにより、同様の効果が得られる。また、すべてのトーンに対して、それらの変調信号が信号帯域に入らないようにサンプリング周波数を切り替えてもかまわない。

（第２の実施形態）
実施形態１では、サンプリングクロックＣＬＫ１のサンプリング周波数を切り替える例について示した。しかしながら、例えば、サンプリングクロックＣＬＫ１を供給する第一のＰＬＬ１５のクロックが他の回路で使用されている場合など、サンプリングクロックＣＬＫ１のサンプリング周波数を切り替えることが困難な場合がある。第２の実施形態では、サンプリングクロックの周波数を切り替えずに良好なＳ／Ｎを得る例を示す。

図４は第２の実施形態に係るアナログデジタル変換器のノイズ低減システムの構成例を示す図である。図４において、図１と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する。

図１と対比すると、加減算器１０にディザ信号を与えるディザ生成回路１７を備える点、およびサンプリングクロック設定部２４に代えてディザ設定部２５を備える点で異なる。ここで、ディザ設定部２５は、周波数計算器２２と、切替制御器２３とを備えている。また、図４において切替制御器２３は、周波数計算器２２によって計算された動作クロックＣＬＫ２の周波数ｆｎに応じて、ディザ生成回路１７におけるディザ信号の設定を行う。また、加減算器１０はアナログ入力信号ＡＩＮから帰還回路１３の出力信号を減算し、ディザ信号を加算する。

ディザ生成回路１７は、切替制御器２３からの設定信号に基づいてディザ信号の設定を切り替える。例えば、ディザ生成回路１７は複数の設定可能なディザ信号を有し、その中から上記設定信号に基づいたディザ信号を選択し、出力する。量子化器１２の出力に発生するトーンは、アナログデジタル変換器ＡＤＣ１の伝達関数と、設定されたディザ信号とに応じて決定される。

なお、ディザ生成回路１７は複数の設定可能なディザ信号を有しており、設定信号に基づいたディザ信号を選択するものとしたが、これに限定されない。例えば、ディザ生成回路１７によって上記設定信号に基づいた計算を行い、その計算に基づいて調整されたディザ信号を出力してもよい。また、ディザ信号の設定によっては、トーンが複数発生することがある。

［ノイズ低減システムの動作］
図５は、図４におけるディザ信号の設定の切り替え前後における信号のスペクトルの一例を示す図である。ここで、ｆｓａ，ｆｎ，ｆｂｗ，ｆｔａ，ｆｔｂ，ｎについては、図３と同様とする。

図５において、（ａ）〜（ｄ）は動作クロックＣＬＫ２の周波数ｆｎが（サンプリングクロックＣＬＫ１のサンプリング周波数ｆｓａの整数倍）＋（量子化器１２から発生するトーンの周波数ｆｔａ）±（信号帯域ｆｂｗ）の周波数範囲に入っている状態の信号のスペクトルを示しており、（ｅ）〜（ｈ）はディザ信号の設定を切り替え、トーンの周波数をｆｔａからｆｔｂに切り替えた後の信号のスペクトルを示す。

図５（ａ）において、図３（ａ）と同様に、量子化器１２の入力信号には、電源や基準電圧Ｖｂ経由で伝播したＣＬＫノイズが重畳しているものとする。また、図３（ｂ）と同様に、量子化器１２の出力にはｆｓａ／２以下のトーンが発生しているものとし、その信号は帰還回路１３に入力される（図５（ｂ））。

すると、量子化器１２では、図３（ｃ）と同様に、（式６）で示した周波数ｆｍａの変調信号が発生する（図５（ｃ））。

（ｆｎ−ｆｔａ）と（ｆｓａ×ｍ）との周波数が近い場合、すなわち変調信号の周波数ｆｍａと信号帯域ｆｂｗとが（式７）の関係を満たす場合、図５（ｄ）に示すように、デジタルフィルタ１４通過後のデジタル出力信号ＤＯＵＴにおいても変調信号は減衰されず、結果としてＳ／Ｎが悪化する。

このＳ／Ｎの悪化を防ぐために、変調信号の周波数ｆｍａと信号帯域ｆｂｗとの間に（式７）の関係があるときに、ディザ信号の設定を切り替えて、トーンの周波数をｆｔａからｆｔｂに移動させる。具体的には、動作クロックＣＬＫ２の周波数ｆｎが（式８）を満たす場合、ディザ信号の設定を切り替えて、トーンの周波数をｆｔａからｆｔｂに移動させる。

このとき、ディザ信号の設定を切り替えた後のトーンの周波数ｆｔｂは下記の（式１０）のうちのいずれか一方を満たすようにする。

ここで、ｎｂは整数であり、かつ、サンプリング周波数を切り替えた後の変調信号の周波数ｆｍｂが０≦ｆｍｂ＜ｆｓａ／２を満たすような値にする。なお、ｎｂはｎと同じ値でもよい。

図５（ｅ）〜（ｈ）はトーンの周波数をｆｔａから（式１０）を満たすｆｔｂに切り替えた後の信号のスペクトルを示している。図５（ｇ）に示すように、変調信号の周波数ｆｍｂ（＝｜ｆｎ−ｆｔｂ−ｆｓａ×ｎｂ｜）は、信号帯域ｆｂｗより高くなっている。すなわち、変調信号の周波数ｆｍｂは信号帯域ｆｂｗから外れている。これにより、図５（ｈ）に示すように、デジタルフィルタ１４通過後のデジタル出力信号ＤＯＵＴにおいて、変調信号の周波数ｆｍｂの成分は十分に減衰され、結果としてＳ／Ｎは悪化しない。

なお、図４において、基準電圧源回路１６と帰還回路１３との間にバッファが設けられ、このバッファの電源およびグランドからＣＬＫノイズが回り込むことも考えられる。このような場合にも、本実施形態のノイズ低減システムにより良好なＳ／Ｎを得ることができる。

［ディザ信号の設定］
図６はディザ信号の設定例を示した図である。図６（ａ）はディザ信号が微小なＤＣ電圧の場合の例を示しており、ディザ信号の設定を切り替える際にはその電圧値を切り替えている。具体的には、トーンの周波数の移動方向（高周波側または低周波側）に応じて、ディザ信号（ＤＣ電圧）の電圧値を上昇または下降させる。図６（ｂ），（ｃ），（ｄ）はディザ信号が微小な振幅のクロック信号の場合の例を示している。図６（ｂ）において、ディザ信号の設定を切り替える際にはその振幅を切り替えている。具体的には、トーンの周波数の移動方向に応じて、ディザ信号（クロック信号）の振幅を増大または減少させる。図６（ｃ）において、ディザ信号の設定を切り替える際にはその周波数を切り替えている。具体的には、トーンの周波数の移動方向に応じて、ディザ信号（クロック信号）の周波数を早めたり、遅くしたりする。図６（ｄ）において、ディザ信号の設定を切り替える際にはデューティーを切り替えている。具体的には、トーンの周波数の移動方向に応じて、ディザ信号（クロック信号）のデューティーの比率を上げたり、下げたりする。なお、図６（ｂ）〜（ｄ）を組み合わせて設定してもかまわない。このようなディザ信号の設定をすることにより、トーンの周波数を変えることができる。

なお、図４ではディザ信号をアナログデジタル変換器ＡＤＣ１の初段の入力、すなわち加減算器１０によって加えているが、量子化器１２の入力、または量子化器１２の基準電圧側などに加えてもかまわない。また、高次のアナログデジタル変換器の場合、２段目の積分器の入力などにディザ信号を加えてもかまわない。

また、アナログデジタル変換器の次数や具体的な回路構成によって、トーンの周波数が切り替わるディザ信号の設定は様々である。したがって、ディザ信号の設定は図６の例に限定されず、ディザ信号の設定によりトーンの周波数の切り替えができれば別の態様でもかまわない。

図１および図４の周波数計算器２２および切替制御器２３は、ハードウェアでもソフトウェアどちらでも実現することが可能である。以下では、その一例について示す。

［周波数計算器および切替制御器（ハードウェア）］
図７は図４における周波数計算器２２および切替制御器２３をすべてハードウェアで実現した例を示した図である。このハードウェアをアナログデジタル変換器ＡＤＣ１およびノイズ源回路２０と同じＬＳＩに実装することにより、周波数情報に応じて自動的にディザ信号を設定し、トーンと周期的なノイズとから生じる変調信号の周波数を変えることが可能になる。

図７において、周波数計算器２２は、余算器３０、トーン計算器３１および減算器３２を備えている。また、切替制御器２３は、信号帯域判別器３３およびディザ切替器３４を備えている。

余算器３０は、サンプリングクロックＣＬＫ１（周波数をｆｓとする）および動作クロックＣＬＫ２を受け、（ｆｎ÷ｆｓ）の剰余の値を計算し、出力する。

減算器３２は、余算器３０の出力である（ｆｎ÷ｆｓ）の剰余の値と、後述するトーン計算器３１が示すトーンの周波数ｆｔとの差を求める。この求めた差が（式６）に示す変調信号の周波数ｆｍａに相当する。

信号帯域判別器３３は、減算器３２の出力の周波数が信号帯域ｆｂｗ内にあるか否かを判別する。ディザ切替器３４は、信号帯域判別器３３から判別結果を受ける。そして、減算器３２の出力の周波数が信号帯域内の場合、ディザ切替器３４はディザ生成回路１７のディザ信号の設定を切り替える一方、減算器３２の出力の周波数が信号帯域外の場合、ディザ切替器３４はディザ生成回路１７のディザ信号の設定を維持する。

トーン計算器３１は、ディザ切替器３４のディザ信号の設定結果を受け、あらかじめ保持しているトーンの周波数ｆｔを示す固定値の中からその設定結果に応じた固定値を減算器３２に出力する。

［周波数計算器および切替制御器（ソフトウェア）］
図８は図４における周波数計算器２２および切替制御器２３をソフトウェアで実現する場合のアナログデジタル変換器ＡＤＣ１およびノイズ源回路２０を含むハードウェア並びにソフトウェアの構成の概念図である。

ソフトウェアは、動作クロックＣＬＫ２の周波数ｆｎを求めるのに必要な第二のＰＬＬ２１の設定情報およびディザ生成回路１７におけるディザ信号の現在の設定を、レジスタから読み取ることができる。また、アナログデジタル変換器ＡＤＣ１のディザ生成回路１７における最適なディザ信号の設定値を、ディザ生成回路１７のレジスタに書き込むことができる。第一のＰＬＬ１５の設定情報はあらかじめソフトウェアが保持しているものとする。ただし、ハードウェアの中のレジスタに第一のＰＬＬ１５の設定情報を格納し、ソフトウェアからそのレジスタを読み取ってもよい。なお、レジスタは各回路が保有しているものとしたが、これに限定されない。例えば、レジスタを別の回路と共有化してもよい。

図９，図１０は周波数計算器２２および切替制御器２３によって行われる処理のフローチャートを示した図である。図９は全体のフローチャートであり、図１０は図９のステップＳ５の詳細を示すフローチャートである。

ステップＳ１では、ディザ信号の設定の切り替えを有効にするか否かを決定する。切り替えを有効にする場合はステップＳ２に進む一方、切り替えを無効にする場合は処理を終了する。例えば、アナログデジタル変換器ＡＤＣ１やノイズ源回路２０が動作していない場合は切り替えを無効にする。

ステップＳ２では、第二のＰＬＬ２１の動作クロックＣＬＫ２の情報をレジスタから読み取る。情報は、例えば第二のＰＬＬ２１の分周比などである。

ステップＳ３では、ステップＳ２で読み取った動作クロックＣＬＫ２の情報から動作クロックＣＬＫ２の周波数ｆｎを計算する。

ステップＳ４では、ディザ生成回路１７におけるディザ信号の現在の設定をレジスタから読み取り、現在のトーンの周波数ｆｔを確認する。具体的には、例えば設計時にディザ信号の各設定におけるトーンの周波数をあらかじめ知ることができるため、ディザ信号の現在の設定からトーンの周波数ｆｔの確認が可能である。

ステップＳ５では、ステップＳ３において計算した動作クロックＣＬＫ２の周波数ｆｎと、ステップＳ４において確認したトーンの周波数ｆｔとから、干渉するか否かを判定する。“干渉する”場合、ステップＳ６に進む一方、“干渉しない”場合、処理は終了となり、現在のディザ信号の設定を維持する。

図１０を用いて、図９のステップＳ５における干渉するか否かの判定の詳細を説明する。ここで、動作クロックＣＬＫ２の次数をＮとし、次数の最大値であるＮｍａｘまで次数を考慮するものとする。

ステップＳ５１ではＮ＝１に設定する。

ステップＳ５２では、動作クロックＣＬＫ２の周波数ｆｎをｆｓ／２以下の周波数に変換した周波数ｆｎ２を計算する。具体的には下記（式１１）を用いて計算する。

ここで、（式１１）の（Ａ ｍｏｄ Ｂ）は、（Ａ÷Ｂ）の剰余の値を表している。

ステップＳ５３では、周波数ｆｎ２が（トーンの周波数ｆｔ）±（信号帯域ｆｂｗ）の周波数範囲に入るか否かを判定する。周波数ｆｎ２が（ｆｔ−ｆｂｗ）から（ｆｔ＋ｆｂｗ）の周波数範囲に入っている場合、“干渉する”と判定する。一方、周波数ｆｎ２が（ｆｔ−ｆｂｗ）から（ｆｔ＋ｆｂｗ）の周波数範囲外の場合、ステップＳ５４でＮの数を“＋１”し、ステップＳ５５でＮ＞Ｎｍａｘか判定する。Ｎ≦Ｎｍａｘの場合、ステップＳ５２に戻り、ステップＳ５３の判定を再度実施する。上記のフローをＮ＝Ｎｍａｘまで繰り返し、ステップＳ５５においてＮ＞Ｎｍａｘとなったとき、“干渉しない”と判定する。

トーンが複数存在する場合、ステップＳ５３において、すべてのトーンの周波数ｆｔについて、周波数ｆｎ２が（ｆｔ−ｆｂｗ）から（ｆｔ＋ｆｂｗ）の周波数範囲内に入っているか判定し、１つでもこの周波数範囲内に入っていれば、“干渉する”と判定する。

ステップＳ６では、ディザ信号の設定を現状から変更し、終了する。ここで、動作クロックＣＬＫ２の周波数ｆｎとトーンの周波数ｆｔから、干渉しないトーンの周波数を見積もり、その見積もったトーンの周波数となるようにディザ信号を設定する。具体的には、ステップＳ６において見積もるトーンの周波数ｆｔは、すべてのＮにおいて以下の（式１２）のうちのいずれか一方を満たすようにする。

ここで、（式１１）を用いて（式１２）を変換すると、下記の（式１３）、（式１４）になる。

例えば、ノイズ源回路２０が複数ある場合、ステップＳ２およびＳ３において、ノイズ源になる動作クロックＣＬＫ２の周波数ｆｎをすべて計算する。このとき、ステップＳ５の“干渉する”か否かの判定では、すべての動作クロックＣＬＫ２の一次成分（Ｎ＝１）から高調波（Ｎ＝Ｎｍａｘ）までを繰り返し実施し、すべて干渉しない場合、“干渉しない”と判定する。そして、ステップＳ６の干渉しないトーンの周波数ｆｔの見積もりは、すべての周波数ｆｎのＮ＝１からＮ＝Ｎｍａｘを満たす周波数ｆｔに設定する。

上記の図９および図１０のフローを動作クロックＣＬＫ２の周波数ｆｎが変更になるイベント時、例えば起動時、およびアナログ入力信号ＡＩＮの形式等が切り替わった時などに実行する。なお、例えば動作クロックＣＬＫ２の周波数ｆｎが随時変動する可能性がある場合、例えば１００ｍｓ毎などの一定時間毎に図９および図１０のフローを実行するとよい。

また、図１、図４および図８では、動作クロックＣＬＫ２は第二のＰＬＬ２１からの出力を使用しているが、水晶発振器などの発振器のクロックや他のＬＳＩからの出力クロックを使用してもよい。

また、周波数計算器２２をハードウェアで実現する場合、図７の例で示したような動作クロックＣＬＫ２そのものを使用した周波数計算に限定されない。例えば、図８のソフトウェアでの実現例で記載したようなＰＬＬの分周比などを使用する方式でもよいし、動作クロックＣＬＫ２の発生源が電圧制御発振器の場合、電圧などから周波数ｆｎの計算が可能である。また、電源や基準電圧に、ノイズ周波数検出回路を設けて、その出力から周波数ｆｎを計算してもよい。

ノイズ源回路２０は、主にアナログデジタル変換器やデジタルアナログ変換器が想定される。特に、音声用アナログデジタル変換器と映像用アナログデジタル変換器等のようにセット機器における入出力が近い場合、ＬＳＩ内でも近くに配置される傾向があり、電源やグランドの端子、基準電圧を共有化することは、ＬＳＩのコスト削減になりうる。しかしながら、この共有化を実施した場合、アナログデジタル変換器ＡＤＣ１の電源、グランド、基準電圧にノイズ源回路２０のクロック成分が重畳しやすくなる。このような場合、第１および第２の実施形態におけるサンプリング周波数やディザ信号の切り替えによる、トーンの周波数すなわち変調信号の周波数の変更はより有効である。

また、例えば、ノイズ源回路２０が映像用アナログデジタル変換器の場合、映像用アナログデジタル変換器のサンプリング周波数は、入力の映像信号および識別信号によって検出された映像フォーマットや水平同期信号の周波数により決定され、その決定されたサンプリング周波数に基づいて第二のＰＬＬ２１の分周比を決定する。すなわち、周波数計算器２２および切替制御器２３は、第二のＰＬＬ２１の設定情報を周波数情報として読み取ることにより、映像用アナログデジタル変換器のサンプリング周波数を計算してディザ信号の設定を切り替えることができる。なお、検出された映像フォーマットに応じて、ディザ信号の設定を切り替えてもよい。

なお、上記の第１および第２の実施形態では、デルタシグマ変調型のアナログデジタル変換器について説明したが、アナログデジタル変換器はデルタシグマ変調型に限定されず、他のアナログデジタル変換器でも同様である。例えば、帰還回路を有するデルタ変調型のアナログデジタル変換器においても、量子化器の出力が帰還してアナログデジタル変換器の入力に加算する回路があり、その帰還回路（ＤＡＣ）によってトーンと基準電圧に重畳したＣＬＫノイズとが変調しやすい。したがって、デルタ変調型のアナログデジタル変換器においても、サンプリング周波数やディザ信号を切り替えてトーン周波数を移動させることにより、変調信号の周波数を信号帯域外にすることができる。

（第３の実施形態）
図１１は第３の実施形態に係るアナログデジタル変換器のノイズ低減システムの構成例を示す図である。図１１において、図４と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する。

図４と対比すると、アナログデジタル変換器ＡＤＣ１とデジタル出力信号ＤＯＵＴとの間に出力レベル調整回路１８を備えている点で異なる。

出力レベル調整回路１８は、アナログデジタル変換器ＡＤＣ１のデジタルフィルタ１４の出力を受け、切替制御器２３からのディザ信号の設定に基づいてこの出力のレベルを調整し、デジタル出力信号ＤＯＵＴとして出力する。例えば、図６（ａ）〜（ｄ）に示したような形でディザ信号を切り替える際に、アナログデジタル変換器ＡＤＣ１の出力に切替ノイズが発生することがある。具体的には、例えばアナログ入力信号ＡＩＮが音声信号の場合において、図６（ａ）に示したようにＤＣ電圧を切り替えたとき、切り替え前と切り替え後の電圧差であるＤＣオフセット電圧が出力に音として聞こえることがある。そこで、このような切り替え時に、出力レベル調整回路１８により、デジタルフィルタ１４の出力のレベルを小さくするまたはＯＦＦにすることにより切替ノイズによる音が出力されるのを防ぐことができる。例えば、この出力レベル調整回路１８によるデジタルフィルタ１４の出力のレベルの制御は、切り替えの際の数μｓｅｃ〜数ｍｓｅｃの期間実施する。そして、それ以外の期間において、出力レベル調整回路１８は出力のレベル制御をせずにデジタルフィルタ１４の出力をデジタル出力信号ＤＯＵＴとして出力する。

なお、本実施形態ではアナログ入力信号が音声信号の例について説明したが、これに限定されず、別のアナログ入力信号でもかまわない。

また、本実施形態では出力レベル調整回路１８を図４のノイズ低減システムに適用する例について説明したが、出力レベル調整回路１８を図１のノイズ低減システムに適用しても同様の効果が得られる。

また、各実施形態は組み合わせて使用することが可能である。例えば、第１の実施形態におけるサンプリング周波数の切り替えと、第２の実施形態におけるディザ信号の設定の切り替えとを組み合わせて使用してもよい。

また、上記の各実施形態ではエイリアス信号の周波数または外部ＣＬＫノイズとトーンとの変調信号の周波数を信号帯域外に移動させる例について説明したが、信号帯域外への移動に限定されない。信号帯域内であっても、例えば信号帯域内外の境界付近の周波数にエイリアス信号および変調信号を移動させて、その境界付近の周波数成分を減衰させてもよい。また、例えば信号帯域内に、含有される情報量が少ない周波数成分や信号としての重要度の低い周波数成分等がある場合に、上記のエイリアス信号または変調信号をこれらの周波数成分付近の周波数に移動させ、その移動させた周波数成分をバンドパスフィルタ等により減衰させ、エイリアス信号および変調信号を減衰させるようにしてもよい。

また、上記の各実施形態では基準電圧を共有している例について説明したが、これに限定されない。例えば、電源およびグランドのうちの少なくともいずれか一方を共有した場合においても各実施形態の態様により同様の効果が得られる。また、基準電圧、電源およびグランドを共有しない場合においても、クロストーク等の影響により基準電圧、電源、グランドおよび各信号経路等に、アナログデジタル変換器のデジタル出力信号に影響が出る程度に十分強い強度でノイズが回り込むことが考えられる。このような場合にも、そのクロストークの原因となるノイズ源回路の動作クロックに基づいて、各実施形態の態様を実施することにより、同様の効果が得られる。

本発明では、複数のクロックを有するＬＳＩ上のアナログデジタル変換器に対し良好なＳ／Ｎが得られる。したがって、例えば携帯電話やオーディオ機器において、音声や音響を処理する回路等に組み込んで用いられるデルタ変調型アナログデジタル変換器、およびデルタシグマ変調型アナログデジタル変換器に対して有用である。

ＡＤＣ１ アナログデジタル変換器
１３ 帰還回路
１７ ディザ生成回路
１８ 出力レベル調整回路
２０ ノイズ源回路
２１ 第二のＰＬＬ（ＰＬＬ）
２４ サンプリングクロック設定部
２５ ディザ設定部
３０ 余算器
３２ 減算器
ＣＬＫ１ サンプリングクロック
ＣＬＫ２ 動作クロック
ＡＩＮ アナログ入力信号
ｆｓ，ｆｓａ，ｆｓｂ サンプリングクロックの周波数
ｆｎ 動作クロックの周波数
ｆｔ，ｆｔａ，ｆｔｂ トーンの周波数
ｆｐａ，ｆｐｂ エイリアス信号の周波数
ｆｍａ，ｆｍｂ 変調信号の周波数
ｆｂｗ 信号帯域

Claims (19)

1. オーバーサンプリング型であって、帰還回路を有するアナログデジタル変換器と、
   前記アナログデジタル変換器にディザ信号を与えるものであり、かつ、前記アナログデジタル変換器において生じるトーンの周波数を変えるように、前記ディザ信号の設定を調整可能に構成されているディザ生成回路と、
   前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に関する周波数情報を得て、当該周波数情報に応じて、前記ディザ生成回路における前記ディザ信号の設定を行うディザ設定部とを備えている
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
2. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ設定部は、前記周波数情報に応じて、前記トーンと前記周期的なノイズとから生じる変調信号の周波数が信号帯域から外れるように、前記ディザ生成回路における前記ディザ信号の設定を行う
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
3. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ設定部は、前記動作クロックを供給するＰＬＬから前記周波数情報を得る
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
4. 請求項３記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ設定部は、
   前記アナログデジタル変換器のサンプリングクロックと前記動作クロックとを受け、当該サンプリングクロックと当該動作クロックとの周波数の剰余を計算して出力する余算器と、
   前記余算器によって計算された剰余の周波数と前記トーンの周波数との周波数差を計算して出力する減算器とを備えており、
   前記減算器によって計算された周波数差が信号帯域から外れるように前記ディザ生成回路における前記ディザ信号の設定を行う
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
5. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ生成回路は、前記アナログデジタル変換器のアナログ入力信号に対して、前記ディザ信号を加算する
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
6. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ信号は、直流電圧信号であり、
   前記ディザ生成回路は、前記ディザ信号の直流電圧値を変えることにより前記トーンの周波数を変える
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
7. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ信号は、前記アナログデジタル変換器のサンプリングクロックより低い周波数の信号であり、
   前記ディザ生成回路は、前記ディザ信号の振幅を変えることにより前記トーンの周波数を変える
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
8. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ信号は、前記アナログデジタル変換器のサンプリングクロックより低い周波数の信号であり、
   前記ディザ生成回路は、前記ディザ信号の周波数を変えることにより前記トーンの周波数を変える
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
9. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
   前記ディザ信号は、前記アナログデジタル変換器のサンプリングクロックより低い周波数の信号であり、
   前記ディザ生成回路は、前記ディザ信号のデューティー比を変えることにより前記トーンの周波数を変える
   ことを特徴とするアナログデジタル変換器のノイズ低減システム。
10. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
    前記ディザ生成回路が前記ディザ信号の設定を切り替える時に、前記アナログデジタル変換器の出力信号のレベルを所定の期間減少させる出力レベル調整回路をさらに備える
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
11. 請求項１記載のアナログデジタル変換器のノイズ低減システムにおいて、
    前記ノイズ源回路は、前記動作クロックの周波数が映像フォーマットによって決定される映像信号処理回路であり、
    前記ディザ設定部は、前記映像フォーマットを前記周波数情報として得て、前記映像フォーマットに応じて、前記ディザ生成回路における前記ディザ信号の設定を行う
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
12. オーバーサンプリング型のアナログデジタル変換器と、
    前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に関する周波数情報を得て、当該周波数情報に応じて、前記アナログデジタル変換器のサンプリングクロックの周波数の設定を行うサンプリングクロック設定部とを備えている
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
13. 請求項１２記載のアナログデジタル変換器のノイズ低減システムにおいて、
    前記サンプリングクロック設定部は、前記サンプリングクロックと前記周期的なノイズとから生じるエイリアス信号の周波数が、信号帯域から外れるように前記サンプリングクロックの周波数を設定する
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
14. 請求項１２記載のアナログデジタル変換器のノイズ低減システムにおいて、
    前記アナログデジタル変換器は、帰還回路を有しており、
    前記サンプリングクロック設定部は、前記周期的なノイズの周波数と前記アナログデジタル変換器によって生じるトーンの周波数との差が、信号帯域から外れるように前記サンプリングクロックの周波数を設定する
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
15. 請求項１または１２記載のアナログデジタル変換器のノイズ低減システムにおいて、
    前記ノイズ源回路と前記アナログデジタル変換器とは、電源、グランドおよび基準電圧のうちの少なくともいずれか一つを共有している
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
16. オーバーサンプリング型であって、帰還回路を有するアナログデジタル変換器を備えており、
    前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に応じて、前記アナログデジタル変換器によって生じるトーンの周波数を制御する
    ことを特徴とするアナログデジタル変換器のノイズ低減システム。
17. オーバーサンプリング型であって、帰還回路を有するアナログデジタル変換器のノイズ低減方法であって、
    前記アナログデジタル変換器に対して周期的なノイズを与えるノイズ源回路の、動作クロックの周波数に関する周波数情報を得て、当該周波数情報に応じて、前記アナログデジタル変換器において生じるトーンの周波数を変えるようにディザ信号の設定を調整する信号設定ステップと、
    前記信号設定ステップにおいて設定された前記ディザ信号を、前記アナログデジタル変換器に与える信号印加ステップとを備えている
    ことを特徴とするアナログデジタル変換器のノイズ低減方法。
18. 請求項１７記載のアナログデジタル変換器のノイズ低減方法において、
    前記信号設定ステップにおいて、前記アナログデジタル変換器において生じるトーンと前記周期的なノイズとから生じる変調信号の周波数が信号帯域から外れるように、前記周波数情報に応じた前記ディザ信号の設定を行う
    ことを特徴とするアナログデジタル変換器のノイズ低減方法。
19. 請求項１７記載のアナログデジタル変換器のノイズ低減方法において、
    前記信号設定ステップは、
    前記ノイズ源回路の動作クロックの周波数を検知する周波数検知ステップと、
    前記周波数検知ステップにおいて検知した前記動作クロックの周波数に基づいて、前記アナログデジタル変換器において生じるトーンの周波数を計算する周波数計算ステップとを備えており、
    前記周波数検知ステップにおいて検知した前記周期的なノイズの周波数と、前記周波数計算ステップにおいて計算した前記トーンの周波数との差が信号帯域から外れるように前記ディザ信号の設定を行う
    ことを特徴とするアナログデジタル変換器のノイズ低減方法。

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