JP4492949B2 - 電子デバイスの製造方法 - Google Patents
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Description
そして、図6(a)に示すように、スピン塗布法によりビアホール110を埋設するように樹脂膜111を形成し、100〜225℃の温度で熱処理を施し樹脂膜111をキュアーする。ここで、樹脂膜111には例えばノボラック型フェノール樹脂等が用いられる。
ここで、第2低誘電率膜105が多孔質膜で形成されている場合には、その側壁部が酸素プラズマに曝されると、第2低誘電率膜105内にボイド等の損傷が生じ層間絶縁膜の信頼性の低下およびダマシン配線間のリーク電流の増加等が引き起こされるようになる。
本発明の特徴は、従来の技術で説明した図6の樹脂膜のエッチバックの工程において、エッチングガスに水素(H2)活性種を用いるところにある。以下、図5、図1および図2を参照して本発明の実施の形態を具体的に説明し発明の効果を明確にする。
そして、第2低誘電率膜105が多孔質膜で形成されている場合には、その側壁部が例え水素プラズマに曝されても、第2低誘電率膜105内にボイドが形成されたり、あるいは孔が大きくなるような損傷は生じることはない。特に水素活性種として水素ラジカルを用いると、上記第2低誘電率膜の損傷は皆無になる。このために、多孔質化したLow−k膜であっても、従来の技術で生じたような層間絶縁膜の信頼性の低下およびダマシン配線間のリーク電流の増加等の生じることはなく、層間絶縁膜の更なる誘電率低下が可能になり、半導体装置の動作の高速化が促進される。
12 ダミープラグ
13 水素プラズマ
101 下層配線
102 ビアエッチストッパー層
103 第1低誘電率膜
104 トレンチエッチストッパー層
105 第2低誘電率膜
106 キャップ層
107 第1反射防止膜
108 ビア開口
109 第1レジストマスク
110 ビアホール
113 第2反射防止膜
114 トレンチ開口
115 第2レジストマスク
116 トレンチ
117 デュアルダマシン配線用溝
118 バリア層
119 デュアルダマシン配線
Claims (5)
- 基板上に形成した層間絶縁膜にビアホールと配線用溝とを一体に設け前記ビアホールおよび前記配線用溝に導電体膜を埋め込む電子デバイスの製造方法であって、
前記層間絶縁膜に前記ビアホールを形成する工程と、
前記ビアホールを埋め込む樹脂膜を前記層間絶縁膜上に形成する工程と、
水素活性種を含むエッチングガスにより前記樹脂膜をエッチングすることにより、前記層間絶縁膜上の前記樹脂膜を除去すると共に前記ビアホール内に均一に充填された前記樹脂膜から成るダミープラグを形成する工程と、
前記ダミープラグの上及び前記層間絶縁膜の上に反射防止膜を形成する工程と、
前記反射防止膜の上に配線用の開口部を有するレジストマスクをフォトリソグラフィにより形成する工程と、
前記レジストマスクをエッチングマスクとして前記反射防止膜と、前記層間絶縁膜と、前記ダミープラグとに対してドライエッチングを行い、前記ビアホールと接続する前記配線用溝を形成する工程と、
を有することを特徴とする電子デバイスの製造方法。 - 基板上に形成した層間絶縁膜にビアホールと配線用溝とを一体に設け前記ビアホールおよび前記配線用溝に導電体膜を埋め込む電子デバイスの製造方法であって、
前記層間絶縁膜に前記ビアホールを形成する工程と、
前記ビアホールを埋め込む樹脂膜を前記層間絶縁膜上に形成する工程と、
酸素活性種を含むエッチングガスにより前記樹脂膜を途中までエッチングする工程と、
水素活性種を含むエッチングガスにより前記層間絶縁膜上に残存する前記樹脂膜をエッチング除去すると共に前記ビアホール内に均一に充填された前記樹脂膜から成るダミープラグを形成する工程と、
前記ダミープラグの上及び前記層間絶縁膜の上に反射防止膜を形成する工程と、
前記反射防止膜の上に配線用の開口部を有するレジストマスクをフォトリソグラフィにより形成する工程と、
前記レジストマスクをエッチングマスクとして前記反射防止膜と、前記層間絶縁膜と、前記ダミープラグとに対してドライエッチングを行い、前記ビアホールと接続する前記配線用溝を形成する工程と、
を有することを特徴とする電子デバイスの製造方法。 - 前記酸素活性種は、酸素ガスあるいは酸素ガスと不活性ガスとの混合ガスをプラズマ励起することにより生成した酸素プラズマあるいは酸素ラジカルであることを特徴とする請求項2に記載の電子デバイスの製造方法。
- 前記水素活性種は、水素ガスあるいは水素ガスと不活性ガスとの混合ガスをプラズマ励起することにより生成した水素プラズマあるいは水素ラジカルであることを特徴とする請求項1乃至3の何れか一項に記載の電子デバイスの製造方法。
- 前記不活性ガスはヘリウムガスあるいはアルゴンガスを含んでいることを特徴とする請求項3又は4に記載の電子デバイスの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004317717A JP4492949B2 (ja) | 2004-11-01 | 2004-11-01 | 電子デバイスの製造方法 |
US11/258,189 US7541281B2 (en) | 2004-11-01 | 2005-10-26 | Method for manufacturing electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004317717A JP4492949B2 (ja) | 2004-11-01 | 2004-11-01 | 電子デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006128541A JP2006128541A (ja) | 2006-05-18 |
JP4492949B2 true JP4492949B2 (ja) | 2010-06-30 |
Family
ID=36262583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004317717A Expired - Fee Related JP4492949B2 (ja) | 2004-11-01 | 2004-11-01 | 電子デバイスの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7541281B2 (ja) |
JP (1) | JP4492949B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006128543A (ja) * | 2004-11-01 | 2006-05-18 | Nec Electronics Corp | 電子デバイスの製造方法 |
JP5096669B2 (ja) * | 2005-07-06 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
US9136489B2 (en) | 2006-05-02 | 2015-09-15 | Mitsubishi Chemical Corporation | Method for producing organic photoelectric conversion device and organic photoelectric conversion device |
US7771790B2 (en) * | 2006-08-30 | 2010-08-10 | Tokyo Electron Limited | Method and system for fabricating a nano-structure |
US7569491B2 (en) * | 2006-08-30 | 2009-08-04 | Tokyo Electron Limited | Method for enlarging a nano-structure |
US7910477B2 (en) * | 2007-12-28 | 2011-03-22 | Texas Instruments Incorporated | Etch residue reduction by ash methodology |
US8298958B2 (en) * | 2008-07-17 | 2012-10-30 | Lam Research Corporation | Organic line width roughness with H2 plasma treatment |
KR20110063632A (ko) * | 2008-08-05 | 2011-06-13 | 미츠비시 가스 가가쿠 가부시키가이샤 | 잔사 박리액 조성물 및 그것을 이용한 반도체 소자의 세정 방법 |
JPWO2012173067A1 (ja) * | 2011-06-16 | 2015-02-23 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体 |
US8710660B2 (en) * | 2012-07-20 | 2014-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid interconnect scheme including aluminum metal line in low-k dielectric |
US8999184B2 (en) | 2012-08-03 | 2015-04-07 | Lam Research Corporation | Method for providing vias |
US9136166B2 (en) * | 2013-03-08 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and methods of making same |
JP6357891B2 (ja) * | 2014-06-06 | 2018-07-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3764594B2 (ja) * | 1998-10-12 | 2006-04-12 | 株式会社日立製作所 | プラズマ処理方法 |
US6475836B1 (en) * | 1999-03-29 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US6794293B2 (en) * | 2001-10-05 | 2004-09-21 | Lam Research Corporation | Trench etch process for low-k dielectrics |
KR100441685B1 (ko) | 2002-09-19 | 2004-07-27 | 삼성전자주식회사 | 듀얼 다마신 공정 |
FR2859822B1 (fr) * | 2003-09-16 | 2006-05-05 | Commissariat Energie Atomique | Structure d'interconnexion a faible constante dielectrique |
US7015133B2 (en) * | 2004-04-14 | 2006-03-21 | Taiwan Semiconductor Manufacturing Company | Dual damascene structure formed of low-k dielectric materials |
-
2004
- 2004-11-01 JP JP2004317717A patent/JP4492949B2/ja not_active Expired - Fee Related
-
2005
- 2005-10-26 US US11/258,189 patent/US7541281B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20060094221A1 (en) | 2006-05-04 |
US7541281B2 (en) | 2009-06-02 |
JP2006128541A (ja) | 2006-05-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071015 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090910 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100401 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |