TWI629684B - 記憶體裝置的行解碼器 - Google Patents

Abstract

一種記憶體裝置的行解碼器，包括第一選擇電路、第二選擇電路與解碼電路。第一選擇電路、第二選擇電路與記憶體裝置中的記憶體陣列相互串疊。解碼電路接收包括第一子位址與第二子位址的行位址。解碼電路基於第一子位址與第二子位址產生用以控制第一選擇電路與第二選擇電路的第一解碼資料與第二解碼資料。解碼電路中的第一解碼器將第一子位址解碼成第一解碼資料，且第一解碼資料響應於第二子位址中的第一預設位元的改變而被反轉。

Description

記憶體裝置的行解碼器

本發明是有關於一種記憶體裝置的解碼技術，且特別是有關於一種記憶體裝置的行解碼器。

一般而言，記憶體裝置可透過行解碼器與列解碼器來選取記憶體陣列中的記憶胞，以對所選取的記憶胞進行讀取操作、驗證操作或是程式化操作。此外，在進行讀取操作、驗證操作或是程式化操作的期間，記憶體裝置中的控制邏輯電路會連續地累加記憶胞的行位址，以針對記憶體陣列中的預設區塊進行對應的操作。

現有的行解碼器可將行位址解碼成第一至第三解碼資料，以分別控制其內部的第一至第三選擇電路。此外，在處理連續累加之行位址的過程中，現有之行解碼器所解碼出的解碼資料往往會出現多次的同時轉態。舉例來說，就現有的行解碼器而言，當行位址從{000000}逐一累加至{111111}的過程中，第一至第三解碼資料同時發生轉態的次數為4，且第一至第三解碼資料中的兩解碼資料同時發生轉態的次數為12。然而，當解碼資料的狀態同時改變時，則代表第一至第三選擇電路中越多的開關同時被切換。因此，當解碼資料同時出現轉態的次數越多時，則將導致越多的電力切換損失，進而增加行解碼器的功率消耗，並降低行解碼器的解碼速度。更甚者，還可能會使解碼資料無法於約定時間內完成轉態，而導致行解碼器的失效，進而降低行解碼器的可靠度。

本發明提供一種記憶體裝置的行解碼器，其解碼電路中的第一解碼器可依據第二子位址中的第一預設位元將第一子位址解碼成第一解碼資料。藉此，將可降低行解碼器的功率消耗，並有助於增加行解碼器的解碼速度與可靠度。

本發明的記憶體裝置的行解碼器，包括第一選擇電路、第二選擇電路與解碼電路，且解碼電路包括第一解碼器。第一選擇電路、第二選擇電路與記憶體裝置中的記憶體陣列相互串疊。解碼電路電性連接第一選擇電路與第二選擇電路，並接收包括第一子位址與第二子位址的行位址。解碼電路基於第一子位址產生用以控制第一選擇電路的第一解碼資料，並基於第二子位址產生用以控制第二選擇電路的第二解碼資料。第一解碼器將第一子位址解碼成第一解碼資料，且第一解碼資料響應於第二子位址中的第一預設位元的改變而被反轉。

在本發明的一實施例中，上述的記憶體裝置的行解碼器更包括第三選擇電路。其中，第三選擇電路電性連接解碼電路且藉由第二選擇電路電性連接第一選擇電路。行位址更包括第三子位址，且第一預設位元為第二子位址的最低有效位元。解碼電路更基於第三子位址產生用以控制第三選擇電路的第三解碼資料。解碼電路更包括第二解碼器與第三解碼器。第二解碼器將第二子位址解碼成第二解碼資料。第三解碼器將第三子位址解碼成第三解碼資料。

基於上述，本發明之行解碼器中的解碼電路可接收包括第一子位址與第二子位址的行位址。此外，解碼電路中的第一解碼器可將第一子位址解碼成第一解碼資料，且第一解碼資料響應於第二子位址中的第一預設位元的改變而被反轉。藉此，將可降低行解碼器的功率消耗，並有助於增加行解碼器的解碼速度與可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為依據本發明之一實施例之記憶體裝置的示意圖。如圖1所示，記憶體裝置100包括記憶體陣列110與行解碼器120，且行解碼器120包括解碼電路130以及第一至第三選擇電路141~143。其中，第一至第三選擇電路141~143與記憶體陣列110相互串疊，並具有階層式結構(hierarchical structure)。此外，第一選擇電路141包括N ²個選擇器(例如，選擇器151~15N、161~16N)，且所述N ²個選擇器中的每一者電性連接N條區域位元線(local bit line)。第二選擇電路142包括N個選擇器171~17N，且選擇器171~17N中的每一者透過N條全域位元線(global bit line)電性連接至第一選擇電路141。第三選擇電路143包括選擇器180。此外，選擇器180電性連接資料線(data line)DL1，並透過N條區域資料線(local data line)電性連接至第二選擇電路142。再者，第一至第三選擇電路141~143中的每一選擇器包括N個開關。其中N為正整數，可根據選定的解碼關係來選擇開關數量。

解碼電路130電性連接第一至第三選擇電路141~143，並接收具有 位元的行位址A[3K-1:0]，其中N=2 ^K，且K為正整數。解碼電路130將行位址A[3K-1:0]解碼成分別具有N位元的第一至第三解碼資料X[N-1:0]、Y[N-1:0]與Z[N-1:0]，以分別控制第一至第三選擇電路141~143。舉例來說，第一選擇電路141中的每一選擇器受控於第一解碼資料X[N-1:0]。第二選擇電路142中的每一選擇器受控於第二解碼資料Y[N-1:0]。第三選擇電路143中的選擇器180受控於第三解碼資料Z[N-1:0]。

在解碼電路130的控制下，第一至第三選擇電路141~143可從所連接的N ³條區域位元線中選取其一，並將所選取的區域位元線導通至資料線DL1。此外，記憶體裝置100可響應於選擇開關101的切換，將資料線DL1導通至感測放大器102或是電壓產生器103。藉此，透過選擇開關101的切換，所選取的區域位元線將可進一步地導通至感測放大器102或是電壓產生器103，進而致使記憶體裝置100可對記憶體陣列110進行一預設操作(例如：讀取操作、驗證操作或是程式化操作)。

舉例來說，當所選取的區域位元線透過選擇開關101導通至電壓產生器103時，所選取的區域位元線將可維持在高電壓準位，進而致使記憶體裝置100可對記憶體陣列110進行程式化操作。另一方面，當所選取的區域位元線透過選擇開關101導通至感測放大器102時，感測放大器102可將來自所選取之區域位元線的電壓與參考電壓VR1進行比較，進而致使記憶體裝置100可對記憶體陣列110進行讀取操作或是驗證操作。

圖2為依據本發明之一實施例之行解碼器的部分示意圖，且為了說明方便起見，圖2實施例以K=2且N=4的狀態來說明行解碼器的操作。如圖2所示，解碼電路130包括第一解碼器211、第二解碼器212與第三解碼器213。第一選擇電路141中的每一選擇器(例如，選擇器151~154)包括4個開關221~224。第二選擇電路142中的每一選擇器(例如，選擇器171)包括4個開關231~234。第三選擇電路143中的選擇器180包括4個開關，其中圖2僅繪示出選擇器180中的開關241。

解碼電路130所接收的行位址A[5:0]包括第一子位址A[1:0]、第二子位址A[3:2]與第三子位址A[5:4]。此外，解碼電路130基於第一子位址A[1:0]產生用以控制第一選擇電路141的第一解碼資料X[3:0]，並基於第二子位址A[3:2]產生用以控制第二選擇電路142的第二解碼資料Y[3:0]，並基於第三子位址A[5:4]產生用以控制第三選擇電路143的第三解碼資料Z[3:0]。

具體而言，第一解碼器211更響應於第二子位址A[3:2]中的第一預設位元A2的改變，而反轉第一解碼資料X[3:0]。其中，第一預設位元A2為第二子位址A[3:2]的最低有效位元(Least Significant Bit)。第二解碼器212將第二子位址A[3:2]解碼成第二解碼資料Y[3:0]。第三解碼器213將第三子位址A[5:4]解碼成第三解碼資料Z[3:0]。

舉例來說，圖3為依據本發明之一實施例之解碼電路的真值表。如圖3所示，行位址A[5:0]的位元值從{000000}逐一累加至{111111}。由於第一解碼器211受控於第一預設位元A2，因此第一解碼器211可針對相同的第一子位址A[1:0]解碼出不同的第一解碼資料X[3:0]。舉例來說，在期間T31中，亦即當第一預設位元A2為{0}，且第一子位址A[1:0]從{00}逐一累加至{11}的過程中，第一解碼器211所解碼出的第一解碼資料X[3:0]分別為{0001}、{0010}、{0100}與{1000}。在期間T41中，亦即當第一預設位元A2為{1}，且第一子位址A[1:0]從{00}逐一累加至{11}的過程中，第一解碼器211所解碼出的第一解碼資料X[3:0]分別為{1000}、{0100}、{0010}與{0001}。

換言之，第一解碼資料X[3:0]可響應於第一預設位元A2之狀態的改變而被反轉。因此，相較於期間T31中的第一解碼資料X[3:0]，於期間T41中的第一解碼器211相當於反轉了第一解碼資料X[3:0]的位元順序。以此類推，在期間T32~T38中，第一預設位元A2為{0}，且第一解碼資料X[3:0]分別為{0001}、{0010}、{0100}與{1000}。在期間T42~T48中，第一預設位元A2為{1}，且第一解碼器211反轉了第一解碼資料X[3:0]，進而致使第一解碼資料X[3:0]分別為{1000}、{0100}、{0010}與{0001}。

值得注意的是，在行位址A[5:0]從{000000}逐一累加至{111111}的過程中，第一至第三解碼資料X[3:0]、Y[3:0]與Z[3:0]不會同時產生轉態，且第二與第三解碼資料Y[3:0]與Z[3:0]僅分別於轉態點P30~P33同時產生轉態。舉例來說，當行位址A[5:0]從{001111}轉變至{010000}的過程中，亦即在轉態點P31時，第二解碼資料Y[3:0]中之兩位元Y3與Y0的狀態產生改變，且第三解碼資料Z[3:0]中之兩位元Z1與Z0的狀態產生改變。此時，第二選擇電路142中的每一選擇器(例如，選擇器171)將響應於位元Y3與Y0的轉態，而同時切換其內部之兩開關234與231的狀態。此外，第三選擇電路143中的選擇器180也會同時切換其內部之兩開關的狀態。

換言之，在行位址A[5:0]從{000000}逐一累加至{111111}的過程中，第一至第三解碼資料同時產生轉態的次數為0，且第一至第三解碼資料中的兩解碼資料同時產生轉態的次數為4。因此，相較於現有的行解碼器而言，圖2實施例中的行解碼器120可以避免第一至第三解碼資料同時出現轉態，並可降低第一至第三解碼資料中的兩解碼資料同時出現轉態的機率。如此一來，第一至第三選擇電路141~143中同時被切換狀態之開關的個數將可大幅地降低，進而可降低第一至第三選擇電路141~143的切換損失，從而有助於降低行解碼器120的功率消耗，並有助於增加行解碼器120的解碼速度。此外，還可避免行解碼器120的失效，進而有助於增加行解碼器120的可靠度。

圖4為依據本發明之一實施例之第一解碼器的示意圖。如圖4所示，第一解碼器211包括第一與第二反相器411與412、第一至第四多工器421~424與第一至第四及閘431~434。其中，第一反相器411接收第一子位址A[1:0]中的第一位元A0。第一與第二多工器421與422分別接收第一位元A0與第一反相器411的輸出位元。第二反相器412接收第一子位址A[1:0]中的第二位元A1。第三與第四多工器423與424分別接收第二位元A1與第二反相器412的輸出位元。

第一至第四多工器421~424分別受控於第一預設位元A2。藉此，第一與第二多工器421與422的輸出位元將互為反相，且第三與第四多工器423與424的輸出位元將互為反相。第一及閘431電性連接第一與第三多工器421與423的輸出端，並產生第一解碼資料X[3:0]中的位元X0。第二及閘432電性連接第二與第三多工器422與423的輸出端，並產生第一解碼資料X[3:0]中的位元X1。第三及閘433電性連接第一與第四多工器421與424的輸出端，並產生第一解碼資料X[3:0]中的位元X2。第四及閘434電性連接第二與第四多工器422與424的輸出端，並產生第一解碼資料X[3:0]中的位元X3。

圖5為依據本發明之一實施例之用以說明第一解碼器的真值表，且圖5之真值表中的B0與B1分別為第二與第四多工器422與424的輸出位元。請同時參照圖4與圖5，第一至第四多工器421~424穿插在第一子位址A[1:0]以及第一至第四及閘431~434之間。此外，第一至第四多工器421~424可響應於第一預設位元A2來調整其輸出位元，且第一至第四及閘431~434可響應於第一至第四多工器421~424的輸出位元來產生第一解碼資料X[3:0]。藉此，第一預設位元A2將相當於第一解碼器211的反轉資訊。舉例來說，當第一預設位元A2為{0}，且第一子位址A[1:0]分別為{00}、{01}、{10}與{11}時，第一解碼資料X[3:0]將分別為{0001}、{0010}、{0100}與{1000}。另一方面，當第一預設位元A2為{1}，且第一子位址A[1:0]分別為{00}、{01}、{10}與{11}時，第一解碼資料X[3:0]將分別為{1000}、{0100}、{0010}與{0001}。

圖6為依據本發明之另一實施例之第一解碼器的示意圖。如圖6所示，第一解碼器211包括第一與第二反互斥或閘611與612、第一與第二反相器621與622以及第一至第四及閘631~634。第一反互斥或閘611接收第一子位址A[1:0]中的第一位元A0與第一預設位元A2。第二反互斥或閘612接收第一子位址A[1:0]中的第二位元A1與第一預設位元A2。

第一反相器621電性連接第一反互斥或閘611的輸出端。第二反相器622電性連接第二反互斥或閘612的輸出端。第一及閘631電性連接第一反互斥或閘611的輸出端與第二反互斥或閘612的輸出端。第二及閘632電性連接第二反互斥或閘612的輸出端與第一反相器621的輸出端。第三及閘633電性連接第一反互斥或閘611的輸出端與第二反相器622的輸出端。第四及閘634電性連接第一反相器621的輸出端與第二反相器622的輸出端。此外，第一至第四及閘631~634產生第一解碼資料X[3:0]。

圖7為依據本發明之另一實施例之用以說明第一解碼器的真值表，且圖7之真值表中的C0與C1分別為第一與第二反互斥或閘611與612的輸出位元。請同時參照圖6與圖7，在第一預設位元A2的控制下，第一與第二反互斥或閘611與612可直接輸出第一子位址A[1:0]或是產生第一子位址A[1:0]的反相訊號。藉此，第一預設位元A2將相當於第一解碼器211的反轉資訊。例如，當第一預設位元A2為{0}，且第一子位址A[1:0]分別為{00}、{01}、{10}與{11}時，第一解碼資料X[3:0]將分別為{0001}、{0010}、{0100}與{1000}。另一方面，當第一預設位元A2為{1}，且第一子位址A[1:0]分別為{00}、{01}、{10}與{11}時，第一解碼資料X[3:0]將分別為{1000}、{0100}、{0010}與{0001}。

圖8為依據本發明之另一實施例之行解碼器的部分示意圖。相較於圖2實施例，圖8之解碼電路130中的第二解碼器810不同於圖2中的第二解碼器212。具體而言，第二解碼器810更響應於第三子位址A[5:4]中的第二預設位元A4的改變，反轉第二解碼資料Y[3:0]。此外，第二預設位元A4為第三子位址A[5:4]的最低有效位元。

舉例來說，圖9為依據本發明之另一實施例之解碼電路的真值表。如圖9所示，行位址A[5:0]的位元值從{000000}逐一累加至{111111}。由於第二解碼器810受控於第二預設位元A4，因此第二解碼器810可針對相同的第二子位址A[3:2]解碼出不同的第二解碼資料Y[3:0]。舉例來說，在期間T91與T93中，亦即當第二預設位元A4為{0}，且第二子位址A[3:2]分別為{00}、{01}、{10}與{11}時，第二解碼器810所解碼出的第二解碼資料Y[3:0]分別為{0001}、{0010}、{0100}與{1000}。另一方面，在期間T92與T94中，亦即當第二預設位元A4為{1}，且第二子位址A[3:2]分別為{00}、{01}、{10}與{11}時，第二解碼器810所解碼出的第二解碼資料Y[3:0]分別為{1000}、{0100}、{0010}與{0001}。

換言之，相較於期間T91與T93中的第二解碼資料Y[3:0]，於期間T92與T94中的第二解碼器810相當於反轉了第二解碼資料Y[3:0]的位元順序。此外，與圖2實施例相似地，在期間T91~T94中，第一解碼器211可依據第一預設位元A2而決定是否反轉第一解碼資料X[3:0]。如此一來，在行位址A[5:0]從{000000}逐一累加至{111111}的過程中，亦即在期間T91~T94中，第一至第三解碼資料X[3:0]、Y[3:0]與Z[3:0]中的任意兩解碼資料皆不會同時產生轉態。

如此一來，就圖8實施例而言，在行位址A[5:0]從{000000}逐一累加至{111111}的過程中，第一至第三解碼資料同時產生轉態的次數為0，且第一至第三解碼資料中的兩解碼資料同時產生轉態的次數也為0。換言之，當第一至第三解碼資料中的一解碼資料產生轉態時，其餘的兩解碼資料將維持不變。藉此，將可降低行解碼器120的功率消耗，並有助於增加行解碼器120的解碼速度與可靠度。至於圖8實施例中其餘元件的細部配置與操作已包含在上述各實施例中，故在此不予贅述。

圖10為依據本發明之一實施例之第二解碼器的示意圖。如圖10所示，第二解碼器810包括第一與第二反相器1011與1012、第一至第四多工器1021~1024以及第一至第四及閘1031~1034。其中，第一反相器1011接收第二子位址A[3:2]中的第一位元A2(亦即，最低有效位元)。第一與第二多工器1021與1022分別接收第一位元A2與第一反相器1011的輸出位元。第二反相器1012接收第二子位址A[3:2]中的第二位元A3。第三與第四多工器1023與1024分別接收第二位元A3與第二反相器1012的輸出位元。

第一至第四多工器1021~1024分別受控於第二預設位元A4。藉此，第一與第二多工器1021與1022的輸出位元將互為反相，且第三與第四多工器1023與1024的輸出位元將互為反相。第一及閘1031電性連接第一與第三多工器1021與1023的輸出端。第二及閘1032電性連接第二與第三多工器1022與1023的輸出端。第三及閘1033電性連接第一與第四多工器1021與1024的輸出端。第四及閘1034電性連接第二與第四多工器1022與1024的輸出端。第一至第四及閘1031~1034產生第二解碼資料Y[3:0]。此外，圖10之第二解碼器的操作類似於圖4實施例中的第一解碼器，故在此不予贅述。

圖11為依據本發明之另一實施例之第二解碼器的示意圖。如圖11所示，第二解碼器810包括第一與第二反互斥或閘1111與1112、第一與第二反相器1121與1122以及第一至第四及閘1131~1134。第一反互斥或閘1111接收第二子位址A[3:2]中的第一位元A2(亦即，最低有效位元)與第二預設位元A4。第二反互斥或閘1112接收第二子位址A[3:2]中的第二位元A3與第二預設位元A4。第一反相器1121電性連接第一反互斥或閘1111的輸出端。第二反相器1122電性連接第二反互斥或閘1112的輸出端。

第一及閘1131電性連接第一反互斥或閘1111的輸出端與第二反互斥或閘1112的輸出端。第二及閘1132電性連接第二反互斥或閘1112的輸出端與第一反相器1121的輸出端。第三及閘1133電性連接第一反互斥或閘1111的輸出端與第二反相器1122的輸出端。第四及閘1134電性連接第一反相器1121的輸出端與第二反相器1122的輸出端。第一至第四及閘1131~1134產生第二解碼資料Y[3:0]。此外，圖11之第二解碼器的操作類似於圖6實施例中的第一解碼器，故在此不予贅述。

綜上所述，本發明之行解碼器中的解碼電路可接收包括M個子位址的行位址，且解碼電路中的第i-1解碼器所產生的第i-1解碼資料除了是基於第i-1子位址，更可響應於第i子位址中的一預設位元(例如最低有效位元)的改變被反轉。亦即，響應於第i子位址中的預設位元的改變，解碼電路中的第i-1解碼器輸出被反轉後的第i-1解碼資料。其中，i為大於1且小於等於M的正整數。藉此，將可降低行解碼器的功率消耗，並有助於增加行解碼器的解碼速度與可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體裝置

110‧‧‧記憶體陣列

120‧‧‧行解碼器

130‧‧‧解碼電路

141~143‧‧‧第一至第三選擇電路

151~15N、161~16N、171~17N、180‧‧‧選擇器

101‧‧‧選擇開關

102‧‧‧感測放大器

103‧‧‧電壓產生器

DL1‧‧‧資料線

VR1‧‧‧參考電壓

A[3K-1:0]、A[5:0]‧‧‧行位址

X[N-1:0]、X[3:0]‧‧‧第一解碼資料

Y[N-1:0]、Y[3:0]‧‧‧第二解碼資料

Z[N-1:0]、Z[3:0]‧‧‧第三解碼資料

211‧‧‧第一解碼器

212、810‧‧‧第二解碼器

213‧‧‧第三解碼器

221~224、231~234、241‧‧‧開關

A[1:0]‧‧‧第一子位址

A[3:2]‧‧‧第二子位址

A[5:4]‧‧‧第三子位址

X0~X3、Y0~Y3、Z0~Z3、A0~A5‧‧‧位元

T31~T38、T41~T48、T91~T94‧‧‧期間

P30~P33‧‧‧轉態點

411、621、1011、1121‧‧‧第一反相器

412、622、1012、1122‧‧‧第二反相器

421、1021‧‧‧第一多工器

422、1022‧‧‧第二多工器

423、1023‧‧‧第三多工器

424、1024‧‧‧第四多工器

431、631、1031、1131‧‧‧第一及閘

432、632、1032、1132‧‧‧第二及閘

433、633、1033、1133‧‧‧第三及閘

434、634、1034、1134‧‧‧第四及閘

B0‧‧‧第二多工器的輸出位元

B1‧‧‧第四多工器的輸出位元

611、1111‧‧‧第一反互斥或閘

612、1112‧‧‧第二反互斥或閘

C0‧‧‧第一反互斥或閘的輸出位元

C1‧‧‧第二反互斥或閘的輸出位元

圖1為依據本發明之一實施例之記憶體裝置的示意圖。 圖2為依據本發明之一實施例之行解碼器的部分示意圖。 圖3為依據本發明之一實施例之解碼電路的真值表。 圖4為依據本發明之一實施例之第一解碼器的示意圖。 圖5為依據本發明之一實施例之用以說明第一解碼器的真值表。 圖6為依據本發明之另一實施例之第一解碼器的示意圖。 圖7為依據本發明之另一實施例之用以說明第一解碼器的真值表。 圖8為依據本發明之另一實施例之行解碼器的部分示意圖。 圖9為依據本發明之另一實施例之解碼電路的真值表。 圖10為依據本發明之一實施例之第二解碼器的示意圖。 圖11為依據本發明之另一實施例之第二解碼器的示意圖。

Claims (11)

1. 一種記憶體裝置的行解碼器，包括：一第一選擇電路與一第二選擇電路，與該記憶體裝置中的一記憶體陣列相互串疊；以及一解碼電路，電性連接該第一選擇電路與該第二選擇電路，並接收包括一第一子位址與第二子位址的一行位址，該解碼電路基於該第一子位址產生用以控制該第一選擇電路的一第一解碼資料，並基於該第二子位址產生用以控制該第二選擇電路的一第二解碼資料，且該解碼電路包括：一第一解碼器，將該第一子位址解碼成該第一解碼資料，且該第一解碼資料響應於該第二子位址中的一第一預設位元的改變而被反轉。
2. 如申請專利範圍第1項所述的記憶體裝置的行解碼器，其中該第一預設位元為該第二子位址的最低有效位元。
3. 如申請專利範圍第2項所述的記憶體裝置的行解碼器，其中該第一解碼器包括：一第一反相器，接收該第一子位址中的一第一位元；一第二反相器，接收該第一子位址中的一第二位元；一第一多工器與一第二多工器，分別接收該第一位元與該第一反相器的輸出位元，且該第一多工器與該第二多工器分別受控於該第一預設位元，以致使該第一多工器與該第二多工器的輸出位元互為反相； 一第三多工器與一第四多工器，分別接收該第二位元與該第二反相器的輸出位元，且該第三多工器與該第四多工器分別受控於該第一預設位元，以致使該第三多工器與該第四多工器的輸出位元互為反相；一第一及閘，電性連接該第一多工器與該第三多工器的輸出端；一第二及閘，電性連接該第二多工器與該第三多工器的輸出端；一第三及閘，電性連接該第一多工器與該第四多工器的輸出端；以及一第四及閘，電性連接該第二多工器與該第四多工器的輸出端，且該第一及閘至該第四及閘產生該第一解碼資料。
4. 如申請專利範圍第2項所述的記憶體裝置的行解碼器，其中該第一解碼器包括：一第一反互斥或閘，接收該第一子位址中的一第一位元與該第一預設位元；一第二反互斥或閘，接收該第一子位址中的一第二位元與該第一預設位元；一第一反相器，電性連接該第一反互斥或閘的輸出端；一第二反相器，電性連接該第二反互斥或閘的輸出端；一第一及閘，電性連接該第一反互斥或閘的輸出端與該第二反互斥或閘的輸出端； 一第二及閘，電性連接該第二反互斥或閘的輸出端與該第一反相器的輸出端；一第三及閘，電性連接該第一反互斥或閘的輸出端與該第二反相器的輸出端；以及一第四及閘，電性連接該第一反相器的輸出端與該第二反相器的輸出端，且該第一及閘至第四及閘產生該第一解碼資料。
5. 如申請專利範圍第2項所述的記憶體裝置的行解碼器，更包括一第三選擇電路，電性連接該解碼電路且藉由該第二選擇電路電性連接該第一選擇電路，其中該行位址更包括一第三子位址，該解碼電路更基於該第三子位址產生用以控制該第三選擇電路的一第三解碼資料，該解碼電路更包括：一第二解碼器，將該第二子位址解碼成該第二解碼資料；以及一第三解碼器，將該第三子位址解碼成該第三解碼資料。
6. 如申請專利範圍第5項所述的記憶體裝置的行解碼器，其中該行位址具有(3×K)位元，該第一選擇電路中的N²個選擇器分別受控於該第一解碼資料，該第二選擇電路中的N個選擇器分別受控於該第二解碼資料，該第三選擇電路中的一選擇器受控於該第三解碼資料，且該第一選擇電路中的所述N²個選擇器、該第二選擇電路中的所述N個選擇器以及該第三選擇電路中的所述選擇器分別包括N個開關，其中N=2^K，且K為正整數。
7. 如申請專利範圍第6項所述的記憶體裝置的行解碼器，其中該第一選擇電路中的所述N²個選擇器分別電性連接該記憶體陣列中的N條區域位元線，該第三選擇電路中的所述選擇器透過一資料線電性連接至該記憶體裝置中的一選擇開關，且該記憶體裝置響應於該選擇開關的切換將該資料線導通至一感測放大器或是一電壓產生器。
8. 如申請專利範圍第5項所述的記憶體裝置的行解碼器，其中該第二解碼器將該第二子位址解碼成該第二解碼資料，且該第二解碼資料響應於依據該第三子位址中的一第二預設位元的改變而被反轉。
9. 如申請專利範圍第8項所述的記憶體裝置的行解碼器，其中該第二預設位元為該第三子位址的最低有效位元。
10. 如申請專利範圍第8項所述的記憶體裝置的行解碼器，其中該第二解碼器包括：一第一反相器，接收該第二子位址中的一第一位元；一第二反相器，接收該第二子位址中的一第二位元；一第一與第二多工器，分別接收該第一位元與該第一反相器的輸出位元，且該第一與第二多工器分別受控於該第二預設位元，以致使該第一與第二多工器的輸出位元互為反相；一第三與第四多工器，分別接收該第二位元與該第二反相器的輸出位元，且該第三與第四多工器分別受控於該第二預設位元，以致使該第三與第四多工器的輸出位元互為反相； 一第一及閘，電性連接該第一與第三多工器的輸出端；一第二及閘，電性連接該第二與第三多工器的輸出端；一第三及閘，電性連接該第一與第四多工器的輸出端；以及一第四及閘，電性連接該第二與第四多工器的輸出端，且該第一至第四及閘產生該第二解碼資料。
11. 如申請專利範圍第8項所述的記憶體裝置的行解碼器，其中該第二解碼器包括：一第一反互斥或閘，接收該第二子位址中的一第一位元與該第二預設位元；一第二反互斥或閘，接收該第二子位址中的一第二位元與該第二預設位元；一第一反相器，電性連接該第一反互斥或閘的輸出端；一第二反相器，電性連接該第二反互斥或閘的輸出端；一第一及閘，電性連接該第一反互斥或閘的輸出端與該第二反互斥或閘的輸出端；一第二及閘，電性連接該第二反互斥或閘的輸出端與該第一反相器的輸出端；一第三及閘，電性連接該第一反互斥或閘的輸出端與該第二反相器的輸出端；以及一第四及閘，電性連接該第一反相器的輸出端與該第二反相器的輸出端，且該第一至第四及閘產生該第二解碼資料。