JP4477191B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＧaＮ系化合物半導体からなり、高耐圧で耐雑音性に優れた絶縁ゲート型半導体装置に関する。
【０００２】
【関連する背景技術】
ＭＯＳ型の電界効果トランジスタ（ＭＯＳ-ＦＥＴ）は、金属・酸化膜・半導体により構成された絶縁ゲート構造を有する半導体装置であり、電界効果によりゲート電極下のチャネル領域におけるキャリア密度を制御し、これによってソース・ドレイン領域間に流れる電流ＩDを制御する如く構成される。
【０００３】
この種のＭＯＳ-ＦＥＴにおいて、特に大電力用のパワーＦＥＴにおいては、その重要なパラメータの１つであるソース・ドレイン間のオン抵抗、即ち、ゲート電極下のチャネルの抵抗を十分に小さくすることが必要である。ちなみにチャネルの抵抗を小さくするには、その長さＬを短くし、且つチャネルの幅Ｗを広くし、更にはチャネルの厚みｄを大きくすればよい。しかしながらチャネルの長さＬとその幅Ｗは、素子構造を実現する上でのパターン設計により対処可能であるが、その厚みｄについてはゲート電極に加えられる電圧とチャネル領域が形成される半導体層のキャリア濃度により決定され、一般的には１μｍ程度と極めて薄い。この為、チャネルの厚みｄを大きくするには、例えば不純物の二重拡散処理等によってそのキャリア濃度を高くする必要があり、製造プロセスが複雑化することが否めない。
【０００４】
【発明が解決しようとする課題】
ところで最近、ＧaＮ,ＡlＧaＮ,ＩnＧaＡlＮ等のナイトライド系の化合物半導体が注目されている。この種のＧaＮ系の化合物半導体は、従来のＧaＡsやＳi等の半導体に比較して動作時のオン抵抗が１桁以上小さく、高温動作、高耐圧・大電流動作可能なことが理論的に解明されてきた。
【０００５】
しかしながらＧaＮ系の化合物半導体を用いた半導体装置の製造プロセスについては未だに研究開発の途上にあり、如何にして絶縁ゲート構造をなす半導体装置を実現するかと言う点で種々の課題が残されている。しかもチャネルの抵抗を小さくした場合、一般的にノイズに対して誤動作し易くなる等の不具合が生じる等の問題がある。ちなみにＳi系のＭＯＳ-ＦＥＴにおいては、チャネル領域が形成される基板に対してソース領域を短絡することで、ソース・ドレイン間にダイオードを形成し、これによって耐雑音性を確保することが行われている。しかしＧaＮ系の化合物半導体においてはどのようにしてダイオードを設けるかについても課題が残されている。
【０００６】
本発明はこのような事情を考慮してなされたもので、その目的は、ＧaＮ系化合物半導体からなり、高耐圧で耐雑音性に優れた絶縁ゲート型半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係る絶縁ゲート型半導体装置は、チャネル領域が形成されるゲート近傍の半導体層の長さを短くすることでチャネル長を短くし手そのオン抵抗を低減し、また絶縁ゲート構造をなす半導体層にゲート電極とソース電極との間に並列接続されるｐｎ接合ダイオードを形成したことを特徴とするものである。
【０００８】
特に本発明は請求項１に記載するように、低不純物濃度のＧaＮ系半導体からなる第１の半導体層と、この第１の半導体層とは逆導電性の高不純物濃度のＧaＮ系半導体からなり、上記第１の半導体層に埋め込み形成された第２の半導体層と、前記第１の半導体層と同導電性の高不純物濃度のＧaＮ系半導体からなり、前記第２の半導体層に埋め込み形成されてソース領域をなすと共に、前記第２の半導体に形成されるチャネル領域の長さを規定する第３の半導体層と、前記第１の半導体層と同導電性の高不純物濃度のＧaＮ系半導体からなり、前記第２の半導体層から離反して第１の半導体層に埋め込み形成されて、若しくは前記第１の半導体層の裏面に設けられて前記ドレイン領域を形成してなる第４の半導体層と、前記第２の半導体層に形成されるチャネル領域の側部に埋め込み形成される該第２の半導体層とは逆導電性の第５の半導体層と、前記第５の半導体層に埋め込み形成されて前記ゲート電極に接続される前記第２の半導体層と同導電性の第６の半導体層とを備えてＧaＮ系の絶縁ゲート構造を形成した半導体装置であって、前記ＧaＮ系の絶縁ゲート構造をなす半導体層に、ゲート電極とソース電極との間に並列接続されるｐｎ接合ダイオードを形成し、前記ｐｎ接合ダイオードは、前記第５の半導体層と前記第６の半導体層との間に形成されるものであることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の参考例に係るＧaＮ系の絶縁ゲート型半導体装置であるパワーＭＯＳ‐ＦＥＴについて説明する。
図１はこの参考例に係るＧaＮ系半導体からなる絶縁ゲート型半導体装置の概略的な素子構造を示す図であり、図２はその概略的な製造手順を分解して示す図である。このＭＯＳ-ＦＥＴは、例えばガスソース分子線エピタキシャル成長法（ＭＢＥ）を用いてＧaＮ系の半導体層を結晶成長させて製造されるが、有機金属気相化学堆積法（ＭＯＣＶＤ）を用いて製造することも可能である。
【００１１】
ちなみにこの参考例においては、成長室とパターニング室とを有する超高真空装置を備えたＭＢＥ装置を用いた。そしてＧaＮ膜の形成には、そのＧa源としてトリエチルガリウムやトリメチルガリウム等の有機金属ガスを用い、また窒素源としてジメチルヒドラジンが用いられる。但し、窒素源としてモノメチルヒドラジンやアンモニア等を用いることも勿論可能である。またｎ型のドーパントとしてモノシラン、ｐ型のドーパントとしてジシクロペンタジエニルＭg等の有機系のＭgを用いた。
【００１２】
さてこの参考例に係るＧaＮのＭＯＳ-ＦＥＴは、先ず成長室内に導電性のｐ型導電性Ｓｉ基板１を準備し、ラジカル化した窒素（４×１０-4Ｐａ≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）とを用いて分子線エピタキシャル法により、成長温度６４０℃において前記Ｓｉ基板１上に厚さ５ｎｍのＧaＮバッファ層２を形成する。次いでこのＧaＮバッファ層２上に、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＳｉ（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて第１の半導体層としてのｎ--ＧaＮ層３を３０００ｎｍ厚に成長させる［図２(ａ)参照］。
【００１３】
次いで上記ｎ--ＧaＮ層３の表面にパターニングを行い、ソース電極を形成する領域に矩形状の溝を形成し、この溝内に第２の半導体層としてのキャリア濃度が２×１０18ｃｍ-3からなる高不純物濃度のｐ-ＧaＮ層４を、１０００ｎｍ厚に形成する［図２(ｂ)参照］。このｐ-ＧaＮ層４の形成（成長）は、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＭg（１.３×１０-8Ｐａ≒８×１０-10Torr）を用いて、成長温度８５０℃で行われる。
【００１４】
しかる後、ｐ-ＧaＮ層４を埋め込み形成してなるｎ--ＧaＮ層３の表面に更にパターニングを行い、ソース電極を形成する領域とドレイン領域を形成する領域とにそれぞれ溝を設ける。この場合、ソース電極を形成する領域には、既にｐ-ＧaＮ層４が埋め込み形成されているので、上記溝の一方はこのｐ-ＧaＮ層４に形成されることになる。特にｐ-ＧaＮ層４に形成する溝については、後述するゲート電極によって規定されてｐ-ＧaＮ層４に形成されるチャネルの長さが５０ｎｍ程度、または５０ｎｍ以下と短くなるように設けられる。
【００１５】
このようにして溝を形成した後、これらの溝内にソース領域をなす第３の半導体層、およびドレイン領域をなす第４の半導体層としてのキャリア濃度が５×１０18ｃｍ-3からなる高不純物濃度のｎ+-ＧaＮ層５,６を、例えば５００ｎｍ厚にそれぞれ形成する［図２(ｃ)参照］。これらのｎ+-ＧaＮ層５,６の形成は、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＳi（１.２×１０-7Ｐａ≒９×１０-9Torr）を用いて、成長温度８５０℃で行われる。
【００１６】
このようにして第１の半導体層であるｎ--ＧaＮ層３に、第２の半導体層としてのｐ-ＧaＮ層４を埋め込み形成し、更にこのｐ-ＧaＮ層４にソース領域をなす第３の半導体層としてのｎ+-ＧaＮ層５を、また上記ｐ-ＧaＮ層４から離反させて前記ｎ--ＧaＮ層３にドレイン領域をなす第４の半導体層としてのｎ+-ＧaＮ層６をそれぞれ埋め込み形成したならば、次にその表面をパターニングして図２(ｄ)に示すように、ｎ--ＧaＮ層３の前記ｐ-ＧaＮ層４とｎ+-ＧaＮ層６との間に幅１μｍ程度の矩形状の溝７をエッチング形成する。そして溝７の上に絶縁ゲート膜８としてのＳiＯ2を１００ｎｍ厚に堆積形成する。
【００１７】
しかる後、その表面に絶縁膜９を形成し、この絶縁膜９をパターニングしてソース領域をなすｎ+-ＧaＮ層５の表面、およびドレイン領域をなすｎ+-ＧaＮ層６の表面をそれぞれ露出させ［図２(ｅ)参照］、図１に示すように絶縁ゲート膜８の表面にゲート電極Ｇを、またｎ+-ＧaＮ層５の表面にソース電極Ｓを、更にｎ+-ＧaＮ層６の表面にドレイン電極Ｄをそれぞれ蒸着形成する。
【００１８】
かくしてこのようにして製造されて、図１に示す如き素子構造の絶縁ゲート構造をなす半導体装置によれば、ｐ-ＧaＮ層４の絶縁ゲート膜８とｎ+-ＧaＮ層５とに挟まれた狭い領域がチャネル領域となる。そしてソース領域（ｎ+-ＧaＮ層５）から上記チャネル領域（ｐ-ＧaＮ層４）を介して溝７の下部のｎ--ＧaＮ層３に流れ込み、更にドレイン領域（ｎ+-ＧaＮ層６）へと電流が横方向に流れるＭＯＳ-ＦＥＴが実現される。特に上記チャネル領域は、絶縁ゲート膜８とｎ+-ＧaＮ層５とに挟まれたｐ-ＧaＮ層４の狭い領域に形成されるので、そのチャネル長Ｌを十分に短くすることができるので、ＧaＮ系半導体を用いたことと相俟って高耐圧で大電流を制御し得るパワーＦＥＴを実現することが可能となる。
【００１９】
また上述した素子構造によれば、ｐ-ＧaＮ層４に埋め込み形成されたｎ+-ＧaＮ層５と該ｐ-ＧaＮ層４との間にｐｎ接合ダイオード（ツェナーダイオード）１０が形成され、このｐｎ接合ダイオード１０はソース・ゲート間に並列に作用することになる。この結果、このｐｎ接合ダイオード１０によってソース電極Ｓ等にスパイク性の高電圧からなる雑音が加わっても、その電圧が押さえ込まれるので、雑音による誤動作が効果的に防止される。従って高耐圧で耐雑音性に優れた溝型短チャネルのパワーＦＥＴを実現することが可能となる。
【００２０】
ところで上述した参考例は、横型構造の絶縁ゲート型ＦＥＴであるが、本発明の実施の形態は、縦型構造の絶縁ゲート型ＦＥＴとして実現することができる。この場合には、例えば図３に示すような素子構造とすればよい。この場合には特に図示しないが、例えばｎ型のＳｉ基板を準備し、このＳｉ基板上にラジカル化した窒素（４×１０-4Ｐａ≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）を用いてＧaＮバッファ層を５ｎｍ厚に形成し、更にドーパントとしてＳｉ（６.６×１０-7Ｐａ≒５×１０-9Torr）を加えて上記ＧaＮバッファ層上に成長温度８５０℃で、第１の半導体層としてＳｉドープのｎ--ＧaＮ層３を３０００ｎｍ厚に成長させる。
【００２１】
しかる後、このｎ--ＧaＮ層３のソース領域およびゲート部を形成すべき領域を選択的にエッチングして溝を形成し、この溝部分にＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）、およびドーパントとしてＭg（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、成長温度８５０℃で第２の半導体層としてのｐ-ＧaＮ層４を成長させる。
【００２２】
次いでｐ-ＧaＮ層４のソース領域およびゲート部を形成すべき領域に溝を形成し、この溝内に第３の半導体層としてｎ+-ＧaＮ層５を成長させる。この際、上記ソース領域を形成すべき領域の側部にも溝を設け、上記ｎ+-ＧaＮ層５の成長時に上記溝部にもｎ+-ＧaＮ層１０を同時に成長させ、ｐｎ接合ダイオードを形成するための第５の半導体層とする。これらのｎ+-ＧaＮ層５,１０の形成は、Ｇa（６.６×１０-4Ｐａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＭg（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、成長温度８５０℃で行われる。
【００２３】
その後、ｎ+-ＧaＮ層１０に選択的に溝を形成し、その溝部にＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）、およびドーパントとしてＭg（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、前述したｐｎ接合ダイオードを形成する為の第６の半導体層としてｐ-ＧaＮ層１１を成長させる。
【００２４】
しかる後、上述したエピタキシャル層の表面全体に保護膜としてのＳiＯ２を熱化学堆積法にて１００ｎｍ厚程度に堆積させ、これをパターニングして前記ｐ-ＧaＮ層１１の表面、および前述したソース領域をなすｎ+-ＧaＮ層５の表面をそれぞれ選択的に露出させる。パターニングにより上記ｎ+-ＧaＮ層５の表面を露出させるに際しては、ｎ+-ＧaＮ層５の縁部のｐ-ＧaＮ層４が若干露出するようにする。そしてこれらの露出させたｎ+-ＧaＮ層５の表面、およびｐ-ＧaＮ層１１の表面に、図３に示すようにソース電極Ｓおよび補助電極Ｂをそれぞれ蒸着形成し、また前記ｎ+-ＧaＮ層５の表面に堆積させた絶縁ゲート膜８の上面にゲート電極Ｇを蒸着形成する。そしてこのゲート電極Ｇと前述した補助電極Ｂとを電気的に接続し、前記ｎ+-ＧaＮ層１０とｐ-ＧaＮ層１１とにより構成されるｐｎ接合ダイオードをゲート電極Ｇとソース電極Ｓとの間に並列接続する。
【００２５】
その後、前述したＳi基板とＧaＮバッファ層とを除去し、Ｓiドープのｎ--ＧaＮ層３の裏面側にドレイン領域をなすｎ+-ＧaＮ層６を形成した後、このｎ+-ＧaＮ層６の裏面側にドレイン電極Ｄを形成する。尚、上記ｎ+-ＧaＮ層６については、前述したＳiドープのｎ--ＧaＮ層３の成長に先立ってＧaＮバッファ層の上に形成しておき、このｎ+-ＧaＮ層６の上にＳiドープのｎ--ＧaＮ層３を成長させるようにしても良い。
【００２６】
かくしてこのようにして製造されるＧaＮ系の半導体装置によれば、その表面に形成されたソース領域から、裏面側に設けられたドレイン領域へと電流が流れる縦型構造のＭＯＳ-ＦＥＴが実現される。そしてそのチャネル長は、専ら、ｎ+-ＧaＮ層５の表面からｐ-ＧaＮ層４の表面へと突出して設けられたソース電極Ｓの突出長により規定されて十分に短いものとなる。そしてこのような縦型の絶縁ゲート構造をなす半導体層の、特にｐ-ＧaＮ層４に埋め込み形成されたｎ+-ＧaＮ層１０とｐ-ＧaＮ層１１とにより構成されるｐｎ接合ダイオード１０が、ゲート電極Ｇとソース電極Ｓとの間に並列に作用することになるので、先の実施形態と同様にその耐雑音性を十分に高めることが可能となる。
【００２７】
ちなみにこのようにして製作された短チャネル構造のＧaＮ系のパワーＭＯＳ-ＦＥＴにおいては、いずれも５００Ｖ以上の耐圧を有し、３０ｍＶ以下のオン電圧で確実に動作することが確認された。また１００Ｖ程度のパルス性ノイズに対しても誤動作しないことが確認され、ここに耐圧の高い、耐雑音性に優れたパワーＭＯＳ-ＦＥＴをＧaＮ系半導体を用いて実現することができた。
【００２８】
尚、このような素子構造を有するパワーＭＯＳ-ＦＥＴは、例えば図４に示すように蛍光灯を駆動するインバータ回路を構築する上で有用である。即ち、この種のインバータ回路においては、そのバラスト回路の周波数特性がランプの点灯の有無により急激に変化し、ランプの不点灯時に点灯周波数から保護周波数に移行する過渡状態において、その進相電流がパワーＭＯＳ-ＦＥＴに流れ込む。するとパワーＭＯＳ-ＦＥＴの寄生ダイオードに流れる貫通電流により、該パワーＭＯＳ-ＦＥＴが破壊する虞が生じる。しかしながら上述した素子構造のＧaＮ系のパワーＭＯＳ-ＦＥＴによれば、高耐圧で損失が少なく、また耐雑音性にも優れるので、上述した不具合の懸念がなく、蛍光灯を駆動するインバータ回路を構築するに適している等の効果が奏せられる。
【００２９】
尚、本発明は上述した実施形態に限定されるものではない。ここではｐチャネル型のＭＯＳ-ＦＥＴを例に説明したが、半導体層の導電性を逆にすることでｎチャネル型のＭＯＳ-ＦＥＴを構築することも勿論可能である。またここでは、ｎ層にＧaＮを用いたが、Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることができる。更には導電性基板としてＳiのみならず、ＳiＣ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、ＧaＮ系の化合物半導体を用いて短チャネル型の絶縁ゲート構造を有する半導体装置を実現し、更にその半導体素子構造中にソース・ゲート間に並列に作用するｐｎ接合ダイオードを備えたものとなっている。こり故、ＧaＮ系の半導体が有する高耐圧でオン抵抗が小さいと言う利点を活かしながら、耐雑音性に優れた素子構造の大電力用半導体装置を構築することができ、インバータ回路を構成するに好適である等の効果を奏する。
【図面の簡単な説明】
【図１】 参考例に係るＧaＮ系の絶縁ゲート型半導体装置の概略的な素子構造を示す図。
【図２】 図１に示す絶縁ゲート型半導体装置の概略的な製造手順を分解して示す図。
【図３】 本発明の実施形態に係る縦型構造の絶縁ゲート型半導体装置の概略的な素子構造を示す図。
【図４】 この発明に係る絶縁ゲート型半導体装置を用いて構成される蛍光灯駆動用のインバータ回路の例を示す図。
【発明の属する技術分野】
本発明は、ＧaＮ系化合物半導体からなり、高耐圧で耐雑音性に優れた絶縁ゲート型半導体装置に関する。
【０００２】
【関連する背景技術】
ＭＯＳ型の電界効果トランジスタ（ＭＯＳ-ＦＥＴ）は、金属・酸化膜・半導体により構成された絶縁ゲート構造を有する半導体装置であり、電界効果によりゲート電極下のチャネル領域におけるキャリア密度を制御し、これによってソース・ドレイン領域間に流れる電流ＩDを制御する如く構成される。
【０００３】
この種のＭＯＳ-ＦＥＴにおいて、特に大電力用のパワーＦＥＴにおいては、その重要なパラメータの１つであるソース・ドレイン間のオン抵抗、即ち、ゲート電極下のチャネルの抵抗を十分に小さくすることが必要である。ちなみにチャネルの抵抗を小さくするには、その長さＬを短くし、且つチャネルの幅Ｗを広くし、更にはチャネルの厚みｄを大きくすればよい。しかしながらチャネルの長さＬとその幅Ｗは、素子構造を実現する上でのパターン設計により対処可能であるが、その厚みｄについてはゲート電極に加えられる電圧とチャネル領域が形成される半導体層のキャリア濃度により決定され、一般的には１μｍ程度と極めて薄い。この為、チャネルの厚みｄを大きくするには、例えば不純物の二重拡散処理等によってそのキャリア濃度を高くする必要があり、製造プロセスが複雑化することが否めない。
【０００４】
【発明が解決しようとする課題】
ところで最近、ＧaＮ,ＡlＧaＮ,ＩnＧaＡlＮ等のナイトライド系の化合物半導体が注目されている。この種のＧaＮ系の化合物半導体は、従来のＧaＡsやＳi等の半導体に比較して動作時のオン抵抗が１桁以上小さく、高温動作、高耐圧・大電流動作可能なことが理論的に解明されてきた。
【０００５】
しかしながらＧaＮ系の化合物半導体を用いた半導体装置の製造プロセスについては未だに研究開発の途上にあり、如何にして絶縁ゲート構造をなす半導体装置を実現するかと言う点で種々の課題が残されている。しかもチャネルの抵抗を小さくした場合、一般的にノイズに対して誤動作し易くなる等の不具合が生じる等の問題がある。ちなみにＳi系のＭＯＳ-ＦＥＴにおいては、チャネル領域が形成される基板に対してソース領域を短絡することで、ソース・ドレイン間にダイオードを形成し、これによって耐雑音性を確保することが行われている。しかしＧaＮ系の化合物半導体においてはどのようにしてダイオードを設けるかについても課題が残されている。
【０００６】
本発明はこのような事情を考慮してなされたもので、その目的は、ＧaＮ系化合物半導体からなり、高耐圧で耐雑音性に優れた絶縁ゲート型半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上述した目的を達成するべく本発明に係る絶縁ゲート型半導体装置は、チャネル領域が形成されるゲート近傍の半導体層の長さを短くすることでチャネル長を短くし手そのオン抵抗を低減し、また絶縁ゲート構造をなす半導体層にゲート電極とソース電極との間に並列接続されるｐｎ接合ダイオードを形成したことを特徴とするものである。
【０００８】
特に本発明は請求項１に記載するように、低不純物濃度のＧaＮ系半導体からなる第１の半導体層と、この第１の半導体層とは逆導電性の高不純物濃度のＧaＮ系半導体からなり、上記第１の半導体層に埋め込み形成された第２の半導体層と、前記第１の半導体層と同導電性の高不純物濃度のＧaＮ系半導体からなり、前記第２の半導体層に埋め込み形成されてソース領域をなすと共に、前記第２の半導体に形成されるチャネル領域の長さを規定する第３の半導体層と、前記第１の半導体層と同導電性の高不純物濃度のＧaＮ系半導体からなり、前記第２の半導体層から離反して第１の半導体層に埋め込み形成されて、若しくは前記第１の半導体層の裏面に設けられて前記ドレイン領域を形成してなる第４の半導体層と、前記第２の半導体層に形成されるチャネル領域の側部に埋め込み形成される該第２の半導体層とは逆導電性の第５の半導体層と、前記第５の半導体層に埋め込み形成されて前記ゲート電極に接続される前記第２の半導体層と同導電性の第６の半導体層とを備えてＧaＮ系の絶縁ゲート構造を形成した半導体装置であって、前記ＧaＮ系の絶縁ゲート構造をなす半導体層に、ゲート電極とソース電極との間に並列接続されるｐｎ接合ダイオードを形成し、前記ｐｎ接合ダイオードは、前記第５の半導体層と前記第６の半導体層との間に形成されるものであることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の参考例に係るＧaＮ系の絶縁ゲート型半導体装置であるパワーＭＯＳ‐ＦＥＴについて説明する。
図１はこの参考例に係るＧaＮ系半導体からなる絶縁ゲート型半導体装置の概略的な素子構造を示す図であり、図２はその概略的な製造手順を分解して示す図である。このＭＯＳ-ＦＥＴは、例えばガスソース分子線エピタキシャル成長法（ＭＢＥ）を用いてＧaＮ系の半導体層を結晶成長させて製造されるが、有機金属気相化学堆積法（ＭＯＣＶＤ）を用いて製造することも可能である。
【００１１】
ちなみにこの参考例においては、成長室とパターニング室とを有する超高真空装置を備えたＭＢＥ装置を用いた。そしてＧaＮ膜の形成には、そのＧa源としてトリエチルガリウムやトリメチルガリウム等の有機金属ガスを用い、また窒素源としてジメチルヒドラジンが用いられる。但し、窒素源としてモノメチルヒドラジンやアンモニア等を用いることも勿論可能である。またｎ型のドーパントとしてモノシラン、ｐ型のドーパントとしてジシクロペンタジエニルＭg等の有機系のＭgを用いた。
【００１２】
さてこの参考例に係るＧaＮのＭＯＳ-ＦＥＴは、先ず成長室内に導電性のｐ型導電性Ｓｉ基板１を準備し、ラジカル化した窒素（４×１０-4Ｐａ≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）とを用いて分子線エピタキシャル法により、成長温度６４０℃において前記Ｓｉ基板１上に厚さ５ｎｍのＧaＮバッファ層２を形成する。次いでこのＧaＮバッファ層２上に、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＳｉ（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて第１の半導体層としてのｎ--ＧaＮ層３を３０００ｎｍ厚に成長させる［図２(ａ)参照］。
【００１３】
次いで上記ｎ--ＧaＮ層３の表面にパターニングを行い、ソース電極を形成する領域に矩形状の溝を形成し、この溝内に第２の半導体層としてのキャリア濃度が２×１０18ｃｍ-3からなる高不純物濃度のｐ-ＧaＮ層４を、１０００ｎｍ厚に形成する［図２(ｂ)参照］。このｐ-ＧaＮ層４の形成（成長）は、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＭg（１.３×１０-8Ｐａ≒８×１０-10Torr）を用いて、成長温度８５０℃で行われる。
【００１４】
しかる後、ｐ-ＧaＮ層４を埋め込み形成してなるｎ--ＧaＮ層３の表面に更にパターニングを行い、ソース電極を形成する領域とドレイン領域を形成する領域とにそれぞれ溝を設ける。この場合、ソース電極を形成する領域には、既にｐ-ＧaＮ層４が埋め込み形成されているので、上記溝の一方はこのｐ-ＧaＮ層４に形成されることになる。特にｐ-ＧaＮ層４に形成する溝については、後述するゲート電極によって規定されてｐ-ＧaＮ層４に形成されるチャネルの長さが５０ｎｍ程度、または５０ｎｍ以下と短くなるように設けられる。
【００１５】
このようにして溝を形成した後、これらの溝内にソース領域をなす第３の半導体層、およびドレイン領域をなす第４の半導体層としてのキャリア濃度が５×１０18ｃｍ-3からなる高不純物濃度のｎ+-ＧaＮ層５,６を、例えば５００ｎｍ厚にそれぞれ形成する［図２(ｃ)参照］。これらのｎ+-ＧaＮ層５,６の形成は、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＳi（１.２×１０-7Ｐａ≒９×１０-9Torr）を用いて、成長温度８５０℃で行われる。
【００１６】
このようにして第１の半導体層であるｎ--ＧaＮ層３に、第２の半導体層としてのｐ-ＧaＮ層４を埋め込み形成し、更にこのｐ-ＧaＮ層４にソース領域をなす第３の半導体層としてのｎ+-ＧaＮ層５を、また上記ｐ-ＧaＮ層４から離反させて前記ｎ--ＧaＮ層３にドレイン領域をなす第４の半導体層としてのｎ+-ＧaＮ層６をそれぞれ埋め込み形成したならば、次にその表面をパターニングして図２(ｄ)に示すように、ｎ--ＧaＮ層３の前記ｐ-ＧaＮ層４とｎ+-ＧaＮ層６との間に幅１μｍ程度の矩形状の溝７をエッチング形成する。そして溝７の上に絶縁ゲート膜８としてのＳiＯ2を１００ｎｍ厚に堆積形成する。
【００１７】
しかる後、その表面に絶縁膜９を形成し、この絶縁膜９をパターニングしてソース領域をなすｎ+-ＧaＮ層５の表面、およびドレイン領域をなすｎ+-ＧaＮ層６の表面をそれぞれ露出させ［図２(ｅ)参照］、図１に示すように絶縁ゲート膜８の表面にゲート電極Ｇを、またｎ+-ＧaＮ層５の表面にソース電極Ｓを、更にｎ+-ＧaＮ層６の表面にドレイン電極Ｄをそれぞれ蒸着形成する。
【００１８】
かくしてこのようにして製造されて、図１に示す如き素子構造の絶縁ゲート構造をなす半導体装置によれば、ｐ-ＧaＮ層４の絶縁ゲート膜８とｎ+-ＧaＮ層５とに挟まれた狭い領域がチャネル領域となる。そしてソース領域（ｎ+-ＧaＮ層５）から上記チャネル領域（ｐ-ＧaＮ層４）を介して溝７の下部のｎ--ＧaＮ層３に流れ込み、更にドレイン領域（ｎ+-ＧaＮ層６）へと電流が横方向に流れるＭＯＳ-ＦＥＴが実現される。特に上記チャネル領域は、絶縁ゲート膜８とｎ+-ＧaＮ層５とに挟まれたｐ-ＧaＮ層４の狭い領域に形成されるので、そのチャネル長Ｌを十分に短くすることができるので、ＧaＮ系半導体を用いたことと相俟って高耐圧で大電流を制御し得るパワーＦＥＴを実現することが可能となる。
【００１９】
また上述した素子構造によれば、ｐ-ＧaＮ層４に埋め込み形成されたｎ+-ＧaＮ層５と該ｐ-ＧaＮ層４との間にｐｎ接合ダイオード（ツェナーダイオード）１０が形成され、このｐｎ接合ダイオード１０はソース・ゲート間に並列に作用することになる。この結果、このｐｎ接合ダイオード１０によってソース電極Ｓ等にスパイク性の高電圧からなる雑音が加わっても、その電圧が押さえ込まれるので、雑音による誤動作が効果的に防止される。従って高耐圧で耐雑音性に優れた溝型短チャネルのパワーＦＥＴを実現することが可能となる。
【００２０】
ところで上述した参考例は、横型構造の絶縁ゲート型ＦＥＴであるが、本発明の実施の形態は、縦型構造の絶縁ゲート型ＦＥＴとして実現することができる。この場合には、例えば図３に示すような素子構造とすればよい。この場合には特に図示しないが、例えばｎ型のＳｉ基板を準備し、このＳｉ基板上にラジカル化した窒素（４×１０-4Ｐａ≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）を用いてＧaＮバッファ層を５ｎｍ厚に形成し、更にドーパントとしてＳｉ（６.６×１０-7Ｐａ≒５×１０-9Torr）を加えて上記ＧaＮバッファ層上に成長温度８５０℃で、第１の半導体層としてＳｉドープのｎ--ＧaＮ層３を３０００ｎｍ厚に成長させる。
【００２１】
しかる後、このｎ--ＧaＮ層３のソース領域およびゲート部を形成すべき領域を選択的にエッチングして溝を形成し、この溝部分にＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）、およびドーパントとしてＭg（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、成長温度８５０℃で第２の半導体層としてのｐ-ＧaＮ層４を成長させる。
【００２２】
次いでｐ-ＧaＮ層４のソース領域およびゲート部を形成すべき領域に溝を形成し、この溝内に第３の半導体層としてｎ+-ＧaＮ層５を成長させる。この際、上記ソース領域を形成すべき領域の側部にも溝を設け、上記ｎ+-ＧaＮ層５の成長時に上記溝部にもｎ+-ＧaＮ層１０を同時に成長させ、ｐｎ接合ダイオードを形成するための第５の半導体層とする。これらのｎ+-ＧaＮ層５,１０の形成は、Ｇa（６.６×１０-4Ｐａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパントとしてＭg（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、成長温度８５０℃で行われる。
【００２３】
その後、ｎ+-ＧaＮ層１０に選択的に溝を形成し、その溝部にＧa（６.６×１０-5Ｐａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０-5Torr）、およびドーパントとしてＭg（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、前述したｐｎ接合ダイオードを形成する為の第６の半導体層としてｐ-ＧaＮ層１１を成長させる。
【００２４】
しかる後、上述したエピタキシャル層の表面全体に保護膜としてのＳiＯ２を熱化学堆積法にて１００ｎｍ厚程度に堆積させ、これをパターニングして前記ｐ-ＧaＮ層１１の表面、および前述したソース領域をなすｎ+-ＧaＮ層５の表面をそれぞれ選択的に露出させる。パターニングにより上記ｎ+-ＧaＮ層５の表面を露出させるに際しては、ｎ+-ＧaＮ層５の縁部のｐ-ＧaＮ層４が若干露出するようにする。そしてこれらの露出させたｎ+-ＧaＮ層５の表面、およびｐ-ＧaＮ層１１の表面に、図３に示すようにソース電極Ｓおよび補助電極Ｂをそれぞれ蒸着形成し、また前記ｎ+-ＧaＮ層５の表面に堆積させた絶縁ゲート膜８の上面にゲート電極Ｇを蒸着形成する。そしてこのゲート電極Ｇと前述した補助電極Ｂとを電気的に接続し、前記ｎ+-ＧaＮ層１０とｐ-ＧaＮ層１１とにより構成されるｐｎ接合ダイオードをゲート電極Ｇとソース電極Ｓとの間に並列接続する。
【００２５】
その後、前述したＳi基板とＧaＮバッファ層とを除去し、Ｓiドープのｎ--ＧaＮ層３の裏面側にドレイン領域をなすｎ+-ＧaＮ層６を形成した後、このｎ+-ＧaＮ層６の裏面側にドレイン電極Ｄを形成する。尚、上記ｎ+-ＧaＮ層６については、前述したＳiドープのｎ--ＧaＮ層３の成長に先立ってＧaＮバッファ層の上に形成しておき、このｎ+-ＧaＮ層６の上にＳiドープのｎ--ＧaＮ層３を成長させるようにしても良い。
【００２６】
かくしてこのようにして製造されるＧaＮ系の半導体装置によれば、その表面に形成されたソース領域から、裏面側に設けられたドレイン領域へと電流が流れる縦型構造のＭＯＳ-ＦＥＴが実現される。そしてそのチャネル長は、専ら、ｎ+-ＧaＮ層５の表面からｐ-ＧaＮ層４の表面へと突出して設けられたソース電極Ｓの突出長により規定されて十分に短いものとなる。そしてこのような縦型の絶縁ゲート構造をなす半導体層の、特にｐ-ＧaＮ層４に埋め込み形成されたｎ+-ＧaＮ層１０とｐ-ＧaＮ層１１とにより構成されるｐｎ接合ダイオード１０が、ゲート電極Ｇとソース電極Ｓとの間に並列に作用することになるので、先の実施形態と同様にその耐雑音性を十分に高めることが可能となる。
【００２７】
ちなみにこのようにして製作された短チャネル構造のＧaＮ系のパワーＭＯＳ-ＦＥＴにおいては、いずれも５００Ｖ以上の耐圧を有し、３０ｍＶ以下のオン電圧で確実に動作することが確認された。また１００Ｖ程度のパルス性ノイズに対しても誤動作しないことが確認され、ここに耐圧の高い、耐雑音性に優れたパワーＭＯＳ-ＦＥＴをＧaＮ系半導体を用いて実現することができた。
【００２８】
尚、このような素子構造を有するパワーＭＯＳ-ＦＥＴは、例えば図４に示すように蛍光灯を駆動するインバータ回路を構築する上で有用である。即ち、この種のインバータ回路においては、そのバラスト回路の周波数特性がランプの点灯の有無により急激に変化し、ランプの不点灯時に点灯周波数から保護周波数に移行する過渡状態において、その進相電流がパワーＭＯＳ-ＦＥＴに流れ込む。するとパワーＭＯＳ-ＦＥＴの寄生ダイオードに流れる貫通電流により、該パワーＭＯＳ-ＦＥＴが破壊する虞が生じる。しかしながら上述した素子構造のＧaＮ系のパワーＭＯＳ-ＦＥＴによれば、高耐圧で損失が少なく、また耐雑音性にも優れるので、上述した不具合の懸念がなく、蛍光灯を駆動するインバータ回路を構築するに適している等の効果が奏せられる。
【００２９】
尚、本発明は上述した実施形態に限定されるものではない。ここではｐチャネル型のＭＯＳ-ＦＥＴを例に説明したが、半導体層の導電性を逆にすることでｎチャネル型のＭＯＳ-ＦＥＴを構築することも勿論可能である。またここでは、ｎ層にＧaＮを用いたが、Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることができる。更には導電性基板としてＳiのみならず、ＳiＣ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【００３０】
【発明の効果】
以上説明したように本発明によれば、ＧaＮ系の化合物半導体を用いて短チャネル型の絶縁ゲート構造を有する半導体装置を実現し、更にその半導体素子構造中にソース・ゲート間に並列に作用するｐｎ接合ダイオードを備えたものとなっている。こり故、ＧaＮ系の半導体が有する高耐圧でオン抵抗が小さいと言う利点を活かしながら、耐雑音性に優れた素子構造の大電力用半導体装置を構築することができ、インバータ回路を構成するに好適である等の効果を奏する。
【図面の簡単な説明】
【図１】 参考例に係るＧaＮ系の絶縁ゲート型半導体装置の概略的な素子構造を示す図。
【図２】 図１に示す絶縁ゲート型半導体装置の概略的な製造手順を分解して示す図。
【図３】 本発明の実施形態に係る縦型構造の絶縁ゲート型半導体装置の概略的な素子構造を示す図。
【図４】 この発明に係る絶縁ゲート型半導体装置を用いて構成される蛍光灯駆動用のインバータ回路の例を示す図。
Claims (1)
- 低不純物濃度のＧaＮ系半導体からなる第１の半導体層と、
この第１の半導体層とは逆導電性の高不純物濃度のＧaＮ系半導体からなり、上記第１の半導体層に埋め込み形成された第２の半導体層と、
前記第１の半導体層と同導電性の高不純物濃度のＧaＮ系半導体からなり、前記第２の半導体層に埋め込み形成されてソース領域をなすと共に、前記第２の半導体に形成されるチャネル領域の長さを規定する第３の半導体層と、
前記第１の半導体層と同導電性の高不純物濃度のＧaＮ系半導体からなり、前記第２の半導体層から離反して第１の半導体層に埋め込み形成されて、若しくは前記第１の半導体層の裏面に設けられて前記ドレイン領域を形成してなる第４の半導体層と、
前記第２の半導体層に形成されるチャネル領域の側部に埋め込み形成される該第２の半導体層とは逆導電性の第５の半導体層と、
前記第５の半導体層に埋め込み形成されて前記ゲート電極に接続される前記第２の半導体層と同導電性の第６の半導体層と
を備えてＧaＮ系の絶縁ゲート構造を形成した半導体装置であって、
前記ＧaＮ系の絶縁ゲート構造をなす半導体層に、ゲート電極とソース電極との間に並列接続されるｐｎ接合ダイオードを形成し、
前記ｐｎ接合ダイオードは、前記第５の半導体層と前記第６の半導体層との間に形成されるものであることを特徴とする絶縁ゲート型半導体装置。
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