KR20150098372A - 반도체 메모리 장치를 포함하는 메모리 시스템 및 그의 리프레쉬 동작 방법 - Google Patents

반도체 메모리 장치를 포함하는 메모리 시스템 및 그의 리프레쉬 동작 방법 Download PDF

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Abstract

복수 개의 메모리 부를 포함하는 메모리 모듈; 및 상기 메모리 부 각각의 동작 타이밍 설정을 제어하기 위한 메모리 제어부를 포함하는 메모리 시스템이 제공되며, 상기 메모리 부는 메모리 제어부의 리프레쉬 명령에 따라 동시에 리프레쉬 모드에 진입하여 상기 설정된 동작 타이밍에 각각 리프레쉬 동작을 수행한다.

Description

반도체 메모리 장치를 포함하는 메모리 시스템 및 그의 리프레쉬 동작 방법{MEMORY SYSTEM INCLUDING SEMICONDUCTOR MEMORY DEVICE AND REFRESH OPERATION METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치를 포함하는 메모리 시스템 및 그의 리프레쉬 동작 방법에 관한 것이다.
반도체 장치는 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치를 포함하며, 다양한 전자 시스템에 구비되어 널리 사용되고 있다. 그 중에서도 특히, 반도체 메모리 장치는 시스템에 필요한 데이터를 저장하기 위한 장치로, 상기 DRAM을 예로 들면, 일반적으로 하나의 트랜지스터와 하나의 커패시터로 기본 셀을 구성하고, 커패시터에 축적되는 전하를 이용해 데이터를 저장한다. 그런데 반도체 기판 위에 형성되는 커패시터는 주변과 전기적으로 완벽히 차단시키기 어려워 시간이 지나면서 다양한 형태의 누설(leakage)에 의해서 축적된 전하가 손실되고, 결국 셀에 저장된 데이터가 손상될 수 있다. 따라서 반도체 메모리 장치는 커패시터에 저장된 전하를 유지하기 위해 리프레쉬 동작을 수행한다.
리프레쉬 동작 모드를 갖는 반도체 메모리 장치는 외부 커맨드에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬 동작을 수행한다. 즉 외부 커맨드에 의해 리프레쉬 동작 모드로 진입하면, 일정 주기마다 로우 어드레스가 순차적으로 증가되면서 메모리 셀의 워드라인이 선택된다. 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레쉬 과정을 통하여 저장된 데이터가 손상 없이 보존된다. 하지만 리프레쉬 동작 모드에서는 일반 동작 모드에 비해 더 많은 워드라인을 동시에 활성화시켜 대응하는 커패시터에 저장된 전하를 감지 증폭하기 때문에, 피크 전류가 상승하여 전력 잡음이 발생할 수 있다.
한편, 반도체 메모리 장치는 시스템에서 요구되는 용량 및 동작 속도가 증가함에 따라, 구비되는 시스템에 맞춰 패키지 된다. 예를 들면, PC 등에 구비되는 여러 개의 반도체 메모리 장치들은 PCG(Printed Circuit Board)에 집적된 모듈(module) 형태로 패키지 되고, PC에 슬롯(slot)을 통해서 실장 된다. 이렇게 시스템에 맞춰 패키지 된 모듈의 형태 중에서 보편적으로 쓰이고 있는 모듈의 형태가 듀얼 인 라인 메모리 모듈(Dual In-line Memory Module:DIMM)이다. 듀얼 인 라인 메모리 모듈에 장착된 복수의 메모리 장치들은 랭크(Rank) 단위로 그룹화되어 동작할 수 있다.
도 1은 종래기술에 따른 듀얼 인 라인 메모리 모듈의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 1을 참조하면, 종래기술에 따른 듀얼 인 라인 메모리 모듈은 하나의 랭크(RANK0)에 8개의 메모리 장치(DRAM0~DRAM7)가 포함되며, 각각의 리프레쉬 동작 타이밍이 도시되어 있다.
언급한 바와 같이 메모리 모듈에 장착된 복수의 메모리 장치들은 그룹화 되어 함께 동작하여, 리프레쉬 동작 역시 도 1에서 보는 것과 같이 메모리 장치(DRAM0~DRAM7)에서 동시에 수행된다. 이로써, 리프레쉬 동작에 따른 피크 전류가 더욱 상승하여, 전원 전압(VDD, VDD)에 노이즈가 발생할 수 있다. (도 1 참조)
본 발명의 실시예들이 해결하려는 과제는, 복수의 반도체 메모리 장치를 포함하는 메모리 모듈의 리프레쉬 동작 방법과 그를 위한 메모리 시스템을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은 복수 개의 메모리 부를 포함하는 메모리 모듈: 및 상기 메모리 부 각각의 동작 타이밍 설정을 제어하기 위한 메모리 제어부를 포함하고, 상기 메모리 부는 메모리 제어부의 리프레쉬 명령에 따라 동시에 리프레쉬 모드에 진입하여 상기 설정된 동작 타이밍에 각각 리프레쉬 동작을 수행할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 복수 개의 메모리 부를 포함하는 메모리 시스템의 리프레쉬 동작 방법은 상기 복수 개의 메모리 부의 각각의 동작 타이밍을 설정하는 단계; 리프레쉬 동작 명령에 응답하여 상기 복수 개의 메모리 부가 동시에 리프레쉬 모드에 진입하는 단계; 및 리프레쉬 모드 진입 후, 각각의 메모리 부가 상기 설정된 동작 타이밍에 따라 리프레쉬 동작을 실행하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 모드 레지스터 셋 제어 신호에 응답하여, 입력된 데이터에 대응하는 지연 제어 신호를 출력하는 모드 레지스터 셋; 및 상기 지연 제어 신호에 응답하여 리프레쉬 동작 제어 신호의 입력 경로의 지연량을 조절하는 지연 제어부를 포함할 수 있다.
상술한 실시예들에 의한 메모리 시스템에 의하면, 복수의 반도체 메모리 장치를 포함하는 메모리 모듈에서 각각의 반도체 메모리 장치의 리프레쉬 동작 타이밍을 조절하여 전력 잡음이 발생하는 현상을 방지할 수 있다.
도 1은 종래기술에 따른 듀얼 인 라인 메모리 모듈의 리프레쉬 동작을 설명하기 위한 타이밍도.
도 2은 본 발명의 일 실시예에 따른 메모리 시스템을 도시한 블록 구성도.
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도.
도 4는 도 2의 메모리 시스템의 동작을 나타낸 순서도.
도 5은 도 2에 도시된 메모리 부의 리프레쉬 동작 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템을 도시한 블록 구성도이다.
도 2을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(200)은 메모리 제어부(210)와 메모리 모듈(220)을 포함한다. 메모리 모듈(220)은 복수의 메모리 부(M)로 구성될 수 있다.
복수의 메모리 부(M)는 메모리 제어부(210)에서 입력되는 명령어(CMD) 및 어드레스(ADDR)에 응답하여 그룹 단위(R)로 동작하되, 그룹에 포함된 메모리 부들은 각각 설정된 타이밍에 맞춰 해당 동작을 수행한다. 각각의 타이밍은 메모리 제어부(210)의 제어에 따라 서로 다르게 설정될 수 있다. 메모리 부의 동작 타이밍을 설정하는 방법은 본 발명의 또 다른 실시예를 통해 보다 더 구체적으로 기술되어 있다.
즉, 메모리 제어부(210)의 제어에 따라 제1 그룹(R0) 메모리 부(M0~M7)들이 함께 리프레쉬 모드에 진입하고, 이 때 각각의 메모리 부(M0~M7)는 기존 내부에 설정되어 있는 타이밍에 따라 리프레쉬 동작을 시작한다. 메모리 제어부(210)는 메모리 부(M0~M7) 내 각각의 동작 타이밍을 서로 다르게 설정할 수 있다.
이하에서는, 각각의 메모리 부에서 동작 타이밍을 설정하고, 리프레쉬 동작을 수행하는 것에 대해 좀 더 구체적으로 설명하기로 한다.
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치(300)는 도 2의 메모리 부(M)를 구성할 수 있으며, 도 3를 참조하면, 디코더(310), 모드 레지스터 셋(320), 지연 제어부(330)를 포함할 수 있다.
여기서, 디코더(310)는 외부(예를 들면, 도 2의 메모리 제어부(210))에서 입력되는 명령어를 디코딩하여 해당 제어 신호를 생성한다. 외부에서 입력되는 명령어의 조합이 모드 레지스터 셋(Mode Register Set:MRS) 동작에 해당할 경우 모드 레지스터 셋 제어 신호(MRS)를 생성하고, 명령어의 조합이 리프레쉬 동작에 해당할 경우 리프레쉬 동작 제어 신호(REF)를 생성할 수 있다.
모드 레지스터 셋(320)은 디코더(310)에서 출력되는 모드 레지스터 셋 제어 신호(MRS)에 응답하여 입력되는 데이터(DQ)에 대응하는 비트의 지연 제어 신호(DLY[0:N])를 지연 제어부(330)로 출력한다. 예를 들어, 상기 데이터(DQ)는 도 2의 메모리 제어부(210)를 통해 입력되는 어드레스(ADDR), 또는 데이터(DATA)를 포함할 수 있다. 즉, 모드 레지스터 셋(320)에서 출력되는 지연 제어 신호(DLY[0:N])의 비트 값이 메모리 제어부(210)에 의해서 설정될 수 있다.
지연 제어부(330)는 지연 제어 신호(DLY[0:N]) 응답하여 내부 지연량을 결정하고, 명령어 디코더(310)에서 생성된 리프레쉬 동작 제어 신호(REF)를 상기 결정된 지연량만큼 지연하여 지연된 리프레쉬 동작 제어 신호(REFD)를 생성한다. 지연 제어부(330)의 내부 지연량은 지연 제어 신호(DLY[0:N])의 비트 값에 대응하여 결정될 수 있다. 상기 지연 제어부(330)는 동기식 또는 비동기식 딜레이 회로를 포함할 수 있다. 비트 신호에 응답해 결정되는 지연량으로 신호를 지연하는 딜레이 회로는 잘 알려진 기술이므로 그 구체적인 동작은 생략한다.
즉, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 모드 레지스터 셋 동작 시 제어 신호들을 조절하여, 리프레쉬 동작 명령의 입력 경로의 지연량을 설정할 수 있다. 따라서, 모드 레지스터 셋 동작을 통해 반도체 메모리 장치의 리프레쉬 동작 타이밍을 결정할 수 있다.
상기 본 발명의 일 실시예에 따른 반도체 메모리 장치(300)는 리프레쉬 동작 제어부(340)를 더 포함할 수 있다. 리프레쉬 동작 제어부(340)는 지연 제어부(330)에서 출력되는 지연된 리프레쉬 동작 제어 신호(REFD)에 응답하여 반도체 메모리 장치(300) 리프레쉬 동작을 제어할 수 있다.
이하에서는, 상기와 같은 구성을 가지는 메모리 시스템(200) 및 반도체 메모리 장치(300)의 동작을 도 4를 참조하여 설명한다.
도 4에는 메모리 시스템(200)의 동작을 나타낸 순서도가 도시되어 있다.
먼저, 메모리 제어부(210)에서 입력되는 제어 신호에 따라 각각의 메모리 부(M0~M7)의 동작 타이밍이 설정된다(410). 이는, 모드 레지스터 셋 동작을 통해서 실행될 수 있다. 메모리 제어부(210)는 모드 레지스터 셋 동작을 위한 제어 신호들을 생성하고 이를 메모리 부(M0~M7)에 입력해 각각의 동작 타이밍을 서로 다르게 설정할 수 있다.
이후, 메모리 제어부(210)의 리프레쉬 명령에 응답해 상기 메모리 부(M0~M7)는 모두 리프레쉬 모드로 진입한다(420).
리프레쉬 모드에 진입한 후, 각각의 메모리 부(M0~M7)는 상기 동작 타이밍 설정 단계(410)에서 설정된 타이밍에 따라 리프레쉬 동작을 시작한다(430).
도 5에는 상기와 같이 동작하는 메모리 부(M0~M7)의 리프레쉬 동작 타이밍이 도시되어 있다.
도 5을 참조하면, 메모리 부(M0~M7)는 메모리 제어부(210)에서 생성되는 리프레쉬 모드 명령어에 응답하여 리프레쉬 모드에 진입하지만, 정확하게는 각각 내부에서 지연된 리프레쉬 제어 신호(REFD, 도 3 참조)에 동기화되어 리프레쉬 동작을 수행한다. 그 지연값, 즉 리프레쉬 동작을 수행하는 타이밍이 메모리 제어부(210)에 의해서 각기 다르게 설정될 수 있는 것이다. 도 5에서와 같이 리프레쉬 동작이 순차적으로 진행될 수 있도록 설정하여, 전원 전압에 노이즈 발생을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예에 따른 메모리 시스템에 있어서, 복수의 메모리 장치들의 리프레쉬 동작을 한번에 수행함에도 불구하고, 실질적인 동작 타이밍을 각각의 장치들의 내부에 서로 다르게 설정하여 피크 전류가 형성되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210: 메모리 제어부 220: 메모리 모듈
310: 디코더 320: 모드 레지스터 셋
330: 지연 제어부 340: 리프레쉬 동작 제어부

Claims (11)

  1. 복수 개의 메모리 부를 포함하는 메모리 모듈: 및
    상기 메모리 부 각각의 동작 타이밍 설정을 제어하기 위한 메모리 제어부를 포함하고,
    상기 메모리 부는 메모리 제어부의 리프레쉬 명령에 따라 동시에 리프레쉬 모드에 진입하여 상기 설정된 동작 타이밍에 각각 리프레쉬 동작을 수행하는
    메모리 시스템.
  2. 제 1항에 있어서,
    상기 메모리 부는 여러 그룹으로 나뉘어, 각 그룹의 메모리 부는 동시에 리프레쉬 모드에 진입하여 서로 다르게 설정된 동작 타이밍에 리프레쉬 동작을 수행하는 메모리 시스템.
  3. 제 1항에 있어서,
    상기 메모리 부는 메모리 제어부의 모드 레지스터 셋(MRS) 명령에 따라 리프레쉬 명령 입력 경로의 지연량을 조절하는 메모리 시스템.
  4. 제 3항에 있어서,
    상기 메모리 부는,
    상기 리프레쉬 명령 및 모드 레지스터 셋(MRS) 명령을 디코딩하여, 각각 리프레쉬 동작 제어 신호 및 모드 레지스터 셋 제어 신호를 생성하는 디코더;
    상기 모드 레지스터 셋 제어 신호에 응답하여, 입력되는 데이터에 대응하는 비트의 지연 제어 신호를 출력하는 모드 레지스터 셋;
    상기 지연 제어 신호에 응답하여 내부 지연량을 결정하고, 상기 리프레쉬 동작 제어 신호를 결정된 지연량만큼 지연하여 지연된 리프레쉬 동작 제어 신호를 생성하는 지연 제어부; 및
    상기 지연된 리프레쉬 동작 제어 신호에 응답하여 리프레쉬 동작을 수행하는 리프레쉬 동작 제어부를 포함하는 메모리 시스템.
  5. 제 1항에 있어서,
    상기 메모리 모듈은 듀얼 인 라인 메모리 모듈(DIMM)을 포함하는 메모리 시스템.
  6. 제 5항에 있어서,
    상기 메모리 부는 듀얼 인 라인 메모리 모듈(DIMM)에 실장된 반도체 메모리 장치를 포함하는 메모리 시스템.
  7. 복수 개의 메모리 부를 포함하는 메모리 시스템의 리프레쉬 동작 방법에 있어서,
    상기 복수 개의 메모리 부의 각각의 동작 타이밍을 설정하는 단계;
    리프레쉬 동작 명령에 응답하여 상기 복수 개의 메모리 부가 동시에 리프레쉬 모드에 진입하는 단계; 및
    리프레쉬 모드 진입 후, 각각의 메모리 부가 상기 설정된 동작 타이밍에 따라 리프레쉬 동작을 실행하는 단계를 포함하는
    메모리 시스템의 리프레쉬 동작 방법.
  8. 제 7항에 있어서,
    상기 복수 개의 메모리 부의 각각의 동작 타이밍을 설정하는 단계는,
    각각의 메모리 부에 모드 레지스터 셋 제어 신호를 입력하는 단계;
    상기 모드 레지스터 셋 제어 신호에 따라 리프레쉬 동작 명령의 입력 경로의 지연량을 조절하는 단계를 포함하는 메모리 시스템의 리프레쉬 동작 방법.
  9. 제 8항에 있어서,
    상기 모드 레지스터 셋 제어 신호에 따라 리프레쉬 동작 명령의 입력 경로의 지연량을 조절하는 단계에서, 상기 복수 개의 메모리 부의 지연량이 서로 다르게 조절되는 메모리 시스템의 리프레쉬 동작 방법.
  10. 모드 레지스터 셋 제어 신호에 응답하여, 입력된 데이터에 대응하는 지연 제어 신호를 출력하는 모드 레지스터 셋; 및
    상기 지연 제어 신호에 응답하여 리프레쉬 동작 제어 신호의 입력 경로의 지연량을 조절하는 지연 제어부를 포함하는
    반도체 메모리 장치.
  11. 제 10항에 있어서,
    외부에서 입력되는 리프레쉬 명령 및 모드 레지스터 셋(MRS) 명령을 디코딩하여, 각각 상기 리프레쉬 동작 제어 신호 및 모드 레지스터 셋 제어 신호를 생성하는 디코더; 및
    상기 입력 경로를 통해 전달되는 리프레쉬 동작 제어 신호에 응답하여 리프레쉬 동작을 수행하는 리프레쉬 동작 제어부를 더 포함하는 반도체 메모리 장치.
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