JP4467833B2

JP4467833B2 - 信号検出装置及び方法

Info

Publication number: JP4467833B2
Application number: JP2001151610A
Authority: JP
Inventors: ジーン・イー・マーコーゼン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 2000-05-23
Filing date: 2001-05-21
Publication date: 2010-05-26
Anticipated expiration: 2021-05-21
Also published as: EP1158302B1; EP1158302A2; JP2002055144A; DE60115322T2; US6462528B1; CN1335511A; CN1185499C; DE60115322D1; EP1158302A3

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、被試験装置をプロービングする信号検出装置及び方法に関し、特に、ボール・グリッド・アレイ（ＢＧＡ）素子の接続ポイント又は近接した間隔の導体（例えば、信号線）アレイの導体をプロービングする信号検出装置及び方法に関する。
【０００２】
【従来の技術】
ボール・グリッド・アレイ（ＢＧＡ）素子は、集積回路である。この集積回路本体の下に、典型的には、５０ミル（５０／１０００インチ、即ち、１．２７ｍｍ）の間隔のボールがグリッド状に構成された多数の接触ポイント（端子）を有する。従来、ＢＧＡ素子の特定の接触ポイントの信号をモニタするためには、この素子の周辺の下で、接触ポイントからの信号を、プリント回路基板の信号路を介して、ＢＧＡ素子にできるだけ近くに配置された特定の分離抵抗器に導く必要があった。
【０００３】
【発明が解決しようとする課題】
残念なことに、プリント回路基板の信号路は、ＢＧＡ素子の接続ポイントからＢＧＡパッケージの周辺の分離抵抗器までが、しばしば比較的長い遠回りの経路であった。これら最適ではない信号経路により、許容できないリンギング、オーバーシュート、及び基準電圧に近い平坦域が生じ、信号のモニタに悪影響を及ぼす。近接間隔（近接した間隔）の導体アレイ（配列）の導体をプロービングする際、即ち、かかる導体から信号を検出する際にも、同じ問題が生じる。
【０００４】
ＢＧＡ素子又は近接間隔の導体をプロービングする際の上述の問題点を良好に解決できる装置及び方法が望まれている。
【０００５】
したがって、本発明は、ＢＧＡ素子又は近接間隔の導体から被モニタ信号を検出する際に、この被モニタ信号に悪影響を及ぼさないで信号を検出できる装置及び方法の提供にある。
【０００６】
【課題を解決するための手段】
本発明は、電子素子（２００）の端子（２１０）における信号を検出する装置（５００）であって；上記端子に結合され、上記信号を受ける入力端（２２５）と；許容度が１％より大きい範囲であり、一端が上記入力端に結合されて上記信号を受け、上記電子素子の上記端子の実質的な近傍に物理的に配置されたチップ抵抗器（２２０、ＲTIP）と；一端が上記チップ抵抗器の他端に結合されて、上記信号を受ける伝送線（５１０）と；第１入力端が上記伝送線の他端に結合されて上記信号を受け、上記信号を増幅する増幅器（５２０）とを具え；該増幅器がバイアス回路により基準値にバイアスされ；上記基準値が上記入力端における上記信号の揺れの中心の電位に実質的に同じであり；上記バイアス回路は、予測する上記信号の揺れの中心のレベルの基準レベル電圧源（ＶREF）と；一端が上記基準レベル電圧源に結合され、他端が上記伝送線の上記他端に結合された第２抵抗器（ＲTERM）とを有し；該第２抵抗器の値が上記伝送線の特性インピーダンスに実質的に等しく；上記基準レベル電圧源及び上記第２抵抗器の共通接続点が上記増幅器の第２入力端に結合されていることを特徴とする。
また、本発明は、回路基板上に設けられたボール・グリッド・アレイ素子２００の端子（２１０）に発生する信号を検出する装置であって；上記回路基板上に形成され、上記ボール・グリッド・アレイ素子の上記端子に接続され、上記信号を受ける電気接続パッドと；該電気接続パッドに結合され、上記信号を受ける入力端（２２５）と；上記回路基板内に配置され、上記電気接続パッドの実質的な近傍に物理的に配置され、一端が上記入力端に結合された分離抵抗器（２２０、ＲTIP）と；一端が上記分離抵抗器の他端に結合された伝送線（５１０）と；該伝送線の他端に結合され、上記信号を増幅する増幅器（５２０）とを具え；上記入力端の上記信号の揺れの中心の電位に実施的に同じ基準レベルに上記増幅器がバイアス回路によりバイアスされ；上記バイアス回路は、予測する上記信号の揺れの中心のレベルの基準レベル電圧源（ＶREF）と；一端が上記基準レベル電圧源に結合され、他端が上記伝送線の上記他端に結合された第２抵抗器（ＲTERM）とを有し；該第２抵抗器の値が上記伝送線の特性インピーダンスに実質的に等しく；上記基準レベル電圧源及び上記第２抵抗器の共通接続点が上記増幅器の第２入力端に結合されていることを特徴とする。
さらに、本発明は、回路基板上に形成された近接間隔の導体アレイの導体に発生した信号を検出する方法であって；入力スタブを上記導体に結合して、上記信号を受け；一端が上記導体に結合されたチップ抵抗器（２２０、ＲTIP）を上記回路基板内にて、上記導体の実質的な近傍にて物理的に配置し；伝送線（５１０）の一端を上記チップ抵抗器の他端に結合し；上記伝送線の他端に増幅器（５２０）を結合して、上記信号を増幅し；上記導体の上記信号の揺れの中心の電位に実質的に等しい基準レベルに上記増幅器をバイアスし；このバイアスを行うステップは、予測する上記信号の揺れの中心のレベルの基準レベル電圧源（ＶREF）を設け、上記伝送線の特性インピーダンスに実質的に値が等しい第２抵抗器（ＲTERM）を設け、該第２抵抗器の一端を上記基準レベル電圧源に結合し、上記第２抵抗器の他端を上記伝送線の上記他端に結合し、上記基準レベル電圧源及び上記第２抵抗器の共通接続点を上記増幅器の第２入力端に結合することを特徴とする。
【０００７】
本発明の第１の観点においては、ボール・グリッド・アレイ素子の端子や、近接間隔の導体アレイの導体をプロービングする方法及び装置は、好ましくは、被モニタ・ポイントに非常に近い位置に配置された埋め込みチップ抵抗器（即ち、分離抵抗器）を用いている。この方法により、接続ポイントからチップ抵抗器までに比較的短いスタブが設けられる。
【０００８】
本発明の第２の観点において、受信増幅器構成は、従来の増幅器構成で生じるオフセット・エラーを実質的に除去する。なお、このオフセット・エラーは、チップ抵抗器の抵抗値の変動により、被測定信号に導入されるものである。
【０００９】
本発明の第３の観点において、埋め込み抵抗器は、本発明の本質的な要素ではないが、許容度が１％よりも大きいチップ抵抗器を用いた状態でのプロービング状態でも本発明を適用できることが認められる。
【００１０】
【発明の実施の形態】
本発明によれば、マイクロプロセッサ・バスなどからの高速且つ許容度の厳しいデジタル信号をサンプリングすること（即ち、取り込むこと）ができる。これにより、埋め込み抵抗器にとって典型的に劣悪な許容度にも関わらず、埋め込み抵抗器技術を用いることにより、プロービング端部をできるだけ小さく保てる。
【００１１】
本発明との比較のために、先ず、従来技術について更に説明する。図２は、従来技術によるボール・グリッド・アレイ素子及び埋め込みチップ抵抗器を示す図である。ボール・ゲート・アレイ（ＢＧＡ）素子１００は、グリッド構成（即ち、他のボール・グリッド間隔を用いてもよいが、典型的には中央で５０ミル、即ち、１．２７ｍｍ）で素子の下に配置された接続ポイント１１０のアレイを有する。接続ポイントを点線の円で表して、こらら接続ポイントがＢＧＡ素子１００の下側に配置されていることを示す。ボール・グリッド・アレイ素子１００の接続ポイント１１０の１つと、抵抗器アレイ１２０の特定のチップ抵抗器の入力端との間の接続は、導電プリント回路基板の信号路（トレース）１３０により行われる。抵抗器アレイ１２０におけるチップ抵抗器の許容度は、典型的には、５％以下である。これらトレース１３０は、接続ポイント１１０に結合されたプロービングのチップとみなせる。上述の如く、これらトレース１３０又は信号経路（スタブとして知られている）は、比較的に長く、回り道をして、これら接続を行っている。例えば、ＢＧＡ素子が矩形で、側部が２インチ（約５ｃｍ）ならば、中央の接続ポイント１１０にとって、最も近いチップ抵抗器（即ち、分離抵抗器）の入力端部への最短経路は、１インチ（２．５４ｃｍ）の長さである。このように長く、しばしば回り道をする経路（即ち、長いスタブ長）により、これら経路に沿って伝送される信号は、望ましくないリンギング、オーバーシュートを示したり、試験基準電圧に近い平坦域を示す。本明細書で用いる用語「チップ抵抗器」は、プリント導電路、抵抗器、伝送線及び増幅器を具えたプローブの如き構成における入力抵抗器を意味する。
【００１２】
チップ抵抗器を被モニタＢＧＡ素子の接続ポイントにできるだけ近づけて配置することにより、これら望ましくない影響を実質的に除去できる。また、埋め込み抵抗器技術を用いて、望ましいチップ抵抗器配置を実現できる。すなわち、これら抵抗器を、ＢＧＡパッド（電気接続パッド）のアレイ内に適合するのに充分な程度に小さく作り、ＦＲ４の如く、回路基板材料の層内に埋め込む。
【００１３】
図１は、本発明によるボール・グリッド・アレイ（ＢＧＡ）素子２００及び埋め込みチップ抵抗器２２０を示す図である。ＢＧＡ素子２００は、グリッド構造（典型的には、中央で５０ミル、即ち、１．２７ｍｍ）にて素子の下側に配置された接続ポイント（端子）２１０のアレイを有する。チップ（分離）抵抗器２２０を、ボール・グリッド・アレイ素子の所望の接続ポイントにできるだけ近く配置する。比較的短い（例えば、０．０１インチ（２５４μｍ））導電プリント回路トレース２２５により、ボール・グリッド・アレイ２００の接続ポイント２１０の１つと、抵抗器２２０の入力端との間の接続を行う。ＢＧＡ素子の下からの経路２３０の残りの部分は、チップ抵抗器２２０により分離され、上述の望ましくない影響に実質的に関与しない。
【００１４】
チップ抵抗器として埋め込み抵抗器を用いることにより、関連したリンギング及びオーバーシュート問題による経路問題を解決できたが、それ自体の別の問題が生じる。５０ミル（２７ｍｍ）又は更に小さいボール・グリッド・アレイ素子に適合するにように、又は、近接間隔の導体の他のアレイに適合するように、埋め込み抵抗器を充分に小さく作った場合、これら抵抗許容度が＋／−２０％以上も劣化する。よって、公称値が２００オームの抵抗器の実際の抵抗値は、現実に、１６０オームから２４０オームの間で変化する。埋め込み抵抗器を従来の受動プロービング構成で「チップ」抵抗器として用いた際に、この抵抗値の変動により、問題が生じる。近接間隔（近接した間隔）の導体アレイの導体をプロービングしようとする際にも、同じ問題が生じることも判る。例えば、０．１インチ（２．５４ｍｍ）間隔の端子のピン・グリッド・アレイには、内部接続ポイントからアレイの周辺に信号を伝送するために、スタブを用いることが依然必要である。実際にも、０．２インチ（５．０８ｍｍ）の間隔のアレイでは、表面実装抵抗器を内部ピン近くに設けるための空間が得られない。よって、本明細書で用いる用語「近接間隔の導体」は、中心から中心の間隔の下限が、埋め込み抵抗器の幅よりも大きいが、０．２インチ（５．０８ｍｍ）よりは大きくない導体又は接続ポイントのアレイを意味する。０．２インチ（５．０８ｍｍ）以上では、表面実装の許容度が小さくなる。
【００１５】
図３は、従来から知られている典型的な受信増幅器構成３００、即ち、信号検出装置の簡略化した図である。この図３において、抵抗器ＲTIPは、本発明の図１におけるチップ（即ち、分離）抵抗器２２０を表す。（なお、ここでは、図１の構成を、図３の従来回路と一緒に用いていると仮定する。）プローブ・チップに供給される信号は、チップ抵抗器ＲTIP及び伝送線３１０を介して増幅器３２０の＋（非反転）入力端に伝送される。伝送線３１０の特性インピーダンスは、Ｚoである。増幅器３２０の＋入力端は、電圧源ＶTERMによりバイアスされている。この電圧源ＶTERMは、特性インピーダンスＺoとほぼ等しい抵抗値の終端抵抗器ＲTERMを介して、ノードＶxにバイアス電圧を供給する。増幅器３２０の−（反転）入力端は、電圧源ＶTHRESHOLDによりしきい値電圧にバイアスされる。動作において、増幅器３２０は、比較器として動作し、入力電圧がその入力しきい値レベルを横切るときに出力信号を発生する。すなわち、ノードＶxに発生した信号が、−入力端に供給された信号よりも大きな値を示すと、増幅器３２０は、高レベルの出力信号を発生する。よって、ノードＶxに生じた信号が、−入力端に供給された信号以下の値である場合、増幅器３２０は、低レベルの出力信号を発生する。
【００１６】
チップ抵抗器ＲTIPは、プロービングしたポイントで見ると、プロービング・ネットワーク負荷を制限する。抵抗器ＲTERMは、伝送線３１０の特性インピーダンスに一致する終端回路を表し、受信回路から被試験回路に戻る反射を実質的に除去する。電圧源ＶTERMは、伝送線の信号に対して低インピーダンスの戻り経路であり、電位は非ゼロのオフセットが可能である。電圧源ＶTHRESHOLDは、しきい値を設定するが、その値は、ノードＶxにおける予測信号変動幅の中心に設定される。この設定ポイントは、プロービングしたポイントにおけるオリジナルの信号基準電圧（即ち、ＧＴＬ＋に対して１．０ボルト）に一般的には対応する。なお、ＧＴＬ（gunning transceiver logic）は、ＬＳＩ間の高速データ伝送インタフェースの一種である。
【００１７】
残念なことに、図３のトポロジは、抵抗器ＲTIPの上述の抵抗変動のために、図１の埋め込み抵抗器構成を用いるには適切ではない。この点に関して、抵抗器ＲTIP及び抵抗器ＲTERMが分圧器を形成し、抵抗器ＲTIPの値の変動が分圧器の分圧比に悪影響を与えることに留意されたい。これは、次の理由から重要である。すなわち、ＲTIPの抵抗許容度が劣悪であると（即ち、抵抗値変動が、チャネル対チャネルで公称値から１％より大きいと）、エッジ測定（エッジ配置、即ち、波形としきい値とが交差する位置）の精度が低くなる。この状態は、加算ノードＶxにて発生した直流オフセットにより生じる。これは、電圧源ＶTERMを０ボルト（又は、オリジナルの信号基準電圧と異なる任意の電圧レベル）に設定した結果である。すなわち、ＲTIPの抵抗変動により、ノードＶxにて信号変動が生じる。また、ノードＶxにおける信号の変動を補償するために、しきい値レベルＶTHRESHOLDを変動させなければならない。各チャネルに対するＶTHRESHOLDの値の変動は、多くのアプリケーションにおいて実際的な解決方法ではない。これは、各個別のＲTIPに対する特定の値に基づいて、各チャネルを構成しなければならないためである。許容できる抵抗器ＲTIPの最大変動量が特定のアプリケーションにより決まる点に留意しなければならない。この判断に影響する要素は、信号の揺れ（変動）の量、受信増幅器の感度、エッジ配置の要求、環境ノイズである。例えば、ＧＴＬ＋信号をモニタするとき、差動感度が１００ｍＶの比較器は、抵抗器ＲTIPの許容度が＋／−３０％であっても、許容できる状態で動作する。
【００１８】
図４は、電圧源ＶTERMがゼロ・ボルトに設定され維持されたときに、ＲTIPの抵抗値の変動の悪影響を示す波形図である。図４において、波形４００は、プローブ・ポイントで観察された波形であり、波形４１０及び４２０は、ノードＶxに発生した波形である。波形４２０は、抵抗器ＲTIPが公称値のときの期待波形である。波形４１０は、波形４２０よりも振幅及びオフセットが大きいが、これは、抵抗器ＲTIPの抵抗値が公称値よりも小さいことによる結果である。波形４１０としきい値４３０との交差点は、望ましくないオフセットのために、波形４２０に対してΔｔだけ時間的に遅延している点に留意されたい。すなわち、増幅器３２０は、異なる時点（即ち、波形の異なる点で）でしきい値（領域）４３０を通過する、ノードＶxに発生した入力電圧を（波形４１０及び４２０で示したように）見ている。
【００１９】
図５は、本発明による受信増幅器構成５００を示す図である。この図５の増幅器構成５００は、チップ抵抗器ＲTIPの変動に実質的に影響されず、上述のオフセット・エラー及び対応するタイミング・エラーを大幅に減らす。図３の構成と図５の構成では、３つの大きな違いがある。第１の相違点は、電圧源ＶTERMが基準レベル電圧源ＶREFに置き換わっている点である。第２の相違点は、増幅器５２０の負（−又は反転）入力端が電圧源ＶREFに結合されている点である。最も重要な相違点である第３の相違点としては、電圧源ＶREFが、プローブ・ポイントでの揺れの中心と同じ電位（即ち、ＧＴＬ＋に対して１．０ボルト）に設定されなければならない点である。チップ抵抗器ＲTIPの出力端が伝送線５１０を介して増幅器５２０に接続されている点は、図３と同様である。特定のアプリケーションにて必要ならば、増幅器５２０の反転及び非反転入力端を反対にする（即ち、交換する）ことができる点が、当業者には理解できよう。
【００２０】
図５の回路は、チップ抵抗器ＲTIPの抵抗値の変動に対して独立して機能する点に留意することが重要である。これは、電圧源ＶREF（予測する信号の揺れの中心のレベル値）を用いて、ノードＶxから見た信号を終端するためである。その結果、チップ抵抗器ＲTIPの抵抗値が変動すると、ノードＶxでの信号の振幅が変化するが、直流成分が除去されているため、信号の揺れの中心は、電圧源ＶREF付近に残る。
【００２１】
図６は、図１の分離抵抗器の抵抗値変動にもかかわらずオフセット・エラーが実質的にない波形を示す図である。なお、６３０は、信号の揺れの中心、即ち、電圧源ＶREFの値であり、波形６００がプローブ・ポイントで観察された波形であり、波形６１０及び６２０は、ノードＶxに発生した波形である。この図６から判る如く、抵抗器ＲTIPの抵抗の変動によりノードＶxには直流電圧オフセットが生じない。よって、受信増幅器５２０から見ると、エッジの配置（波形としきい値とが交差する位置）は、ＲTIPの抵抗値の変動範囲に関わらず、一定に留まる（即ち、Δｔは、実質的にゼロとなり、図６には現れない）。
【００２２】
受動プロービング・アプリケーションの他に、本発明は、ロジック・アナライザの分野にも適用できる。ロジック・アナライザのアプリケーションに対しては、本発明を取り込みＡＳＩＣ（用途限定集積回路）にて実施できることが理解できよう。かかるロジック・アナライザのアプリケーションにおいては、図５と同様なトポロジを用い、プログラム可能な電圧源ＶTERMが必要となる。
【００２３】
図７は、本発明を理解するのに有用な簡略化した回路モデルを示す図である。以下の数式は、図７の簡略化した回路モデル７００の伝達関数から導出したものである。信号源７１０は、基準電圧源ＶREFと直列に配置されるようにモデル化されている。最も重要な注目点は、式（２）及び式（４）の間に差のないことである。式（２）は、図３の典型的な従来の受動プロービング技術を示し、電圧源ＶTERMの値が電圧源ＶREFの値と等しくない。式（２）の第１項は、ゼロ・ボルト付近で揺れる減衰された信号の項である。残りの２つの項は、振幅が変動する直流オフセット成分であり、図４に示す如く、チップ抵抗器ＲTIPの抵抗値が変動する。
【００２４】
しかし、式（２）において電圧源ＶTERMの値を電圧源ＶREFの値に等しく設定すると、これらの項が非常に簡略化され、式（３）のようになる。式（４）は、２つの要素、即ち、電圧源ＶREFの固定されたオフセット値と、減衰された交流信号とで示される。図４に明瞭に示すように、直流オフセットには、チップ抵抗器ＲTIPの抵抗値変動の影響がない。なお、以下の式では、ＶxはノードＶxの電圧、ＶSIGは入力信号電圧、ＶREFは電圧源ＶREFの電圧、ＶTERMは電圧源ＶTERMの電圧、ＲTIPはチップ抵抗器ＲTIPの抵抗値、ＲTERMは抵抗器ＲTERMの値を夫々表す。
【００２５】
Ｖｘを求めると、
式（１）
Ｖx=[(ＶSIG+ＶREF)×ＲTERM]/(ＲTIP+ＲTERM)
+ [(ＶTERM）×ＲTIP]/(ＲTIP+ＲTERM)
この式を展開して、
式（２）
Ｖx=(ＶSIG×ＲTERM)/(ＲTIP+ＲTERM)
+ (ＶREF×ＲTERM)/(ＲTIP+ＲTERM)
+ (ＶTERM×ＲTIP)/(ＲTIP+ＲTERM)
ＶTERM ＝ＶREF とし、同じ項をまとめると、
式（３）
Ｖx=(ＶSIG×ＲTERM)/(ＲTIP+ＲTERM)
+ ［ＶREF×（ＲTIP+ＲTERM)]/(ＲTIP+ＲTERM)
これを簡略化すると、
式（４）
Ｖx=(ＶSIG×ＲTERM)/(ＲTIP+ＲTERM)
+ ＶREF
となる。
【００２６】
埋め込み抵抗器に関連して本発明を上述したが、任意の形式の許容度の緩い抵抗器（即ち、許容度がほぼ１％よりも大きい抵抗器）でも本発明は有効である点に留意されたい。上述の回路は、被試験装置からの信号をモニタするオシロスコープ、ロジック・アナライザ、又は他の測定機器と共に使用できる。上述では、ＢＧＡ素子に関連して本発明を説明したが、（バスの如き）複数の近接導体や、近接間隔の導体アレイの導体をプロービングするのに有用である点に留意されたい。
【００２７】
本発明は、試験及び測定機器に限定されず、プリント回路基板上のＢＧＡ素子と他の回路との間の信号を結合するのにも使用できる点に留意されたい。本発明は、抵抗性弾性（エラストマ）接続を使用するアプリケーションにも有用である。かかるアプリケーションにおいて、エラストマ・コネクタを回路ポイントに押しつけて、電気的接続を行う。エラストマの抵抗値は、接続を行うのに加えて圧力により変動する。かかる場合、エラストマ自体は、本発明のチップ抵抗器としてみなせるし、圧力の変動により抵抗値の許容度が劣悪となる。上述の変形の各々は、本発明の要旨の範囲内であり、これらは、許容度の低いチップ抵抗器を用いて回路ポイントをモニタする際の共通の問題点を改善するものであり、夫々の解決手段は、本発明に基づくものである。
【００２８】
【発明の効果】
上述の如く本発明の信号検出装置及び方法によれば、ＢＧＡ素子又は近接間隔の導体をプロービングする際に、チップ抵抗器の変動による直流成分の変化を防げるので、入力信号としきい値との交差する時点の変動がなくなる。
【図面の簡単な説明】
【図１】本発明によるボール・グリッド・アレイ素子及び埋め込みチップ抵抗器を示す図である。
【図２】従来技術によるボール・グリッド・アレイ素子及び埋め込みチップ抵抗器を示す図である。
【図３】従来技術による受信増幅器構成を示す図である。
【図４】図１のチップ抵抗器（ＲTIP）の抵抗値変動によるオフセット・エラーを示す波形図である。
【図５】本発明による受信増幅器構成を示す図である。
【図６】図１の分離抵抗器の抵抗値変動にもかかわらずオフセット・エラーが実質的にない波形図である。
【図７】本発明を理解するのに有用な簡略化した回路モデルを示す図である。
【符号の説明】
１００、２００ボール・グリッド・アレイ素子（電子素子）
１１０、２１０接続ポイント（端子、導体）
１２０抵抗器アレイ
１３０信号路（トレース）
２２０チップ（分離）抵抗器
２２５導電プリント回路トレース
２３０経路
３００、５００受信増幅器（信号検出装置）
３１０、５１０伝送線
３２０、５２０増幅器
４００、４１０、４２０波形
４３０しきい値領域
６００、６１０、６２０波形
６３０基準値
７００回路モデル
７１０信号源

Claims

電子素子の端子における信号を検出する装置であって、
上記端子に結合され、上記信号を受ける入力端と、
許容度が１％より大きい範囲であり、一端が上記入力端に結合されて上記信号を受け、上記電子素子の上記端子の実質的な近傍に物理的に配置されたチップ抵抗器と、
一端が上記チップ抵抗器の他端に結合されて、上記信号を受ける伝送線と、
第１入力端が上記伝送線の他端に結合されて上記信号を受け、上記信号を増幅する増幅器とを具え、
該増幅器がバイアス回路により基準値にバイアスされ、
上記基準値が上記入力端における上記信号の揺れの中心の電位に実質的に同じであり、
上記バイアス回路は、
予測する上記信号の揺れの中心のレベルの基準レベル電圧源と、
一端が上記基準レベル電圧源に結合され、他端が上記伝送線の上記他端に結合された第２抵抗器とを有し、
該第２抵抗器の値が上記伝送線の特性インピーダンスに実質的に等しく、
上記基準レベル電圧源及び上記第２抵抗器の共通接続点が上記増幅器の第２入力端に結合されていることを特徴とする信号検出装置。
回路基板上に設けられたボール・グリッド・アレイ素子の端子に発生する信号を検出する装置であって、
上記回路基板上に形成され、上記ボール・グリッド・アレイ素子の上記端子に接続され、上記信号を受ける電気接続パッドと、
該電気接続パッドに結合され、上記信号を受ける入力端と、
上記回路基板内に配置され、上記電気接続パッドの実質的な近傍に物理的に配置され、一端が上記入力端に結合された分離抵抗器と、
一端が上記分離抵抗器の他端に結合された伝送線と、
該伝送線の他端に結合され、上記信号を増幅する増幅器とを具え、
上記入力端の上記信号の揺れの中心の電位に実施的に同じ基準レベルに上記増幅器がバイアス回路によりバイアスされ、
上記バイアス回路は、
予測する上記信号の揺れの中心のレベルの基準レベル電圧源と、
一端が上記基準レベル電圧源に結合され、他端が上記伝送線の上記他端に結合された第２抵抗器とを有し、
該第２抵抗器の値が上記伝送線の特性インピーダンスに実質的に等しく、
上記基準レベル電圧源及び上記第２抵抗器の共通接続点が上記増幅器の第２入力端に結合されていることを特徴とする信号検出装置。
回路基板上に形成された近接間隔の導体アレイの導体に発生した信号を検出する方法であって、
入力スタブを上記導体に結合して、上記信号を受け、
一端が上記導体に結合されたチップ抵抗器を上記回路基板内にて、上記導体の実質的な近傍にて物理的に配置し、
伝送線の一端を上記チップ抵抗器の他端に結合し、
上記伝送線の他端に増幅器を結合して、上記信号を増幅し、
上記導体の上記信号の揺れの中心の電位に実質的に等しい基準レベルに上記増幅器をバイアスし、
このバイアスを行うステップは、予測する上記信号の揺れの中心のレベルの基準レベル電圧源を設け、上記伝送線の特性インピーダンスに実質的に値が等しい第２抵抗器を設け、該第２抵抗器の一端を上記基準レベル電圧源に結合し、上記第２抵抗器の他端を上記伝送線の上記他端に結合し、上記基準レベル電圧源及び上記第２抵抗器の共通接続点を上記増幅器の第２入力端に結合することを特徴とする信号検出方法。