JP4462528B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、メモリ回路を備えたものに利用して有効な技術に関するものである。
【0002】
【従来の技術】
本願発明を成した後の公知例調査において、本願発明のような相補ビット線のプリチャージに関連するものとして、(1)ゲートブーストプリチャージ、(2) 特開2000−100171公報、(3) 特開平10−178161号公報の存在が報告された。(1) はビット線プリチャージ高速化のため、プリチャージMOSトランジスタのゲートをVPP(ワード線電圧)にブーストし、プリチャ−ジ動作の高速化を図るというものである。(2) はビット線プリチャージ高速化のため、プリチャージ回路のショートMOSトランジスタのみをシェアードMOSトランジスタ外部に配置してプリチャージ動作の高速化を図る。(3) はビット線プリチャージ高速化のため、プリチャージ回路のトランジスタの閾値電圧を低下させてプリチャージ動作の高速化を図るというものである。
【0003】
【特許文献1】
特開2000−100171公報
【特許文献2】
特開平10−178161号公報
【0004】
【発明が解決しようとする課題】
上記(1) の技術では、ショートMOSトランジスタの起動信号であるワード線電圧(VPP)ジェネレータの消費電力が増大する。例えばキャシュメモリ等に向けた高速の混載DRAMではマット活性化率が汎用DRAMの20倍にもなるので、本願発明者等による試算によれば、プリチャージMOSトランジスタのゲートをブーストする為のVPPの消費電流が〜2Aにもなる。上記(2) の技術(特許文献1)では、「ショートMOSトランジスタの制御信号をシェアードMOSトランジスタ制御信号以下の電圧にさげて低消費電力化を図ることが記載れているが、ショートMOSトランジスタに「薄膜トランジスタ」を用い、ビット線電圧レベルまで低下させるような配慮はない。また、ショートMOSトランジスタ自体のレイアウト形状、レイアウト方法に関しては何らの記載もない。上記(3) の技術(特許文献2)では、「プリチャージ用トランジスタの2次元形状等を異ならせて、闇値電圧を低下させるという記載はあるが、制御信号自体の電圧を低下させ低消費電力をおこなうという配慮はない。
【0005】
この発明の目的は、簡単な構成で動作の高速化と低消費電力化を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。動作タイミング信号に対応して増幅動作を行うCMOSラッチ回路を含むセンスアンプの入出力ノードにプリチャージ期間にオン状態となり、プリチャージ電圧を供給する一対からなる第1プリチャージMOSFETと、上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチMOSFETとを設け、上記相補ビット線対の間にそれを短絡させる第2プリチャージMOSFETを設け、上記相補ビット線対の一方と、それと交差するワード線との間にアドレス選択MOSFETと記憶用キャパシタとからなるダイナミック型メモリセルが設けられたメモリアレイを備え、上記選択MOSFETのゲート絶縁膜に比べて上記第2プリチャージMOSFETのゲート絶縁膜の膜厚は薄く形成する。
【0007】
【発明の実施の形態】
図1には、この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。同図においては、代表として1本のワード線WL0、二対の相補ビット線BLL0,BLL1及びBLR0,BLR1とこれらに関連したセンスアンプとプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。同図において、ゲート部に反転を意味する○を付加したのはPチャネルMOSFETの意味であり、かかる記号によってNチャネルMOSFETと区別される。
【0008】
ダイナミック型メモリセル(Memory Cell) は、アドレス選択用MOSFETQmと情報記憶用キャパシタCsから構成される。アドレス選択用MOSFETQmのゲートは、ワード線WL0に接続され、このMOSFETQmの一方のソース,ドレインがビット線BLL1に接続される。他方のソース,ドレインが情報記憶キャパシタCsのストレージノードと接続される。情報記憶用キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。上記ワード線WL0は、特に制限されないが、前記メインワード線とサブワード線からなる分割ワード線(又は階層ワード線)方式とされるときには、サブワード線に対応している。
【0009】
上記ビット線BLL0とBLL1は、同図に示すように平行に配置され、特に制限されないが、ビット線の容量バランス等をとるために必要なら適宜に交差させられる。かかる相補ビット線BLL0とBLL1は、シェアードスイッチMOSFETQ1とQ2によりセンスアンプの入出力ノードBL0−SA,BL1−SAと接続される。センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型MOSFETQ5,Q6及びPチャンネル型MOSFETQ7,Q8からなるCMOSラッチ回路により構成される。Nチャンネル型MOSFETQ5とQ6のソースは、コモンソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、コモンソース線CSPに接続される。これらのコモンソース線CSPとCSNは、他の同様なCMOSラッチ回路の上記同様なPチャンネル型MOSFETとNチャンネル型MOSFETのソースに共通に接続される。
【0010】
上記コモンソース線CSPには、Pチャンネル型MOSFETのパワースイッチMOSFETQ22が設けられて、そのゲートにセンスアンプの活性信号信号SAEPが供給され、上記タイミング信号SAEPのロウレベルに同期してオン状態にされ、電源電圧VDDを上記コモンソース線CSPに与える。Nチャンネル型MOSFETQ5とQ6に対応したコモンソース線CSNにも、Nチャンネル型のパワースイッチMOSFETQ21が設けられ、そのゲートに上記タイミング信号SAENが供給され、上記タイミング信号SAENのハイレベルに同期してオン状態にされて接地電位GNDを上記コモンソース線CSNに与える。
【0011】
上記センスアンプの入出力ノードBL0−SAとBL1−SAには、相補ビット線BLL0,BLL1、BLR0,BLR1にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ11とQ12からなるプリチャージ回路が設けられる。これらのMOSFETQ11とQ12のゲートは、共通にプリチャージ信号PCHが供給される。
【0012】
この実施例では、ビット線BLL0とBLL1との間にプリチャージ期間にオン状態となり、ビット線BLL0のBLL1のハイレベル/ロウレベルを短絡して実質的なプリチャージ電圧に設定するスイッチMOSFETQ9が設けられる。なお、図示しないが、上記センスアンプのコモンソース線CSPとCSNにも、これらコモンソース線CSPとCSNとを短絡させるスイッチMOSFET及び上記ハーフプリチャージ電圧VBLRを供給するスイッチMOSFETからなるプリチャージ回路が設けられる。上記ビット線BLL0のBLL1のハイレベル/ロウレベルを短絡して実質的なプリチャージ電圧に設定するスイッチMOSFETQ9のゲートには、プリチャージ信号SHT0が供給される。
【0013】
上記センスアンプの入出力ノードBL0−SAとBL1−SAは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライト回路とが設けられる。上記ダイレクトセンス回路は、NチャネルMOSFETQ13〜Q16により構成される。上記ライト回路は、NチャネルMOSFETQ17〜Q20により構成される。
【0014】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードBL0−SAとBL1―SAにゲートが接続された増幅MOSFETQ13、Q15と、上記増幅MOSFETQ13とQ15には、ゲートにカラム選択線YSに接続されたMOSFETQ14とQ16がそれぞれ直列に接続される。カラムスイッチとしてのMOSFETQ14のドレインは、相補の読み出し用信号線RI/Oの一方に接続され、MOSFETQ16は、読み出し用信号線RI/Oの他方に接続される。増幅MOSFETQ13とQ15のソースは、動作タイミング信号線RSに接続される。
【0015】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードBL0−SAとBL1−SAと相補の書き込み用信号線WI/Oには、MOSFETQ17、Q18と、MOSFETQ19とQ20がそれぞれ直列形態に接続される。カラムスイッチとしてのMOSFETQ17とQ19のゲートは、上記カラム選択線YSに接続される。MOSFETQ18とQ20のゲートには、動作タイミング信号線WSに接続される。
【0016】
この実施例のセンスアンプは、上記入出力ノードBL0−SAとBL1−SAに対して、左右に二対の相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、上記入出力ノードBL0−SAとBL1−SAに対してシェアードスイッチMOSFETQ1とQ2を介して左側のビット線BLL0とBLL1に接続され、シェアードスイッチMOSFETQ3とQ4を介して右側のビット線BLR0,BLR1に接続される。
【0017】
この実施例では、かかるシェアードスイッチMOSFETQ1とQ2及びQ3とQ4のゲートには、選択信号SHR0とSHR1が印加され、かかる選択信号SHR0とSHR1の選択レベルをワード線WL0等の選択レベルと同じく昇圧電圧VPPのようなハイレベルにする。このため、上記シェアードスイッチMOSFETQ1〜Q4は、ダイナミック型メモリセルのアドレス選択MOSFETQmと同じ高いしきい値電圧を持つようにされる。
【0018】
センスアンプの左側のメモリマットが選択されたときには、信号SHR0によりMOSFETQ1とQ2がオン状態を維持し、信号SHR1がロウレベルにされて右側のメモリマットのビット線BLR0,BLR1の切り離しが行われる。右側のメモリマットが選択されたときには、信号SHR1によりMOSFETQ3とQ4がオン状態を維持し、信号SHR0がロウレベルにされて左側のメモリマットのビット線BLL0,BLL1の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号SHR0とSHR1が共にハイレベルになっている。このプリチャージ期間では、信号PCH及びSHT0,SHT1もハイレベルにされ、両方のビット線BLL0,BLL1及びBLR0,BLR1のプリチャージが行われる。
【0019】
図2には、上記図1の実施例回路の動作の一例を説明するためのタイミング図が示されている。上記ロウ系の選択動作により非選択側のシェアード選択信号SHR0又はSHR1が昇圧電圧VPPのようなハイレベルから回路の接地電位のようなロウレベルに変化する。例えば、左側のビット線BLL0,BLL1が選択されるときには、シェアード選択信号SHR1がロウレベルとなり、ビット線BLR1,BLR1が切り離される。
【0020】
ワード線WL0が回路の接地電位VSSのようなロウレベルから昇圧電圧VPPのようなハイレベルに立ち上がる。このワード線の立ち上がりにより、ビット線BLL0とBLL1の一方には選択されたメモリセルの情報電荷に対応した微小電圧に変化させられる。タイミング信号SAEPのロウレベルへの変化よりPチャネルMOSFETQ22がオン状態となり、タイミング信号SAENのハイレベルへの変化により、NチャネルMOSFETQ21のオン状態となり、センスアンプが動作状態となって、ビット線BLL1,BLL0がハイレベル(VDD)とロウレベル(GND)に向けて増幅される。
【0021】
図示しない信号RSにより増幅MOSFETが動作状態となり、YS選択信号によりカラムスイッチMOSFETがオン状態となり、かかるダイレクトセンス回路を介して、上記センスアンプの入出力ノードBL0−SAとBL1−SAの信号が読み出し用信号線RI/Oに伝えられる。読み出し用信号線RI/Oの読み出し信号は、図示しないメインアンプMA、出力回路を通して出力される。
【0022】
図示しないが、書き込み動作においては、上記読み出し動作と同様にタイミング信号SAEN,SAEPにより、センスアンプの増幅動作が開始される。カラム選択信号YSのハイレベルと信号WSのハイレベルにより、書き込み用信号線WI/Oを介して伝えられた書き込み信号が上記入出力ノードBL0−SAとBL1−SAに伝えられる。上記メモリセルの記憶情報を反転させるような書き込み信号が伝えられたなら、上記入出力ノードBL0−SAとBL1−SAのレベルが逆転させられて、センスアンプはそれを増幅して電源電圧VDDとGNDのようなハイレベル/ロウレベルを形成し、ビット線BLL0又はBLL1を通して選択されたメモリセルに伝えるものである。
【0023】
図3には、この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。図3は、前記図1と同じ回路であり、次に説明する素子レイアウトを説明するため、各MOSFETには図1とは異なる回路記号▲1▼〜▲9▼、(10)(11)が付される。上記(10)(11)は、図面上では○付き数字で表している。ペアとなる各素子には▲2▼等のように同じ回路記号が付されている。例えば、図1のMOSFETQ9は▲1▼で示され、MOSFETQ1とQ2は▲2▼で示されている。図1のMOSFETQ10は、▲1▼’のように表している。
【0024】
図4と図5は、上記図3の各回路素子のレイアウト図が示されている。つまり、図4の上部に図5の下部が接合されて、図3の各素子が構成される。図4と図5には、MOSFETのソース,ドレインを構成する半導体層(L層)と、MOSFETのゲート電極を構成するFG層とが示されている。また、ソース,ドレインのL層及びゲート電極には、コンタクト部が□によって示されている。
【0025】
この実施例では、ビット線プリチャージ動作高速化を目的として、プリチャージ回路のショートMOSFETQ9、Q10を構成する▲1▼のMOSFETをセンスアンプ部シェアードスイッチMOSFETQ1、Q2及びQ3、Q4を構成する▲2▼及び▲2▼’の外部、つまりは相補ビット線BLL0,BLL1とBLR0,BLR1に直接接続される位置に設けられる。このようにセンスアンプ部の外部に配置された短絡MOSFETQ9、Q10を構成するMOSFET▲1▼及び▲1▼’は、後述するような2種ゲート酸化膜プロセスで形成されたMOSFETのうち、薄膜MOSFETが使用される。同時に完成形状においてFG層で形成されるゲート電極を直線ゲート型にすることで、位相シフトマスクによるレイアウトを可能とする。
【0026】
図6と図7は、図4と図5の上部のBL層が示されている。このBL層は、メモリアレイ部ではビット線BLL0,BLL1を構成する。つまり、上記ゲート電極を挟んで上記▲1▼のMOSFETを構成する一対のソース,ドレイン半導体層の一方に対して上側のビット線が接続され、他方に対して下側のビット線が接続される。これらの相補ビット線は、そのまま延びて▲2▼のMOSFETを構成する一方のソース,ドレイン半導体層に接続される。そして、上記ビット線と同じ工程で形成される配線層により、センスアンプ部の上記入出力ノードBL0−SA,BL1−SAが形成される。
【0027】
図8と図9は、図6と図7の上部のM1層が示されている。このM1層は、第1層目の金属配線層であり、例えばアルミニュウム等により形成される。このM1層は、上記BL層とは直交する方向、つまりはワード線や前記短絡MOSFETのゲート電極と平行に延長されるよう形成される。同図には、上記FG層及びM1層に対し、それぞれに伝えられる信号名が付されている。例えば、▲1▼と▲1▼’のMOSFETのゲート電極を構成するFG層には、信号SHT0とSHT1が供給される。▲2▼と▲2▼’のMOSFETのゲート電極を構成するFG層には、信号SHR0とSHR1、▲3▼のMOSFETのゲート電極を構成するFG層には、信号PCHが伝えられる。M1層で構成される図8に示された各配線層には、前記図3に示されたVBLR、CSP、GND、SAEP,SAEN、VDD、CSNのような信号あるいは電圧が伝えられ、M1層で構成される図9に示された各配線層には、前記図3に示されたRS、RI/O、YS、WS,WI/Oのような信号が伝えられる。
【0028】
図10には、センスアンプ部の一実施例の素子構成図が示されている。同図は、前記4に示した素子パターンとそれに対応した断面構造が示されている。前記▲1▼に対応したMOSFETは、相補ビット線のショートMOSトランジスタであり、ゲート絶縁膜が薄膜ゲート酸化膜により構成される。これに対して、▲2▼に対応したシェアードMOSトランジスタは、図示しないメモリセルのアドレス選択MOSFETQmと同じくゲート絶縁膜が厚膜ゲート酸化膜により構成される。このようにセンスアンプ部では、上記シェアードMOSトランジスタのみが厚膜ゲート酸化膜が用いられ、他のMOSトランジスタは薄膜ゲート酸化膜が用いられる。
【0029】
この実施例のように、ショートMOSトランジスタのゲート電極を直線ゲート型にすることで、位相シフトマスクによるレイアウトを可能とする。この技術を使用することで、センスアンプを構成するラッチ形態のMOSFETのように直線ゲートでないものに比べてゲート寸法Lgを最小寸法に加工することができる。この実施例のように、ショートMOSトランジスタを薄膜ゲート酸化膜とすることにより、起動信号(ゲート電圧)をワード線WL0等の選択レベルまでブーストする必要が無くなるため、プリチャージ回路起動信号用の昇圧電圧を形成するときに生じる消費電力を減らすことが可能となる。また、ショートMOSトランジスタをシェアードMOSトランジスタ外部に配置していることにより、高速でビット線BLのプリチャ一ジを行うことが可能となる。
【0030】
前記のように左ビット線ペア(または右ビット線ペア)に対しセンスアンプが動作する場合には、無関係な右ビット線ペア(または左ビット線ペア)をシェアードMOSトランジスタ起動信号SHR1(SHR0)を立ち下げて回路的に切り離すことにより、対象のビット線ペアのみに対してセンスアンプ回路部が有効となる。つまり左右シェアードMOSトランジスタ内にあるセンスアンプ回路部は、左右のビット線ペアどちらに対しても共通に使うことが可能であり省面積の面で有効である。
【0031】
前記図2において、ワード線WL0が立ち上がることにより1/2のVDD(ビット線電圧の1/2)にプリチャージされたビット線BLL0,BLL1に微小な信号量が読み出される。センスアンプ起動信号SAENがハイレベルに、SAEPがロウレベルに変化して、センスアンプが増幅動作を開始してビット線間の微小信号量差を "H" =VDDと "L" =GNDレベルに増幅する。メモリセル内への再書き込みが終了したのち、ワード線は立ち下がりメモリセルはビット線より切り離される。
【0032】
次サイクル読み出し/書き込み動作にそなえて、 "H" =VDD(ビット線電圧)、 "L" =GNDレベルに増幅されたビット線BLL0とBLL1のペアはプリチャージ電圧1/2のVDDにプリチャージを行わなくてはならない。この実施例では、ショートMOSトランジスタをシェアードMOSトランジスタ外部に配置しているため、シェアードMOSトランジスタの分だけ負荷が少なく、高速でビット線のプリチャ―ジを行うことができる。混載DRAMのように高速サイクルで動作するようなDRAMでは、読み出し/書き込みのサイクルが非常に短くすることが必要であるため、プリチャージ信号のオン/オフ動作が高速で行われる。
【0033】
この実施例では、ショートMOSトランジスタを2種ゲートプロセスのうちの薄膜MOSトランジスタを使用し、プリチャージ信号SHT0,SHT1及びPCHをワード線の選択レベルVPPよりも低下させて消費電力を抑える。図12の特性図に示すように、厚膜トランジスタを用いゲート電圧に昇圧レベルであるワード線電圧を使用していた場合は、プリチヤージ動作時にショートMOSトランジスタは飽和領域となっていた。これによりゲート電圧のレベルが変動した場合にも一定以上のソース,ドレイン電流Idsをとることができた。しかし、現在では薄膜MOSトランジスタの特性向上とプロセスの制御が容易になっているため、図11の特性図に示すように薄膜MOSトランジスタを非飽和領域で使用しても実使用上の問題はなく、動作時のソース,ドレイン電流Idsも前記図12のように昇圧電圧を用いて飽和領域で動作させた場合と同等の電流値となるように制御できる。
【0034】
そして、更なる高速化のために、ショートMOSトランジスタのIdsを増加させることもできる。シェアードMOSトランジスタ外部に配置したショートMOSトランジスタは図4等に示すようなレイアウトが可能となる。ショートMOSトランジスタのゲートを図4等に示すように直線ゲートとする。かかる直線ゲートは位相シフトマスクを用いることで、センスアンプ部、サブワード部を含む直接周辺回路内でもっとも細いLg(チャネル長)でレイアウトすることができる。このような微細化されたMOSトランジスタを用いることにより、上記Idsを増加させることができ、プリチャージ動作の高速化を実現できる。
【0035】
後述するような混載DRAMの場合、DRAMマクロ部周辺回路のトランジスタよりLOGIC部では高性能なトランジスタを使用しており、DRAM部のトランジスタよりもLg小である。この高性能トランジスタをショートMOSトランジスタに使用することが可能となり、プリチヤージ動作時のIdsが増加されブリチャージが高速化される。
【0036】
更にショートMOSトランジスタのゲート電圧をビット線電圧以上にしてIdsを増加させることも可能である。たたじ、ワード線の選択レベルVPPよりも低い電圧を使用する。これはMOSFETのゲート耐圧破壊を防止する上で必要なことである。このように2種ゲート酸化膜厚プロセスの内の薄膜トランジスタを使用し、Lg小の薄膜トランジスタの耐圧が許す範囲で外部印加電圧を変圧し、ビット線電圧以上ワード線電圧未満の電圧を使用することにより、ビット線のプリチャージ動作の高速化を行うことができる。
【0037】
上記のように、シェアードMOSトランジスタ内に配置されるプリチャ―ジ回路部のショートMOSトランジスタをシェアードMOSトランジスタ外部に配置し、プリチャージ動作時にはシェアードMOSトランジスタのオン抵抗を見えなくしてプリチヤージ動作の高速化を図ることができる。ショートMOSトランジスタは起動信号となるゲート電圧をワード線電圧VPPレベルからビット線電圧レベルVDDレベルヘ低下させることにより消費電力の低減が可能となる。さらにショートMOSトランジスタの起動時の電流Idsを多くとりたいためショートMOSトランジスタには2種ゲート酸化膜プロセスのうち、薄膜MOSトランジスタを使用し、形状も位相シフトマスクを使用してレイアウトすることでセンスアンプよりも更に細いLgとすることによりプリチャージ動作が高速化されるものである。
【0038】
図13には、この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の他の一実施例の要部回路図が示されている。この実施例のビット線は、階層化ビット線とされる。つまり、センスアンプ部SAを中心にして、ビット線の延長方向に四対の相補ビット線が設けられる。センスアンプ回路SAの両端には、前記のように二対の第1と第2の相補ビット線が配置される。この第1と第2の相補ビット線のセンスアンプ回路SA側から見た遠端側の両方に、更に第3と第4の相補ビット線が上記第1と第2の相補ビット線と同じ方向に延長される。このようにセンスアンプ回路SAから離れた位置に設けられた第3と第4の相補ビット線は、同図に点線で示した上層の金属配線(M2配線)によりセンスアンプ回路の前記入出力ノードと接続される。
【0039】
つまり、センスアンプ回路SAの前記入出力ノードは、上記のように点線で示した上層の配線層により、前記第と第2の相補ビット線の上部をそれに沿って延長され、かかる第1と第2の相補ビット線の遠端部に隣接してシェアード選択MOSFETが設けられ、かかるMOSFETを介して第3と第4の相補ビット線がそれぞれ設けられる。
【0040】
センスアンプ回路SAは、上記同じ方向に延長される二対の相補ビット線で構成されるメモリセルアレイの両側に交互に配置され、1つのセンスアンプ回路SAに対して、2列分の相補ビット線が配置されて、メモリセルアレイにメモリセルが高密度に配置される。つまり、メモリセルアレイを中心にしてみると、その両側にセンスアンプ回路SAが交互に設けられ、センスアンプSAに接続される合計四対の相補ビット線のうちの半分の二対がかかるメモリセルアレイに設けられる。上記メモリセルアレイのビット線方向の中間部には、前記センスアンプ回路SAからみて遠い位置に配置される前記第3と第4の相補ビット線に対応したシェアード選択MOSFET及びプリチャージ動作を行う短絡MOSFETが設けられる。
【0041】
上記メモリセルアレイは、ビット線の延長方向に複数個設けられ、両端に設けられたメモリセルアレイを除いて、上記センスアンプ回路は、それを挟む両側に配置されるメモリセルアレイの二対ずつ合計四対の相補ビット線の読み出し信号の増幅に用いられる。図13において、メモリマットMAT0は左端のメモリセルアレイであり、その左側に設けられたセンスアンプSAは、メモリマットMAT0に対応した二対の階層化されたビット線のみが設けられる。
【0042】
このようなビット線の階層化は、後述する混載DRAMのような高速、大容量アレイに採用される。このような混載DRAM製品ではビット線の負荷を低減するため、汎用DRAMよりも1つのビット線に接続されるビット数、つまりはメモリセルの数(ビット線長)が少なくなっている。これにより、ビット線の寄生容量が小さくなり、メモリセルからの読み出し電荷に対応した読み出し信号電位差が大きくなることと、センスアンプの負荷が軽くなることとにより、高速な読み出し動作が可能になる。
【0043】
センスアンプ回路SAの遠端のサブマットをプリチャージするときに遅延を最小にするために、センスアンプ遠端サブマット上のビット線はセンスアンプ回路SAと点線で示したようなメタル配線M2で接続されるため、センスアンプ近端部のサブマットに比較してメタル配線分M2の容量(及び抵抗)が増えることになる。これはビット線の読み出し信号の増幅時間とプリチャージ時間の増加を引き起こす。これを防ぐ為にビット線スイッチ部にショートMOSトランジスタを配置する。プリチャージ時にはシェアードMOSトランジスタのオン抵抗の影響を受けない回路構成にできプリチャージが高速化に維持することがきる。
【0044】
図14には、上記図13に示したダイナミック型RAMの動作の一例を説明するためのタイミング図が示されている。同図には、メモリマットMAT0、MAT1及びMAT2を順次にアクティブにする場合の例が示されている。マットセレクトアドレスRAD<7>〜<10>の4ビットにより、合計で16個のメモリマットが選択可能にされる。このうち、前記図13に示された3個のメモリマットは、RAD<9>、<10>はロウレベルで、RAD<7>、<8>が共にロウレベルのときにメモリマットMAT0が、RAD<7>がハイレベルで、RAD<8>、<9>、<10>がロウレベルのときにメモリマットMAT1が、RAD<7>と<8>がハイレベルで、RAD<9>、<10>が共にロウレベルのときにハイレベルのときにメモリマットMAT2がアクティブ(選択状態)とされる。
【0045】
上記メモリマットMAT0がアクティブにされるときには、その両側のセンスアンプSAが活性化される。このセンスアンプSAの活性化のために、SAイネーブル信号は、上記メモリマットMAT0の両側に配置されるセンスアンプを活性化させる信号SAET<0>、SAEB<0>及びSAET<1>、SAEB<1>が発生させられる。ここで、SAETは、NチャネルMOSFETをオン状態にさせる前記SAENに対応しており、SAEBはPチャネルMOSFETをオン状態にさせる前記SAEPに対応している。
【0046】
SAシェアードスイッチ選択信号は、上記メモリマットMAT0の相補ビット線が上記センスアンプSAの入出力ノードと接続されるよう信号SHRLB0、SHRRB0がハイレベルのままとなり、他のSAシェアードスイッチ選択信号はロウレベルの非選択レベルとなり、それに対応した相補ビット線がセンスアンプSAから切り離される。
【0047】
このような相補ビット線とセンスアンプSAとの接続関係に対応し、上記メモリマットMAT0の両側のセンスアンプ部に設けられたプリチャージMOSFETの信号BLEQCT0,BLEQCT1と、上記メモリマットMAT0に配置された相補ビット線を短絡させるプリチャージMOSFETの信号BLEQLT0,BLEQRT0がロウレベルにされる。非選択のメモリマットMAT1,MAT2に配置された相補ビット線を短絡させるプリチャージMOSFETの信号BLEQLT1,BLEQRT1、BLEQLT2,BLEQRT2はハイレベルのままとされる。ここで、信号BLEQCTは、前記信号PCHに対応し、信号BLEQは前記信号SHに対応している。
【0048】
図示しない、ロウ系選択タイミングの終了信号により、ワード線が非選択レベルにされて、相補ビット線からメモリセルが切り離され、SAイネーブル信号がリセットされてセンスアンプが非動作状態となり、SAシェアード信号がハイレベルに復帰し、BLプリチャージ(イコライズ)信号が発生されて、上記センスアンプSAの増幅動作によってハイレベル/ロウレベルにされた相補ビット線が、上記短絡MOSFETのオン状態により高速にハーフプリチャージ電圧に設定される。センスアンプ部に設けられたプリチャージMOSFETは、主としてリーク電流によって上記短絡動作によって形成されたプリチャージ電圧が減少させられるのを補う動作を行う。
【0049】
以下、メモリマットMAT1、MAT2がアクティブになると、それに対応して相補ビット線とセンスアンプSAとの接続関係が上記SAシェアード信号及びBLプリチャージ信号が決められ、上記アクティブになるメモリマットに対応したセンスアンプがSAイネーブル信号により活性化される。
【0050】
図15には、この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の更に他の一実施例の要部回路図が示されている。この実施例では、シェアードMOSトランジスタ外部にもPMOSセンスアンプを配置するものである。この構成により、センスアンプ増幅時にもシェアードMOSトランジスタオン抵抗の影響をうけなくなる。このようにメモリセルアレイ部の相補ビット線にショートMOSトランジスタ及びPMOSセンスアンプを直接接続することにより、メモリセル周辺の高速動作を律速するプリチャージ時間と、増幅 "H" 信号の増幅時間の両方から、シェアードMOSトランジスタのオン抵抗の影響をなくすることができるので、いっそうの高速化を図ることができる。
【0051】
図16には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例のLSIは、いわゆる混載DRAMであり、DRAMマクロ(macro) とそれを制御する周辺回路から構成される。上記DRAMマクロは、DRAMコア(core)と、そのタイミング制御を行うタイミングコントロール(Timing Control Circuit) 回路、ライトレジスタ(Write Register)、リードレジスタ(Read Register) 、及びマルチプレクサMUXから構成される。
【0052】
この実施例のLSIは、特に制限されないが、キャシュメモリとして用いられる。LSIの外部インターフェイスは、プロセッサに対応したインターフェイスブロック(I/F Block)、メモリに対応したインターフェイスブロック(I/F Block)とを有する。かかる2つのインターフェイスブロックに対応して、ライトバッファ(Write Buffer)及びリードバッファ(Read Buffer)及びマルチプレクサMUXが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型RAMから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
【0053】
図17には、図16のDRAMマクロの一実施例のブロック図が示されている。この実施例では、DRAMメモリアレイからメインアンプ(Main Amp) を通して288ビットの単位で読み出し、それを72ビットの単位でレジスタに記憶させ、マルチプレクサMUXにより1つのレジスタを選択し、リードバッファに出力させる。ライトデータは、72ビットの単位で入力され、それに対応してレジスタに保持される。ライトアンプは、288ビットの単位で読み出しデータが保持され、上記レジスタに保持された72ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、288ビット単位で一斉に書き込まれるが、上記レジスタにより72ビットの単位でのデータの書き換えが可能にされる。
【0054】
階層ワード線方式のメモリセルアレイのワード線の選択のために、ワード線選択回路は、メインワード線選択回路(Main Word Drv)、サブワード線選択回路(Sub Word Drv) 回路が設けられる。メモリセルアレイに対して前記のようなセンスアンプ(Sense Amp)とカラム選択回路(Y-Switch) が設けられる。これらの選択回路の動作のために、アドレス信号(RAS Address、CAS Address)や動作タイミング信号を供給する各回路(RAS Gen、CAS Gen ) 等が設けられる。
【0055】
以上説明したように、プリチャージ回路(ショートMOSトランジスタ)をシェアードMOSトランジスタ外部に配置し、プリチャージ時間の高速化を図ることができ、上記ショ一トMOSトランジスタ回路を2種ゲート酸化膜の薄膜トランジスタにしてレイアウト上では直線ゲートの回路とすることにより、位相シフトマスク使用可能なため、他のゲート(センスアンプ)よりも細いゲート加工寸法を実現することができる。
【0056】
そして、上記ショートMOSトランジスタ回路の起動信号(ゲート電圧)はビット線電圧レベルまたはビット線電圧レベル以上ワード線電圧レベル未満で耐圧の許す範囲とすることが可能になり、プリチャージ動作時にIds大となってゲートブーストの必要なしにプリチャージ速度を向上させることができ、かつ昇圧回路起因の消費電力を低減できる。特に、図16に示したような半導体集積回路装置に混載されるDRAMでは、マット活性化率が汎用DRAMの20倍にもなるので、上記プリチャージ動作時にゲートブーストの必要なしにプリチャージ速度を向上させることは極めて有益なものとなる。
【0057】
図18には、上記図17のDRAMマクロセル(メモリバンク)の一実施例のブロック図が示されている。各メモリバンクは、X,Yアドレスバッファ又はアドレスラッチを備える。これにより、1つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、DRAMではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【0058】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。セルアレイは、ワード線方向及びビット線方向のそれぞれに複数個が設けられる。特に制限されないが、セルアレイは、セルアレイの左右(ワード線延長方向)に設けられた128本のサブワードドライバ(DV)により全体で256本のサブワード線の選択が行われる。上記256本のサブワード線と256対のビット線の交差部にダイナミック型メモリセルが配置され、上下(ビット線延長方向)に設けられた128個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードDVも隣接するメモリアレイのサブワード線の選択に共用される。
【0059】
特に制限されないが、上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような256本の冗長ワード線、256対の冗長ビット線を備えることとなる。このようなX,Y冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【0060】
Xアドレスバッファに取り込まれたXアドレスは、一方でXプリデコーダ回路によりデコードされ、それと並行して上記XアドレスがX系FUSE(ヒューズ)に記憶された不良アドレスとアドレス比較回路で比較される。Xプリデコーダの出力信号は、正規用マットのXデコーダと冗長マット用のXデコーダに供給される。Yアドレスバッファに取り込まれたYアドレスは、Y系FUSE(ヒューズ)に記憶させられた不良アドレスとアドレス比較回路で比較され、前記X系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したXデコーダ回路及びYデコーダ回路の動作が行われる。
【0061】
図19には、図18のセルアレイの一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバMWDは、それに対応した1つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプSA、サブワードドライバSWDに囲まれて形成される。1つのセルアレイ(サブアレイ)は、特に制限されないが、サブワード線が256本とされ、それと直交する相補ビット線対は、256本対とされる。
【0062】
1つのメインワード線に対して8本のワード線(サブワード線)が8本割り当てられる。上記のようにセルアレイには、256本のワード線が設けられるから、256÷8=32本のようなメインワード線MWLが設けられる。メインワードドライバには、AX30〜AX37からなる8ビットのプリデコード信号と、AX60〜AX63からなる4ビットのプリデコード信号が供給され、その組み合わせにより上記32本のメインワード線の中の1本がメインワードドライバMWDによって選択される。上記1つのメインワード線に対して8本ずつ割り当てられたワード線の中の1本を選択するワード線選択信号FX0〜FX7が設けられる。上記ワード線選択信号FX0〜FX7を形成するために3ビットのXアドレス信号又はそのデコード信号が用いられる。
【0063】
サブワードドライバSWDは、上記メインワード線の選択信号と、ワード線選択信号とを受けて1本のワード線(サブワード線)を選択する。上記のようにセルアレイには256本のワード線が設けられ、それに対応した256個のサブワードドライバは、128個ずつ両側に分散して配置される。上記ワード線選択信号もFX0〜3と、FX4〜7のように2つに分けられて入力される。1つのメインワード線に対応して設けられる8個のサブワードドライバは、0〜3の4個が一方に配置されて、上記選択信号FX0〜3が供給され、残りの4〜7の4個は他方に配置されて、上記選択信号FX4〜7が供給される。
【0064】
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線(FG層)が中央部で切断されていることを強調するために、簡略化して示したものにすぎない。
【0065】
図20には、図18のセルアレイの一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、256対からなるが、その半分の128対に対応してセンスアンプSAがセルアレイの両側に分散して配置される。また、64I/Oがビット線方向に延長される。太い線で示された1つのI/Oは、4対の信号線からなり、4対のビット線の信号を伝達する。カラム選択信号YS0〜15は、4つのI/O線を選択する。つまり、一方のセンスアンプSAから2つのI/O線を選択し、他方のセンスアンプSAから2つのI/O線を選択する。1つのI/O線が4対の信号線からなるので、全体で16ビットの信号の入出力が可能となる。信号CAY(0)〜(15)は、上記カラム選択信号YS0〜15を形成するデコード信号である。
【0066】
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線BLもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ(又はBLスイッチ)を設けることにより、電気的にも分断できるようにされている。
【0067】
図21には、図19のセルアレイの一実施例の回路図が示されている。メインワード線MWL0と1には、前記のように8個ずつの合計16個のサブワードドライバが設けられるが、同図にはFX0,1及びFX4,5にそれぞれ対応した4個ずつ合計8個のサブワードドライバが例示的に示されている。このうち、メインワード線MWL0と1及びFX0に対応した2つのサブワードドライバを例にして説明すると、MOSFETQ30〜Q34から構成される。同図において、ゲート部に反転を意味する○を付加したのはPチャネルMOSFETの意味であり、かかる記号によってNチャネルMOSFETと区別される。
【0068】
PチャネルMOSFETQ30とNチャネルMOSFETQ31は、CMOSインバータ回路を構成し、MOSFETQ30とQ31のゲートは、メインワード線MWL0に接続される。同様に、PチャネルMOSFETQ32とNチャネルMOSFETQ33は、CMOSインバータ回路を構成し、MOSFETQ32とQ33のゲートには、メインワード線MWL1に接続される。上記2つのサブワードドライバのPチャネルMOSFETQ30とQ32のドレイン、つまりはCMOSインバータ回路の動作電圧端子には、ワード線選択信号FXT0が共通に供給される。
【0069】
上記2つのサブワードドライバの出力端子の間には、NチャネルMOSFETQ34が設けられ、そのゲートにはワード線選択信号FXB0が供給される。以下、同様にメインワード線MWL0と1を共通にして、ワード線選択信号FXT1、FX4,FX5のそれぞれに対して、上記同様なサブワードドライバが3組(合計6個)設けられる。ワード線選択信号FX2,3及びFX6,7に対応した残り8個のサブワードドライバは省略されている。
【0070】
MOSFETQ30とQ31で構成されたサブワードドライバの出力端子は、FG層からなる第1サブワード線SWL1の一端に接続される。この上記第1サブワード線SWL1の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには256対のビット線BLが設けられるものであるが、上記第1サブワード線SWL1は、そのうちの半分の128対のビット線と交差するように配置される。したがって、上記第1サブワード線SWL1には128個のメモリセルが接続されることになる。
【0071】
上記サブワードドライバの出力端子は、上記第1サブワード線SWL1に並行に延長されM1配線の一端に接続される。このM1配線の他端は、上記第1サブワード線SWL1の延長方向に延長される第2サブワード線SWL2の一端に接続される。この第2サブワード線SWL2は、前記第1サブワード線SWL1と同様にFG層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の128対のビット線と交差するように配置される。したがって、上記第2サブワード線SWL2にも128個のメモリセルが接続されることになる。
【0072】
上記第1サブワード線SWL1と第2サブワード線SWL2とは、M1配線を介して相互に接続されているので、1つのサブワードドライバにより、256個のメモリセルを選択状態にすることができる。しかしながら、M1配線はFG層からなるサブワード線SWL1に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線SWL1の遠端部のメモリセルと、サブワード線SWL2の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
【0073】
言い換えるならばFG層からなるサブワード線に256個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように128個のメモリセルが接続された2つのサブワード線SWL1とSWL2に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
【0074】
サブワード線に接続されるメモリセルの数を128のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が2倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、FG層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線SWL2に対しては、サブワードドライバに近く配置されるサブワード線SWL1と並行に配置される低抵抗のM1配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【0075】
サブワード線SWL1とSWL2の選択動作は、次の通りである。メインワード線MWL0がロウレベルの選択状態にされ、ワード線選択信号FXT0がハイレベルの選択状態のときには、PチャネルMOSFETQ30がオン状態となり、上記ワード線選択信号FXT0のハイレベルをサブワード線SWL1、SWL2に伝える。非選択のメインワード線MWL1に対応したサブワードドライバでは、NチャネルMOSFETQ33がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、FXB0のロウレベルによりMOSFETQ34はオフ状態になっている。上記ワード線選択信号FXT0がハイレベルの選択状態であり、メインワード線MWL0が非選択のハイレベルで、メインワード線MWL1が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
【0076】
メインワード線MWL0がロウレベルの選択状態にされ、ワード線選択信号FXT0がロウレベルの非選択状態のときには、PチャネルMOSFETQ30がオン状態となるが、上記ワード線選択信号FXT0にはPチャネルMOSFETQ30のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、FXB0のハイレベルによりMOSFETQ34がオン状態となっており、上記非選択のメインワード線MWL1に対応したサブワードドライバのNチャネルMOSFETQ33のオン状態で形成されたロウレベルが、上記サブワード線SWL1とSWL2に伝えられる。このときには、ワード線選択信号FX1(FXT1,FXB1)ないしFX7(FXT7,FXB7)のいずれかで他のサブワード線が選択状態にされる。
【0077】
図22には、図20のセルアレイの一実施例の回路図が示されている。同図においては、代表として2つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが2つのメモリマットMAT0,MAT1に分割される。メモリマットMAT0に例示的に示されているように、ダイナミック型メモリセル(Memory Cell) は、アドレス選択用MOSFETQmと記憶用キャパシタCsから構成される。アドレス選択用MOSFETQmのゲートは、前記のようなサブワード線SWL0に接続され、このMOSFETQmの一方のソース,ドレインがビット線対のうちのビット線BLB0に接続される。他方のソース,ドレインが情報記憶キャパシタCsのストレージノードと接続される。情報記憶用キャパシタCsの他方の電極は共通化されてプレート電圧が与えられる。
【0078】
上記のようにメモリセルアレイが2つのメモリマットMAT0とMAT1に分割され、それぞれにビット線BLB0とBLT0とBLB1,BLT1が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットMAT0の相補ビット線BLB0とBLT0は、シェアードスイッチ(又はBLスイッチ)MOSFETQ1とQ2によりセンスアンプの入出力ノードBLB−SA,BLT−SAと接続される。センスアンプに遠く配置されたメモリマットMAT1の相補ビット線BLB1とBLT1に設けられたシェアードスイッチ(又はBLスイッチ)MOSFETQ3とQ4は、上記相補ビット線BLB0とBLT0と並行に延長されるM2配線を介してセンスアンプの入出力ノードBLB−SA,BLT−SAと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記BLスイッチ部により2つのメモリマットMAT0とMAT1に分割される。
【0079】
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型MOSFETQ5,Q6及びPチャンネル型MOSFETQ7,Q8からなるCMOSラッチ回路により構成される。Nチャンネル型MOSFETQ5とQ6のソースは、センスアンプ活性化MOSFETQ1が設けられて接地電位が与えられる。Pチャンネル型MOSFETQ7とQ8のソースは、センスアンプ活性化MOSFETQ2が設けられて動作電圧が与えられる。
【0080】
上記センスアンプ活性化MOSFETQ2のゲートにはセンスアンプ活性化信号SAEPが供給されて、上記信号SAEPのロウレベルに同期してオン状態にされ、動作電圧を上記PチャネルMOSFETQ7,Q8のソースに与える。上記センスアンプ活性化MOSFETQ1のゲートにはセンスアンプ活性化信号SAENが供給され、上記信号SAENのハイレベルに同期してオン状態にされ、回路の接地電位をNチャネルMOSFETQ5,Q6のソースに与える。
【0081】
上記Nチャンネル型MOSFETQ5とQ6のソースを、他のセンスアンプの同様なMOSFETのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化MOSFETQ1を設けて接地電位を供給し、Pチャンネル型MOSFETQ7とQ8のソースを、他のセンスアンプの同様なMOSFETのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化MOSFETQ2を設けられて動作電圧が与えるようにしてもよい。
【0082】
上記センスアンプの入出力ノードBLB−SAとBLT―SAは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、NチャネルMOSFETQ13〜Q16により構成される。上記ライトアンプ回路は、NチャネルMOSFETQ17〜Q20により構成される。
【0083】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードBLB−SAとBLT―SAにゲートが接続された増幅MOSFETQ14、Q16と、ゲートにカラム選択線YST0<0>に接続されたMOSFETQ13とQ14がそれぞれ直列に接続される。増幅MOSFETQ14のドレインは、相補の読み出し用信号線RIOB1に接続され、増幅MOSFETQ16のドレインは、読み出し用信号線RIOT1に接続される。MOSFETQ13とQ15のソースには回路の接地電位が供給される。
【0084】
上記ライトアンプ回路は、上記センスアンプの入出力ノードBLB−SAとBLT―SAと相補の書き込み用信号線WIOB1とWIOT1との間に設けられた、MOSFETQ17、Q18及びMOSFETQ19とQ20の直列回路により構成される。カラムスイッチとしてのMOSFETQ18とQ20のゲートは、上記カラム選択線YST0に接続される。MOSFETQ17とQ19のゲートには、動作タイミング信号線WST0<0>に接続される。
【0085】
この実施例のセンスアンプは、上記入出力ノードBLB−SAとBLT−SAに対して、左右のメモリセルアレイのそれぞれ二対ずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードBLB−SAとBLT−SAに対してシェアードスイッチMOSFETQ1とQ2を介して近い方のビット線BLB0とBLT0に接続され、上記M2配線及びシェアードスイッチMOSFETQ3とQ4を介して遠い方のビット線BLB1,BLT1に接続される。
【0086】
この実施例では、かかるシェアードスイッチMOSFETQ1とQ2及びQ3とQ4のゲートには、選択信号SHRLB0とSHRLB1が印加され、かかる選択信号SHRLB0とSHRLB1の選択レベルをサブワード線SWL等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線BLB0,BLT0及びBLB1,BLT1に隣接するビット線は、メモリマットMAT1に隣接する図示しないセンスアンプと接続される。
【0087】
上記一方の相補ビット線BLB0,BLT0には、ハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ12とQ13と、BLB0,BLT0を短絡するMOSFETQ11からなるプリチャージ回路が設けられる。これらのMOSFETQ11〜Q13のゲートは、共通にプリチャージ信号BLEQLTが供給される。上記他方の相補ビット線BLB1,BLT1にも、ハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ22とQ23と、BLB1,BLT1を短絡するMOSFETQ21からなるプリチャージ回路が設けられる。これらのMOSFETQ21〜Q23のゲートは、共通にプリチャージ信号BLEQLTが供給される。
【0088】
この実施例においては、前記図14のタイミング図に示したようにメモリセルアレイのMAT0が選択されたときには、信号SHRLB0によりMOSFETQ1とQ2がオン状態を維持し、信号SHRLB1がロウレベルにされてメモリマットMAT1のビット線BLB1,BLT1の切り離しが行われ、図示しない他方のメモリセルアレイのビット線も同様に切り離されてもよいが、後述する図24及び図25を用いて説明するように低消費電力化のために、メモリセルアレイのMAT0が選択されたときには、信号SHRLB0を回路の接地電位のようなロウレベルから上記昇圧電圧に対応した選択レベルに立ち上げてMOSFETQ1とQ2がオン状態にする構成としてもよい。
【0089】
同様に、前記前記図14のタイミング図に示したように上記メモリマットMAT1が選択されたときには、信号SHRLB1によりMOSFETQ3とQ4がオン状態を維持し、信号SHRLB0がロウレベルにされてメモリマットMAT0のビット線BLB0,BLT1の切り離してもよいが、後述するようにメモリセルアレイのMAT1が選択されたときには、信号SHRLB1を回路の接地電位のようなロウレベルから上記昇圧電圧に対応した選択レベルに立ち上げてMOSFETQ3とQ4がオン状態にする構成としてもよい。
【0090】
図14のようなシェードスイッチの選択方式では、メモリアクセスが終了したプリチャージ期間では、上記信号SHRLB0、SHRLB1及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。後述するようなシェードスイッチの選択方式では、上記信号SHRLB0、SHRLB1及び他方のメモリセルアレイに対応した信号も共にロウレベルになっており、それぞれのビット線は、それぞれに設けられたプリチャージ回路において前記信号BLEQLTによりプリチャージが行われる。
【0091】
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線BLB0,BLT0又はBLB1,BLT1のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を128個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタCsとの容量比を小さくできる。言い換えるならば、記憶キャパシタCsの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
【0092】
ビット線に接続されるメモリセルの数を128のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が2倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、BL層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のM2配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【0093】
図23には、この発明に係るメモリセルアレイの一実施例のレイアウト図が示されている。メモリセルアレイは、ビット線方向の両側にセンスアンプSAが設けられ、ワード線方向の両側にはサブワードドライバSWDが設けられる。このようにセンスアンプSAとサブワードドライバSWDに囲まれてメモリセルアレイが構成される。メモリセルアレイは、ビット線方向の中間部で前記図22のようにメモリマットMAT0とMAT1に分割するプリチャージ回路及びシェアードスイッチ回路PCH/SHR領域(B)が設けられ、ワード線方向の中間部に図21のようなWLシャント領域(A)が設けられる。
【0094】
上記ビット線は、太い線で示したのが前記M2配線であり、その延長先に設けられるビット線と接続される。上記M2配線の下層にも分割された半分のビット線が設けられる。ワード線(サブワード線)も、太い線で示したのがM1配線であり、その延長先に設けられたサブワード線と接続される。このM1配線の下層にも分割された半分の長さのサブワード線が設けられる。このような構成により、1つのメモリセルアレイ(メモリマット)が実施的に上記プリチャージ回路及びシェアードスイッチ回路PCH/SHR領域(B)とWLシャント領域(A)とにより4分割されて、上記動作の高速化が可能とされる。
【0095】
図24には、図23のメモリセルアレイの他の一実施例の回路図が示されている。同図においては、1つのセンスアンプとそれに関連した4対の相補ビット線対及びプリチャージ回路とBLスイッチが代表として例示的に示されている。この実施例では、センスアンプSAを中心にして、その両側にメモリマットMAT1とMAT3が配置される。メモリマットMAT0は上記メモリマットMAT1を挟むようにセンスアンプSAを基準にしたメモリマットMAT1の相補ビット線対の遠端側に配置される。メモリマットMAT3は上記メモリマットMAT2を挟むようにセンスアンプSAを基準にしたメモリマットMAT2の相補ビット線対の遠端側に配置される。
【0096】
センスアンプSAの一対の入出力ノードには、短絡MOSFETQ31とプリチャージ電圧VBLRを供給するプリチャージMOSFETQ32、Q33からなるBLプリチャージ回路が設けられる。上記MOSFETQ31〜Q33のゲートには、プリチャージ信号BLEQが供給される。
【0097】
センスアンプSAの一対の入出力ノードは、それと同図で上側に隣接するメモリマットMAT2の相補ビット線BL,/BLに選択信号SHR2によりスイッチ制御される選択スイッチMOSFETQ1とQ2を介して接続される。このメモリマットMAT2のビット線BLと/BLには、短絡MOSFETQ11とプリチャージ電圧VBLRを供給するプリチャージMOSFETQ12、Q13からなるBLプリチャージ回路が設けられる。上記MOSFETQ11〜Q13のゲートには、プリチャージ信号BLEQ2が供給される。
【0098】
センスアンプSAの一対の入出力ノードは、それと上側に隣接するメモリマットMAT2のビット線遠端側に設けられるメモリマットMAT3の相補ビット線BL,/BLに選択信号SHR3によりスイッチ制御される選択スイッチMOSFETQ3とQ4を介して接続される。上記入出力ノードと選択スイッチMOSFETQ3とQ4との間は、前記同様にメタル配線M2により接続される。このメモリマットMAT3のビット線BLと/BLには、短絡MOSFETQ21とプリチャージ電圧VBLRを供給するプリチャージMOSFETQ22、Q23からなるBLプリチャージ回路が設けられる。上記MOSFETQ21〜Q23のゲートには、プリチャージ信号BLEQ3が供給される。
【0099】
上記センスアンプSAの一対の入出力ノードは、それと同図で下側に隣接するメモリマットMAT1の相補ビット線BL,/BLに選択信号SHR1によりスイッチ制御される選択スイッチMOSFETQ51とQ52を介して接続される。上記センスアンプSAの一対の入出力ノードは、それと下側に隣接するメモリマットMAT1のビット線遠端側に設けられるメモリマットMAT0の相補ビット線BL,/BLに選択信号SHR0によりスイッチ制御される選択スイッチMOSFETQ53とQ54を介して接続される。上記入出力ノードと選択スイッチMOSFETQ53とQ54との間は、前記同様にメタル配線M2により接続される。上記それぞれのメモリマットMAT1,MAT0の相補ビット線BL,/BLには、前記同様なプリチャージ回路が設けられる。
【0100】
図25には、図24のメモリセルアレイのシェアード選択動作の一例を説明するためのタイミング図が示されている。この実施例では、上記メモリマットMAT0〜MAT3に対応した選択スイッチMOSFETは、スタイバイ時には選択信号SHR0〜SHR3がロウレベルにされることに応じてオフ状態にされる。このとき、図示しないが、プリチャージ信号BLEQ、BLEQ0〜BLEQ3がハイレベルにされており、センスアンプSAの入出力ノード、各メモリマットMAT0〜MAT3の相補ビット線BL,/BLはプリチャージ電圧VBLRにプリチャージされている。
【0101】
例えば、メモリセルアレイ0(メモリマットMAT0)がアクティブになると、言い換えるならば、前記X系アドレス信号によりメモリマットMAT0のワード線が選択されるとき、その前に上記プリチャージ信号BLEQ、BLEQ0がロウレベルなり、センスアンプSAの入出力ノード、メモリマットMAT0のビット線はフローティング状態にされる。上記メモリマットMAT0のワード線の選択動作に対応して選択信号SHR0がロウレベルからハイレベルに変化する。これにより、上記選択スイッチMOSFETQ53とQ54がオン状態にされて、センスアンプSAの入出力ノードは、上記メモリマットMAT0の相補ビット線BL,/BLに接続される。これにより、センスアンプSAは、上記メモリマットMAT0の相補ビット線BL,/BLにメモリセルから読み出された微小電圧を増幅し、メモリセルの記憶キャパシタにもとの電荷状態に戻すという再書き込み(リフレシッシュ)を行う。
【0102】
上記メモリセルアレイ0のアクティブ動作の終了により、再びスタンバイ状態になり、プリチャージ信号BLEQ、BLEQ0〜BLEQ3がアクティブとなり、前記センスアンプSAの入出力ノード、各メモリマットMAT0〜MAT3の相補ビット線BL,/BLはプリチャージ電圧VBLRにプリチャージされている。
【0103】
次に、メモリセルアレイ1(メモリマットMAT1)がアクティブになることに対応して上記プリチャージ信号BLEQ、BLEQ1がロウレベルなり、センスアンプSAの入出力ノード、メモリマットMAT1のビット線はフローティング状態にされ、上記メモリマットMAT1のワード線の選択動作に対応して選択信号SHR1がロウレベルからハイレベルに変化する。これにより、上記選択スイッチMOSFETQ51とQ52がオン状態にされて、センスアンプSAの入出力ノードは、上記メモリマットMAT1の相補ビット線BL,/BLに接続される。これにより、センスアンプSAは、上記メモリマットMAT1の相補ビット線BL,/BLにメモリセルから読み出された微小電圧を増幅し、メモリセルの記憶キャパシタにもとの電荷状態に戻すという再書き込み(リフレシッシュ)を行う。
【0104】
以下、同様に順次にメモリセルアレイ2(メモリマットMAT2)及びメモリセルアレイ3(メモリマットMAT3)が順次にアクティブにされることに対応して、選択信号SHR2、選択信号SHR3が順次にロウレベルからハイレベルに変化し、上記選択スイッチMOSFETQ1とQ2、Q3とQ4がそれぞれオン状態にされて、センスアンプSAの入出力ノードは、上記メモリマットMAT2、MAT3の相補ビット線BL,/BLにそれぞれ接続される。これにより、センスアンプSAは、上記メモリマットMAT2、MAT3の相補ビット線BL,/BLにメモリセルから読み出された微小電圧をそれぞれ増幅し、メモリセルの記憶キャパシタにもとの電荷状態に戻すという再書き込み(リフレシッシュ)を行う。
【0105】
このように、1つのセンスアンプSAに対して4対の相補ビット線を割り当てたとき、選択されたメモリマットの相補ビット線に対応した1つの選択信号SHRをハイレベルにするので、上記選択信号を変化させる際に生じる消費電流を低減させることができる。つまり、前記図14のようにスタイバイ時に選択信号SHRをハイレベルにしておいて、アクティブになると選択スイッチを残して残り3つをロウレベルの非選択レベルにする場合に比べて、変化する信号の数を1/3に低減させることができる。
【0106】
上記のようなシェアード選択スイッチMOSFETのゲートに供給される選択信号の選択レベルは、前記ワード線の選択レベルと同等の昇圧電圧であり、例えばビット線BL,BLのハイレベル/ロウレベルが1.8Vのような低電圧でも3.6Vのような高い電圧とされる。このような高電圧を変化させるときには、それに応じて消費電流も大きくなるので、上記のように3つの選択信号を変化させる場合と、1の選択信号しか変化させない場合とでは、本願発明者による試算によれば、上記昇圧電圧を形成する電源回路からみたときの消費電流を約20%も低減させることができる。
【0107】
このような負荷電流を低減させることができる場合には、昇圧回路の電流供給能力もそれに応じて20%削減することが可能となる。昇圧回路は、公知のようにチャージポンプ回路を用いて、上記のような昇圧電圧を形成するので、電圧変換効率が悪く、それ自体でも多くの電流を消費するので、上記のように負荷電流が20%も低減させることに加えて、昇圧回路自体での消費電流も低減させることができるので全体として削減できる消費電流は大きくなる。また、使用するキャパシタの面積も小さくできるので、チップ面積も小さくできる。
【0108】
この実施例のように選択マットに対応した1つのシェアード選択信号をハイレベルにする構成は、ワード線の立ち上がりタイミングマージンの制約を無くすことができ、高速化も可能となる。つまり、スタンバイ時に全てのシェアード選択信号を選択状態にしておいて、1つを残して3つのシェアード選択信号を非選択に切り換える場合には、かかる非選択メモリマットに対応したシェアード選択スイッチがオフ状態にされてからワード線を立ち上げることが必要であるが、この実施例では、かかるタイミングマージンを不要にできる。
【0109】
図24では、1つのセンスアンプSAに着目して4つの相補ビット線(4つのメモリマット)を示しているが、前記図22、図23等から明らかなように、1つのメモリマットには、その両側に配置されるセンスアンプSAに接続される相補ビット線が交互に配置される。つまり、図24のセンスアンプSAの上側のメモリマットMAT2,MAT3の相補ビット線BL,/BLには、メモリマットMAT3の上側に隣接する図示しないセンスアンプSAから下側に延びる相補ビット線が隣接するように配置される。また、図24のセンスアンプSAの下側のメモリマットMAT0,MAT1の相補ビット線BL,/BLには、メモリマットMAT0の下側に隣接する図示しないセンスアンプSAから上側に延びる相補ビット線が隣接するように配置される。
【0110】
例えば、メモリマットMAT0のワード線が選択されるときには、同図に示したセンスアンプSAと、上記メモリマットMAT0の下側に隣接する図示しないセンスアンプSAとが活性化され、それぞれに対応した選択スイッチMOSFETをオン状態にさせることが必要である。そのため、図14に示したように、あるメモリマットがアクティブであるときには、2つのシェアードスイッチ選択信号がハイレベルに維持されるのである。したがって、図14の実施例では、8つのシェアード選択信号のうちのメモリマットMAT0〜2に対応した6つが示されているので、上記2つの残した6つのシェアード選択信号のうちの4つの信号がロウレベルにされる。この実施例でも、実際には8つのシェアード選択信号のうち、アクティブにされるメモリマットに対応した2つのシェアード選択信号が選択レベルにされる。この場合でも、変化する信号の数を1/3に低減させることができる。
【0111】
図26には、この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の他の一実施例の要部回路図が示されている。図26は、前記図24と同じ回路であり、次に説明する素子レイアウトを説明するため、各MOSFETには前記図3の実施例と同様に○付き数字で表している。前記図3と実施例と異なる部分は、▲1▼と▲3▼及び▲1▼’’と▲3▼’’でそれぞれ示したプリチャージMOS Tr(トランジスタ)+ショートMOS Trの部分である。
【0112】
図27と図28は、上記図26の各回路素子のレイアウト図が示されている。つまり、図27の上部に図28の下部が接合されて、図26の各素子が構成される。図27と図28には、MOSFETのソース,ドレインを構成する半導体層(L層)と、MOSFETのゲート電極を構成するFG層とが示されている。また、ソース,ドレインのL層及びゲート電極には、コンタクト部が□によって示されている。
【0113】
図27と図28において、前記図26の「プリチャージMOS Tr+ショートMOS Tr」の部分が前記図4及び図5の「プリチャージMOS Tr」の部分と異なっている。この実施例のように「プリチャージMOS Tr+ショートMOS Tr」の構成となるときには、この様にゲートをT字型にレイアウトすることによって、省面積でのレイアウトが可能となる。上記「プリチャージMOS Tr+ショートMOS Tr」から構成される部分について、位相シフトマクスが適用される。これにより、「ショートMOS Tr」のLg(チャネル長)を細かくレイアウトすることが可能となり、プリチャージ動作の高速化を実現できる。
【0114】
図29と図30は、図27と図28の上部のBL層が示されている。このBL層については、前記図6、図7に示した実施例との変更点はない。図31と図32は、図29と図30の上部のM1層が示されている。このM1層については、前記図8と図9に示した実施例との変更点はない。
【0115】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記図1等の実施例において、書き込み用信号線WI/Oと読み出し用信号線RI/Oと共通にした共通IO線とするものであってもよい。この発明は、前記のようなDRAMを混載した各種半導体集積回路装置に広く利用できる。
【0116】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。動作タイミング信号に対応して増幅動作を行うCMOSラッチ回路を含むセンスアンプの入出力ノードにプリチャージ期間にオン状態となり、プリチャージ電圧を供給する一対からなる第1プリチャージMOSFETと、上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチMOSFETとを設け、上記相補ビット線対の間にそれを短絡させる第2プリチャージMOSFETを設け、上記相補ビット線対の一方と、それと交差するワード線との間にアドレス選択MOSFETと記憶用キャパシタとからなるダイナミック型メモリセルが設けられたメモリアレイを備え、上記選択MOSFETのゲート絶縁膜に比べて上記第2プリチャージMOSFETのゲート絶縁膜の膜厚は薄く形成する。
【図面の簡単な説明】
【図1】この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図2】図1の実施例回路の動作の一例を説明するためのタイミング図である。
【図3】この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図4】図3の各回路素子のL層とFG層の一部レイアウト図である。
【図5】図3の各回路素子のL層とFG層の残りのレイアウト図である。
【図6】図4の上部のBL層のレイアウト図である。
【図7】図5の上部のBL層のレイアウト図である。
【図8】図6の上部のM1層のレイアウト図である。
【図9】図7の上部のM1層のレイアウト図である。
【図10】図3のセンスアンプ部の一実施例を示す素子構成図である。
【図11】この発明に用いられるプリチャージMOSFETの特性図である。
【図12】この発明を説明するためのプリチャージMOSFETの特性図である。
【図13】この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の他の一実施例を示す要部回路図である。
【図14】図13に示したダイナミック型RAMの動作の一例を説明するためのタイミング図である。
【図15】この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の更に他の一実施例を示す要部回路図である。
【図16】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図17】図16のDRAMマクロの一実施例を示すブロック図である。
【図18】図17のDRAMマクロセルの一実施例を示すブロック図である。
【図19】図18のセルアレイの一実施例を示すブロック図である。
【図20】図18のセルアレイの一実施例を示すブロック図である。
【図21】図19のセルアレイの一実施例を示す回路図である。
【図22】図20のセルアレイの一実施例を示す回路図である。
【図23】この発明に係るメモリセルアレイの一実施例を示すレイアウト図である。
【図24】図23のメモリセルアレイの他の一実施例を示す回路図である。
【図25】図24のメモリセルアレイのシェアード選択動作の一例を説明するためのタイミング図である。
【図26】この発明に係るダイナミック型RAMにおけるメモリセルアレイ部の他の一実施例を示す要部回路図である。
【図27】図26の各回路素子のL層とFG層の一部レイアウト図である。
【図28】図26の各回路素子のL層とFG層の残りのレイアウト図である。
【図29】図27の上部のBL層のレイアウト図である。
【図30】図28の上部のBL層のレイアウト図である。
【図31】図29の上部のM1層のレイアウト図である。
【図32】図30の上部のM1層のレイアウト図である。
【符号の説明】
Q1〜Q54…MOSFET、BLL0,BLL1、BLR0,BLR1、…相補ビット線、BL0−SA,BL1−SA…センスアンプ入出力ノード、WL0…ワード線、SWL…サブワード線、YS…カラム選択線、RI/O…読み出し用信号線、WI/O…書き込み用信号線、▲1▼〜▲9▼、(10)(11)…MOSFET、MAT0〜MAT4…メモリマット、LSI…半導体集積回路装置。
Claims (8)
- メモリ回路と、
論理回路により構成された信号処理回路とを備え、
上記メモリ回路は、
動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するCMOSラッチ回路を含むセンスアンプと、
上記入出力ノードに設けられ、プリチャージ期間にオン状態となり、上記入出力ノードに上記相補ビット線対のそれぞれにプリチャージ電圧を供給する一対からなる第1プリチャージMOSFETと、
上記入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチMOSFETと、
上記相補ビット線対の間に設けられ、それを短絡させる第2プリチャージMOSFETと、
上記相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択MOSFETと記憶用キャパシタとからなるダイナミック型メモリセルとを備え、 上記選択MOSFETのゲート絶縁膜に比べて上記第2プリチャージMOSFETのゲート絶縁膜の膜厚は薄く形成され、
上記第2プリチャージMOSFETと、上記論理回路に含まれるMOSFETとが同じ製造工程によりゲート絶縁膜が形成され、
上記選択スイッチMOSFETと上記メモリセルを構成するアドレス選択MOSFETとが同じ製造工程によりゲート絶縁膜が形成され、
上記第2プリチャージMOSFETのゲート電極は、上記ワード線の延長方向に向けて直線的に形成され、かつ、上記論理回路に含まれるMOSFETと同様にチャネル長が、上記センスアンプを構成するMOSFET及び上記選択スイッチMOSFETよりも短く形成されることを特徴とする半導体集積回路装置。 - 請求項1において、
上記センスアンプの入出力ノードを挟んで、両側に第1選択スイッチMOSFETと第2選択スイッチMOSFETが設けられ、上記第1選択スイッチMOSFETと第2選択スイッチMOSFETに対応して第1相補ビット線対と第2相補ビット線対が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項2において、
上記入出力ノードに対する上記第1相補ビット線の遠端部と上記第2相補ビット線対の遠端部にそれぞれ第3選択スイッチMOSFETと第4選択スイッチMOSFETが設けられ、
上記第3選択スイッチMOSFETと第4選択スイッチMOSFETに対応して第3相補ビット線対と第4相補ビット線対が設けられるものであり、
上記入出力ノードと上記第3選択スイッチMOSFET及び第4選択スイッチMOSFETとは、メタル配線により接続されるものであることを特徴とする半導体集積回路装置。 - 請求項1において、
上記センスアンプを構成するMOSFET及び第1プリチャージMOSFETのゲート絶縁膜は、上記第2プリチャージMOSFETのゲート絶縁膜は同じ製造工程により形成されるものであることを特徴とする半導体集積回路装置。 - 請求項4において、
上記第1及び第2プリチャージMOSFETのゲートに供給されるプリチャージ信号のハイレベルは、上記選択スイッチMOSFETのゲートに印加される電圧よりも低く、上記センスアンプの増幅動作によって相補ビット線対の一方に与えられるハイレベル側の電圧と等しいかそれより高い電圧であることを特徴とする半導体集積回路装置。 - 請求項2において、
上記センスアンプの一対の入出力ノードに対応して設けられ、
上記センスアンプの増幅信号をゲートに受ける増幅MOSFETとカラム選択スイッチMOSFETとを含む読み出し系回路と、
書き込み信号を上記入出力ノードに伝えるMOSFETを含む書き込み系回路とを更に備えてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記相補ビット線対には、ワード線の選択動作に対応した相補ビット線対の微小電圧差を増幅するラッチ形態のPチャネルMOSFETと、かかるPチャネルMOSFETに動作電圧を供給するPチャネル型のスイッチMOSFETとが更に設けられるものであることを特徴とする半導体集積回路装置。 - 請求項3において、
上記第1ないし第4相補ビット線対には、それぞれの相補ビット線対を短絡するMOSFETと、上記それぞれの相補ビット線にプリチャージ電圧を供給するMOSFETとからなるプリチャージ回路が設けられるものであることを特徴とする半導体集積回路装置。
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