JP3293219B2 - ダイナミック型ｒａｍおよびそのデータ処理システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は差動アンプに関するもの
であり、特に大容量のダイナミック型ＲＡＭを主記憶メ
モリとして使うデータ処理システムに応用することによ
って有効な技術である。

【０００２】

【従来の技術】一般に、トランジスタの形成プロセスに
おいて、それぞれのトランジスタによってそのトランジ
スタの有するしきい値電圧Ｖ_thにばらつきが生じる。こ
のため、メモリとして使用されるあるいはマイコン等の
ように内蔵されているダイナミック型ＲＡＭ（以下ＤＲ
ＡＭと記す）に一般に使用されているトランジスタにお
いて、センスアンプ，メインアンプ等の差動アンプを構
成するＭＯＳトランジスタのスイッチングスピードにば
らつきが生じるため誤動作が生じやすくなる。図２
（ａ）にこの差動アンプの一例として従来のＣＭＯＳセ
ンスアンプの回路図および図２（ｂ）にこのセンスアン
プの動作波形図を示す。ここで、図２（ａ）においてＮ
ＭＯＳトランジスタＱ２のしきい値電圧Ｖ_thを基準とし
て、ＮＭＯＳトランジスタＱ１のしきい値電圧Ｖ_thが低
い場合を例としてこの問題点について図２（ｂ）の動作
波形図に基づいて説明する。今、ビット線ＢＬ側にメモ
リセルから信号量が出たとする。このＣＭＯＳセンスア
ンプの動作は入力端子ＰＰにＨｉｇｈレベルの電圧が印
加され、入力端子ＰＮにＬｏｗレベルの電圧が印加され
ることにより、ビット線ＢＬに信号が増幅される。この
とき、しきい値電圧Ｖ_thにばらつきがなければ、上記Ｎ
ＭＯＳトランジスタＱ２が上記ＮＭＯＳトランジスタＱ
１よりも先にＯＮし、通常のＣＭＯＳセンスアンプによ
る信号の増幅動作が行なわれる。しかし、このＣＭＯＳ
センスアンプにおいては上記ＮＭＯＳトランジスタＱ１
のしきい値電圧Ｖ_thが低いため、上記ＮＭＯＳトランジ
スタＱ１のスイッチングスピードが速くなってしまう。
そして、上記ＮＭＯＳトランジスタＱ１の方がＮＭＯＳ
トランジスタＱ２よりも先にＯＮしてしまうことにな
る。このため、図２（ｂ）に示すように上記ビット線Ｂ
Ｌの電位が先にＬｏｗレベルになってしまい、ビット線
ＢＬＢがＨｉｇｈレベルとなり、入力あるいは出力デー
タが反転してしまうため、しきい値電圧にばらつきのあ
るＭＯＳトランジスタを使用したセンスアンプあるいは
メインアンプを含むＤＲＡＭ等のメモリにおいて誤動作
が生じる。

【０００３】このような問題点を解決するため、現在Ｍ
ＯＳトランジスタのしきい値電圧Ｖ_thのばらつきをコン
トロールするための回路を組み込んだ差動アンプが提案
されている。図３（ａ）に一例としてしきい値電圧にば
らつきのあるＭＯＳトランジスタによって構成されるＣ
ＭＯＳセンスアンプをＤＲＡＭに適用した場合の回路図
および図３（ｂ）にこの回路の動作波形図を示す。この
ＣＭＯＳセンスアンプは従来のＣＭＯＳセンスアンプに
おけるＮ型センスアンプＮＳＡを構成するＮＭＯＳトラ
ンジスタＱ１，Ｑ２のそれぞれのソースにキャパシタＣ
１，Ｃ２およびスイッチＭＯＳトランジスタＱ５，Ｑ６
が設けられる。そして、上記スイッチＭＯＳトランジス
タＱ５，Ｑ６のゲートおよびトランスファＭＯＳトラン
ジスタＱ４のゲートがスイッチングＳＷ信号にて制御さ
れる。そして、上記キャパシタＣ１，Ｃ２のカップリン
グ動作がカップリングＣＯＭ信号により制御されてい
る。つぎに、この回路の動作について図３（ｂ）に従っ
て以下に説明する。まず、プリチャージＰＣＢ信号がＬ
ｏｗレベルとされることによって、ＮＭＯＳトランジス
タＱ７，Ｑ８，Ｑ９がＯＦＦされ、プリチャージ動作が
終了されるとともに、しきい値電圧Ｖ_th分の電圧の補償
動作が終了する。その後、上記ＣＯＭ信号がＬｏｗレベ
ルとされることによって、カップリング動作が終了し、
その後、ＳＷ信号がＨｉｇｈレベルとされることによっ
てスイッチＭＯＳトランジスタＱ５，Ｑ６，Ｑ４がＯＮ
し、Ｎ型センスアンプＮＳＡによりデータが増幅され
る。そして、センスアンプ制御ＰＰＢ信号がＬｏｗレベ
ルとされることによって、ＰＭＯＳトランジスタＱ１０
がＯＮされるとともに、Ｐ型センスアンプＰＳＡが起動
され、上記Ｎ型センスアンプＮＳＡ及びＰ型センスアン
プＰＳＡにより構成されるＣＭＯＳセンスアンプ内で増
幅した信号をビット線ＢＬおよびＢＬＢに伝送してい
た。このようにして、ＤＲＡＭにおいて上記ＮＭＯＳト
ランジスタＱ１，Ｑ２のソース側のノードにあらかじめ
Ｖ_th差分の電位を付与し、カップリングによるプリセン
スを行うことで差動アンプとしての正常動作が補償され
る。

【０００４】ここで、図４（ａ）にしきい値電圧Ｖ_thの
ばらつきによるノイズ量とカップリング容量との関係を
示す。このグラフは横軸にカップリング容量／ビット線
容量をパラメータとし、縦軸にしきい値電圧Ｖ_thのばら
つきによるノイズ量（ｍＶ）をパラメータとして示して
ある。図に示すようにカップリング容量／ビット線容量
が小さいとノイズが大きくなるため、カップリング容量
／ビット容量はある程度大きくしなければならない。し
かし、図３（ａ）に記載したＣＭＯＳセンスアンプにお
いてはカップリング容量をビット線容量に対して十分大
きくすることについて検討されてない。さらに、同様に
して図３（ａ）におけるスイッチＭＯＳトランジスタＱ
５，Ｑ６においてもしきい値電圧Ｖ_thのばらつきによる
誤動作が懸念される。ここで、図４（ｂ）にしきい値電
圧Ｖ_thのばらつきによるノイズ量とカップリング容量の
ばらつきについての関係を示す。このグラフは横軸にカ
ップリング容量ばらつき（％）をパラメータとし、縦軸
にしきい値電圧Ｖ_thのばらつきによるノイズ量（ｍＶ）
をパラメータとして示し、図３（ａ）で示したカップリ
ング容量／ビット線容量を変化させてそれぞれの場合に
ついて示してある。図に示すように、一定のカップリン
グ容量ばらつきにおいて、カップリング容量／ビット線
容量が大きいほど、しきい値電圧Ｖ_thのばらつきによる
ノイズ量が低減できる。また、図４（ｂ）において示さ
れるようにカップリング容量がビット線に対して大きい
ほど、カップリング容量がばらついた場合でも、しきい
値電圧Ｖ_thの補償動作によりしきい値電圧Ｖ_thがばらつ
いたことによるノイズ量を低減できる。しかし、従来方
式においては、カップリング容量獲得のための手段が検
討されていないため、ビット線容量に対するカップリン
グ容量の比が小さくなる。例えば、カップリング容量を
ＭＯＳトランジスタで形成した場合、容量値は電極間の
電圧に依存するため、ノイズ量低減に制限があり、信号
量が少ない場合、誤動作を回避することは困難である。
さらにカップリング動作時の電圧の振幅が大きいとＮＭ
ＯＳトランジスタＱ１のソース側のノードがマイナス電
位となるため、マイノリティーキャリアが発生するとい
う問題点がある。このように、従来のしきい値電圧Ｖ_th
を補償するタイプのセンスアンプは従来のビット数が少
ないＤＲＡＭ以外では、実用という面では適用すること
ができなかった。さらに、従来のセンスアンプはカップ
リング容量値をビット線容量に対して大きくしなければ
ならず、メインアンプでも同様に検討されておらず、シ
ェアードＭＯＳトランジスタあるいはスイッチＭＯＳト
ランジスタが設けられていない。この場合、センスアン
プ外のビット線容量と上記センスアンプ内のビット線容
量の両方に対して十分大きなカップリング容量が必要と
され、チップ面積が増大する。

【０００５】一方、近年半導体メモリ特にＤＲＡＭの大
容量化によるチップ面積の増大が問題となっており、こ
のことによってコストが上がってしまうという問題点が
ある。図５に、一例として従来のＤＲＡＭの長辺方向２
５６ビットごとのレイアウト図を示す。メモリアレイの
中央にセンスアンプがレイアウトされているためにビッ
ト数が増加することによって、上記センスアンプ数も増
加するため、センスアンプのチップ面積に対する占有率
が増加し、チップ面積が非常に大きくなる。このよう
に、従来のレイアウトにおいては半導体メモリが大容量
になることによって半導体メモリ及びこの半導体メモリ
を含むマイコンのチップ面積が増大すると共に、コスト
が上昇し、メモリボードとしても大型化，コストの上昇
が問題となり、大容量を必要とするデータ処理システム
として使用する場合にも主記憶メモリのコストの上昇は
問題となる。このため、１つのセンスアンプと接続する
ビット数を増加させた場合でもチップ面積の低下及びコ
ストの低下について、現在本願発明者により検討が進め
られている。図６に一例として、通常の１６ＭＤＲＡＭ
と、１つのセンスアンプに対するビット線を増加させた
時の１６ＭＤＲＡＭとの信号量についての比較を示す。
１６ＭＤＲＡＭは、１つのセンスアンプと接続されるビ
ット数が２５６ビットとされているが、このビット数を
４倍とした場合について示す。この場合、１つのセンス
アンプに対して接続されるビット数が１０２４となり、
メモリセルから出力される信号量は約１／４に減少す
る。ここで、このときの信号量を８７ｍＶとして以下説
明を続ける。このＤＲＡＭを正常動作をさせるためには
しきい値電圧Ｖ_thのばらつきに対するノイズ量を８ｍＶ
まで低減しなければならない。ところが、従来方式にお
いてはビット線容量に対するカップリング容量の獲得方
法を検討していなかったため、センスアンプを構成する
トランジスタにおけるしきい値電圧Ｖ_thのばらつきによ
るノイズであった４４ｍＶをビット数を４倍とした場合
のノイズ目標である８ｍＶまで低減することができない
という問題点がある。このため、１つのセンスアンプと
接続されるビット数が４倍になると、図４（ａ）のグラ
フにおいて示したように、カップリング容量／ビット線
容量が約１／４になってしまうため、このカップリング
容量を約４倍にする必要がある。このことによって、カ
ップリング容量のための面積が増大する。このため、ビ
ット線容量を減らすための工夫が必要となるが、図３の
ＤＲＡＭにおいては、ＣＭＯＳセンスアンプとビット線
部を切離すための回路が設けられていないので、ビット
線容量が大きくなってしまう。さらに、キャパシタＣ
１，Ｃ２においてトランジスタ容量を使用すると、容量
の電圧依存性が大きいため、カップリング容量／ビット
線容量が小さくなり、ノイズが低減できず、総信号量の
うちしきい値電圧Ｖ_thのノイズの割合が半分以上を占
め、カップリング，リーク電流によるノイズを考慮する
とＤＲＡＭとして動作しなくなる。このような２点から
１つのセンスアンプに対するビット数の多いＤＲＡＭに
おいては、このセンスアンプは使用できず、また、この
ことにより従来のＭＯＳトランジスタのしきい値電圧を
コントロールするタイプの差動アンプではデータの反転
という問題点は解決できない。

【０００６】

【発明が解決しようとする課題】ＤＲＡＭの差動アンプ
において、カップリング容量を向上させることによっ
て、ＭＯＳトランジスタのしきい値電圧のばらつきを補
償し、低コストかつ大容量のデータ処理システムにおけ
る主記憶メモリに適用できるＤＲＡＭおよびそのデータ
処理システムを提供することを目的とする。

【０００７】

【課題を解決するための手段】ＭＯＳトランジスタ対を
有する差動アンプと、情報蓄積用の第１キャパシタを有
するメモリセルを含むメモリアレイとを有するダイナミ
ック型ＲＡＭにおいて、上記差動アンプにおけるＭＯＳ
トランジスタ対のソース側にそれぞれ第２キャパシタお
よび第２ＭＯＳトランジスタを設けるとともに、上記第
２キャパシタをメモリセルの第１キャパシタと同一の構
造とし、上記対向して設けられた第２キャパシタの対向
電極を接続して、該対向電極に印加する電圧を制御する
ことにより容量カップリングを行なわせる。

【０００８】

【作用】ビット線容量に対するカップリング容量あるい
はメインアンプの入出力線に対するカップリング容量を
大きくできるとともにカップリングによる対向電極ノー
ドからのマイノリティーキャリア流出を防止でき、セン
スアンプおよびあるいはメインアンプの感度を向上する
とともに誤動作を防止することができる。このため、１
つの上記センスアンプに接続するビット線の数を増加さ
せることが可能となり、上記センスアンプの数を減少さ
せることができ、ＤＲＡＭのチップ面積の低減ができる
とともにデータ処理システムの小型化ならびにコスト低
減が図れる。

【０００９】

【実施例】

（実施例１）図１に本発明のセンスアンプとその制御回
路を含むＤＲＡＭの一部の回路図および図７にその動作
波形を示す。この実施例はＮＭＯＳトランジスタのしき
い値電圧のばらつきを補償するものとして説明する。ま
ず、図１の回路図の構成について以下に説明する。複数
のビット線ＢＬ，ＢＬＢと複数のワード線ＷＬが構成さ
れ、上記ビット線ＢＬとワード線ＷＬの交点には、ワー
ド線ＷＬ１，ＷＬ２と接続されたメモリセル１，メモリ
セル２に示すように複数のメモリセルが構成されてい
る。これらのメモリセルはＤＲＡＭであるため、上記メ
モリセル１，２は、それぞれＮＭＯＳトランジスタＱ１
０とキャパシタＣ３，ＮＭＯＳトランジスタＱ１９とキ
ャパシタＣ４によって構成されている。また、このＤＲ
ＡＭが２層配線構造にて形成されている場合、Ｙセレク
ト線ＹＳ及びコモンデータ線ＣＤ，ＣＤＢがワード線Ｗ
Ｌ２の右側にレイアウトされる。このため、反転情報の
メモリセルへの書き込みが遅くなるのでこれを防止する
ために、センスアンプとしてはＰＭＯＳトランジスタＱ
１，Ｑ２によってＰ型センスアンプＰＳＡ１およびＰＭ
ＯＳトランジスタＱ３，Ｑ４によってＰ型センスアンプ
ＰＳＡ２が構成される。また、ＮＭＯＳトランジスタＱ
５，Ｑ６によってＮ型センスアンプＮＳＡが構成され、
上記Ｐ型センスアンプＰＳＡ１と上記Ｎ型センスアンプ
ＮＳＡの間に、ＮＭＯＳトランジスタＱ９，Ｑ１２，Ｑ
１３によってプリチャージ回路ＰＣが構成される。そし
て、上記Ｐ型センスアンプＰＳＡ１，２、Ｎ型センスア
ンプＮＳＡを共用するために、ＮＭＯＳトランジスタＱ
１４，Ｑ１５およびＮＭＯＳトランジスタＱ１６，Ｑ１
７をシェアードＭＯＳトランジスタとして使用すること
によって左右のメモリアレイが選択できるようにされ
る。ここで、ＮＭＯＳトランジスタＱ６のしきい値電圧
Ｖ_thを基準として、ＮＭＯＳトランジスタＱ５のしきい
値電圧Ｖ_thが低いとするため、このしきい値電圧Ｖ_th差
分の電圧をＮＭＯＳトランジスタＱ５に補償するための
回路が構成される。このセンスアンプは、上記ＮＭＯＳ
トランジスタＱ５のソース側のノードにあらかじめＶ_th
差分の電位を付与し、キャパシタＣ１，Ｃ２を用いたカ
ップリングによるプリアンプを行うことで正常動作が保
証されるものである。

【００１０】このＤＲＡＭのデータ書き込み動作以後の
データ読み出し動作について、図７の動作波形図に従っ
て以下に説明する。データ書き込み動作以後のビット線
ＢＬはＨｉｇｈレベル，ビット線ＢＬＢはＬｏｗレベル
に増幅された状態とされるが、ここでワード線ＷＬ１が
Ｌｏｗレベルとされる。このことによって、メモリセル
１におけるＮＭＯＳトランジスタＱ１０がＯＦＦされ、
キャパシタＣ３に電荷を保持している状態とされる。そ
の後、ＰＰＢ信号がＨｉｇｈレベルにされることによ
り、ＰＭＯＳトランジスタＱ２４がＯＦＦされ、ＣＯＭ
信号がＬｏｗレベルとされることによってＮＭＯＳトラ
ンジスタＱ２６がＯＦＦされる。さらに、ＰＮ信号がＬ
ｏｗレベルとされ、ＮＭＯＳトランジスタＱ２７がＯＦ
ＦされることによってＣＭＯＳセンスアンプによるビッ
ト線対ＢＬ，ＢＬＢの増幅動作を終了させる。その後、
ＰＣＢ信号がＨｉｇｈレベルとされ、ＮＭＯＳトランジ
スタＱ１１，Ｑ１８がＯＮするとともに、ＮＭＯＳトラ
ンジスタＱ９，Ｑ１２，Ｑ１３がＯＮし、プリチャージ
回路ＰＣが動作することで上記ビット線対ＢＬ，ＢＬＢ
電位が１／２Ｖ_ccとされる。さらに、ＣＳＳ信号がＨｉ
ｇｈレベルとされることによってＮＭＯＳトランジスタ
Ｑ２２，Ｑ２３がＯＮされる。このことによって、Ｐ型
センスアンプＰＳＡ１のＱ１，２およびＱ３，４のコモ
ンソース線とＮＳＡのＱ７，Ｑ８のコモンソース線がシ
ョートされる。このときＮＭＯＳトランジスタＱ６，Ｑ
８，Ｑ２８およびＱ５，Ｑ７，Ｑ２８を流れる電流によ
りノードａ，ｂは１／２Ｖ_ccより低い電位に保持され
る。その後、ＳＷ信号がＬｏｗレベルにされるととも
に、ＰＮＬ信号がＬｏｗレベルとされることによって、
しきい値電圧Ｖ_th差を補償するための制御回路ＣＮＴＲ
Ｌ１が動作をする。この動作は、まず、ＳＷ信号がＬｏ
ｗレベルにされることによって、ＮＭＯＳトランジスタ
Ｑ７，Ｑ８がＯＦＦされ、ＰＮＬがＬｏＷレベルとされ
ることによって、ＮＭＯＳトランジスタＱ２８がＯＦＦ
される。このとき、ＮＭＯＳトランジスタＱ５，Ｑ６を
通してノードａ，ｂを充電する電流が流れ、ノードａは
１／２Ｖ_ccより上記ＮＭＯＳトランジスタＱ５のＶ_th分
だけ低い電位になるまで、またノードｂは１／２Ｖ_ccよ
り上記ＮＭＯＳトランジスタＱ６のＶ_th分だけ低い電位
になるまで電流が流れることによって上記ノードａ，ｂ
間の電位差がしきい値電圧Ｖ_th差分だけ生じる。次の読
み出し動作に先立って、シェアード信号ＳＨＲがＬｏｗ
レベルとされ、選択されないビット線（この場合は右側
のメモリアレイ）を切り離しておき、上記ＣＳＳ信号が
Ｌｏｗレベルとされることによって、上記Ｎ型センスア
ンプＮＳＡ信号とＰＳＡ１，ＰＳＡ２のコモンソースシ
ョートを終了させる。その後、ＰＣＢ信号をＬｏｗレベ
ルにすることによって、しきい値電圧Ｖ_th分の電圧の補
償動作が終了する。その後、ワード線ＷＬ１がＨｉｇｈ
レベルとされることによって、メモリセル１が選択状態
となって、蓄積データとしての信号が上記ＮＭＯＳトラ
ンジスタＱ１０およびキャパシタＣ３より構成されるメ
モリセル１から取り出される。その後、シェアード信号
ＳＨＬがＬｏｗレベルとされることによって、シェアー
ドＭＯＳトランジスタＱ１４，１５がＯＦＦされ、左側
のビット線対ＢＬ，ＢＬＢが切り離される。その後、上
記ＣＯＭ信号がＨｉｇｈにされることにより、ＮＭＯＳ
トランジスタＱ２６がＯＮされ、プリセンス動作が行わ
れる。このとき、メモリセルと同一の構造の固定容量を
カップリング容量に用いて、カップリング容量の対向電
極をＨＶＣ２（１／２Ｖ_cc）から０Ｖへ変化させること
により、ビット線ＢＬ０，ＢＬ０Ｂの電位差を大きくす
ることができる。ここで、上記カップリング容量の対向
電極は０Ｖに限定されず電源電圧よりも小さい電位に固
定することによっても同様の目的を達成できる。さら
に、上記ＰＮ信号，ＰＮＬ信号がＨｉｇｈレベルとされ
ることにより、ＮＭＯＳトランジスタＱ２７，Ｑ２８が
ＯＮされる。その後、上記ＳＷ信号がＨｉｇｈレベルと
されることによりＮＭＯＳトランジスタＱ７，８がＯＮ
され，ＰＰＢ信号がＬｏｗレベルとされることにより、
ＰＭＯＳトランジスタＱ２４がＯＮされ、センスアンプ
コモンソースの電位をＮＭＯＳトランジスタ側はＬｏｗ
レベルにＰＭＯＳトランジスタ側ははＨｉｇｈレベルに
してビット線対ＢＬ０，ＢＬ０Ｂの電位差をラッチす
る。さらに、その後、上記シェアード信号ＳＨＲ，ＳＨ
ＬがＨｉｇｈレベルとされることにより、センスアンプ
内で増幅した信号をビット線ＢＬに伝送する。そして、
ＹＳ信号がＨｉｇｈレベルとされることにより、ＮＭＯ
ＳトランジスタＱ２０，Ｑ２１がＯＮされ、コモンデー
タ線ＣＤ，ＣＤＢに信号が伝えられる。

【００１１】図８に本発明を応用したセンスアンプとそ
の制御回路を含むＤＲＡＭの一部の回路図および図９に
その動作波形を示す。この実施例はＰＭＯＳトランジス
タのしきい値電圧のばらつきを補償するものとして説明
する。まず、図８の回路図の構成について以下に説明す
る。複数のビット線ＢＬ，ＢＬＢと複数のワード線ＷＬ
が構成され、上記ビット線ＢＬとワード線ＷＬの交点に
は、ワード線ＷＬ１，ＷＬ２と接続されたメモリセル
１，メモリセル２に示すように複数のメモリセルが構成
されている。これらのメモリセルはＤＲＡＭであるた
め、上記メモリセル１，２は、それぞれＮＭＯＳトラン
ジスタＱ１０とキャパシタＣ３，ＮＭＯＳトランジスタ
Ｑ１９とキャパシタＣ４によって構成されている。ま
た、このＤＲＡＭが２層配線構造にて形成されている場
合、Ｙセレクト線ＹＳ及びコモンデータ線ＣＤ，ＣＤＢ
がワード線ＷＬ２の右側にレイアウトされる。このた
め、反転情報のメモリセルへの書き込みが遅くなるので
これを防止するために、センスアンプとしてはＮＭＯＳ
トランジスタＱ１，Ｑ２によってＮ型センスアンプＮＳ
Ａ１およびＮＭＯＳトランジスタＱ３，Ｑ４によってＮ
型センスアンプＮＳＡ２が構成される。また、ＰＭＯＳ
トランジスタＱ５，Ｑ６によってＰ型センスアンプＰＳ
Ａが構成され、上記Ｐ型センスアンプＰＳＡと上記Ｎ型
センスアンプＮＳＡ１の間に、ＮＭＯＳトランジスタＱ
９，Ｑ１２，Ｑ１３によってプリチャージ回路ＰＣが構
成される。そして、上記Ｐ型センスアンプＰＳＡ、Ｎ型
センスアンプＮＳＡ１，２を共用するために、ＮＭＯＳ
トランジスタＱ１４，Ｑ１５およびＮＭＯＳトランジス
タＱ１６，Ｑ１７をシェアードＭＯＳトランジスタとし
て使用することによって左右のメモリアレイが選択でき
るようにされる。ここで、ＰＭＯＳトランジスタＱ６の
しきい値電圧Ｖ_thを基準として、ＰＭＯＳトランジスタ
Ｑ５のしきい値電圧Ｖ_thが低いとするため、このしきい
値電圧Ｖ_th差分の電圧をＰＭＯＳトランジスタＱ５に補
償するための回路が構成される。このセンスアンプは、
上記ＰＭＯＳトランジスタＱ５のソース側のノードにあ
らかじめＶ_th差分の電位を付与し、カップリングによる
プリアンプを行うことで正常動作が保証されるものであ
る。

【００１２】このＤＲＡＭのデータ書き込み動作以後の
データ読み出し動作について、図９の動作波形図に従っ
て以下に説明する。データ書き込み動作以後のビット線
ＢＬはＨｉｇｈレベル，ビット線ＢＬＢはＬｏｗレベル
に増幅された状態とされるが、ここでワード線ＷＬ１が
Ｌｏｗレベルとされる。このことによって、メモリセル
１におけるＮＭＯＳトランジスタＱ１０がＯＦＦされ、
キャパシタＣ３に電荷を保持している状態とされる。そ
の後、ＰＮ信号がＬｏｗレベルにされることにより、Ｎ
ＭＯＳトランジスタＱ２４がＯＦＦされ、ＣＯＭ信号が
ＨｉｇｈレベルとされることによってＰＭＯＳトランジ
スタＱ２６がＯＦＦされる。さらに、ＰＰ信号がＨｉｇ
ｈレベルとされ、ＰＭＯＳトランジスタＱ２７がＯＦＦ
されることによってＣＭＯＳセンスアンプによるビット
線対ＢＬ，ＢＬＢの増幅動作を終了させる。その後、Ｐ
ＣＢ信号がＨｉｇｈレベルとされ、ＮＭＯＳトランジス
タＱ１１，Ｑ１８がＯＮするとともに、ＮＭＯＳトラン
ジスタＱ９，Ｑ１２，Ｑ１３がＯＮし、プリチャージ回
路ＰＣが動作することで上記ビット線対ＢＬ，ＢＬＢ電
位が１／２Ｖ_ccとされる。さらに、ＣＳＳ信号がＨｉｇ
ｈレベルとされることによってＮＭＯＳトランジスタＱ
２２，Ｑ２３がＯＮされる。このことによって、Ｎ型セ
ンスアンプＮＳＡ１のＱ１，２およびＮＳＡ２のＱ３，
４のコモンソース線とＰＳＡのＱ７，Ｑ８のコモンソー
ス線がショートされる。このとき、ＰＭＯＳトランジス
タＱ２８，Ｑ７，Ｑ５およびＱ２８，Ｑ８，Ｑ６に流れ
る電流によりノードａ，ｂは１／２Ｖ_ccより高い電位に
保持される。その後、ＳＷ信号がＨｉｇｈレベルにされ
るとともに、ＰＰＬＢ信号がＨｉｇｈレベルとされるこ
とによって、しきい値電圧Ｖ_thを補償するための制御回
路ＣＮＴＲＬ１が動作する。この動作は、まず、ＳＷ信
号がＨｉｇｈレベルにされることによって、ＰＭＯＳト
ランジスタＱ７，Ｑ８がＯＦＦされ、ＰＰＬＢがＨｉｇ
ｈレベルとされることによって、ＰＭＯＳトランジスタ
Ｑ２８がＯＦＦされる。このとき、ＰＭＯＳトランジス
タＱ５，Ｑ６を通してノードａ，ｂを放電する電流が、
ノードａは１／２Ｖ_ccよりＰＭＯＳトランジスタＱ５の
Ｖｔｈ分だけ高い電位になるまで、またノードｂは１／
２Ｖ_ccよりＰＭＯＳトランジスタＱ６のＶｔｈ分だけ高
い電位になるまで流れることによって上記ノードａ，ｂ
間の電位差がしきい値電圧Ｖ_th差分だけ生じる。次の読
み出し動作に先立って、シェアード信号ＳＨＲがＬｏｗ
レベルとされ、選択されないビット線（この場合は右側
のメモリアレイ）を切り離しておき、上記ＣＳＳ信号が
Ｌｏｗレベルとされることによって、上記Ｎ型センスア
ンプＮＳＡ１，２とＰＳＡのコモンソースショートを終
了させる。同時に、ＰＣＢ信号をＬｏｗレベルにするこ
とによって、しきい値電圧Ｖ_th分の電圧の補償動作が終
了する。その後、ワード線ＷＬ１がＨｉｇｈレベルとさ
れることによって、メモリセル１が選択状態となって、
蓄積データとしての信号が上記ＮＭＯＳトランジスタＱ
１０およびキャパシタＣ３より構成されるメモリセル１
から取り出される。その後、シェアード信号ＳＨＬがＬ
ｏｗレベルとされることによって、シェアードＭＯＳト
ランジスタＱ１４，１５がＯＦＦされ、左側のビット線
対ＢＬ，ＢＬＢが切り離される。その後、上記ＣＯＭ信
号がＬｏｗにされることにより、ＰＭＯＳトランジスタ
Ｑ２６がＯＮされ、プリセンス動作が行われる。このと
き、メモリセルと同一の構造の固定容量をカップリング
容量に用いて、カップリング容量の対向電極をＨＶＣ２
（１／２Ｖ_cc）からＶ_ccへ変化させることにより、ビッ
ト線ＢＬ０，ＢＬ０Ｂの電位差を大きくすることができ
る。ここで、上記カップリング容量の対向電極はＶ_ccに
限定されず、電源電圧よりも小さい電位に固定すること
によっても同様の目的を達成できる。さらに、上記ＰＰ
Ｂ信号，ＰＰＬＢ信号がＬｏｗレベルとされることによ
り、ＰＭＯＳトランジスタＱ２７，Ｑ２８がＯＮされ
る。その後、上記ＳＷ信号がＬｏｗレベルとされること
によりＰＭＯＳトランジスタＱ７，８がＯＮされ，ＰＮ
信号がＨｉｇｈレベルとされることにより、ＮＭＯＳト
ランジスタＱ２４がＯＮされ、センスアンプコモンソー
スの電位をＰＭＯＳトランジスタ側はＨｉｇｈレベルに
ＮＭＯＳトランジスタ側はＬｏｗレベルにしてビット線
対ＢＬ０，ＢＬ０Ｂの電位差をラッチする。さらに、そ
の後、上記シェアード信号ＳＨＲ，ＳＨＬがＯＮされる
ことにより、センスアンプ内で増幅した信号をビット線
ＢＬに伝送する。そして、ＹＳ信号がＨｉｇｈレベルと
されることにより、ＮＭＯＳトランジスタＱ２０，Ｑ２
１がＯＮされ、コモンデータ線ＣＤ，ＣＤＢに信号が伝
えられる。

【００１３】図１０（ａ）にカップリング容量として用
いるキャパシタＣ１，Ｃ２の断面構造の要部概略図を示
す。このキャパシタは、メモリアレイにおけるメモリセ
ルのキャパシタと同様にＦＩＮ−ＳＴＣ（フィン−スタ
ックドトレンチキャパシタ）構造により形成されてい
る。図１０（ｂ）に本発明のＤＲＡＭにＦＩＮ−ＳＴＣ
を使用した場合のレイアウト図を示す。この場合、メモ
リセルと同様の構造のキャパシタを使用しているため、
トランジスタ容量に比べ、小面積でカップリング容量を
獲得できる。このことにより、チップ面積の増加を防止
できるとともにプロセス上工程が増加しないために有利
である。図１０（ｃ）に本発明のＤＲＡＭのカップリン
グ容量としてＭＯＳ容量を使用した場合と、メモリセル
と同一構造の固定容量を使用した場合を比較した表を示
す。ＭＯＳ容量を使用した場合、チップ面積が大巾に増
加するだけでなく、上述したように容量の電圧依存性も
増加し、カップリング容量／ビット線容量に対するノイ
ズ量も不安定であり、このことにより、しきい値電圧Ｖ
_thの補償動作の制御も困難となる。これに対し、メモリ
セルと同一構造の固定容量を使用した場合は、上記した
ようにチップ面積の増加が防止でき、容量の電圧依存性
も小さいとともに、カップリング容量／ビット線容量に
対するノイズ量も安定し、しきい値電圧Ｖ_thの補償動作
の制御も容易となる。このように、本発明ではカップリ
ング容量としてメモリセルと同様の構造を用いるととも
に、シェアードＭＯＳトランジスタを設けてセンスアン
プとビット線を切離し、前述したようにしきい値電圧制
御回路におけるカップリング動作を１／２Ｖ_ccから０Ｖ
に変化させることにより、しきい値電圧Ｖ_thの補償を行
なう。また、後述するメインアンプにおける差動アンプ
についても同様にしてカップリング容量を形成する。

【００１４】図１１に本発明のＤＲＡＭのレイアウトの
要部概略図を示す。本発明のＤＲＡＭは、１つのセンス
アンプと接続できるビット数が増加でき、かつセンスア
ンプのしきい値電圧のばらつきを補償し、センスアンプ
の正常動作を維持できるため、チップ面積が大巾に低減
でき、大容量かつ小型なＤＲＡＭが実現できる。

【００１５】次に、この差動アンプをＤＲＡＭのメイン
アンプに適用したときの場合について、図１２に回路図
を、図１３にその動作波形図を示す。この実施例は一例
として、ＮＭＯＳトランジスタのしきい値電圧のばらつ
きを補償するものとして説明する。まず、図１１の回路
図の構成について以下に説明する。本実施例ではメイン
アンプとしてはＰＭＯＳトランジスタＱ１，Ｑ２によっ
てＰ型メインアンプＰＭＡ１およびＰＭＯＳトランジス
タＱ３，Ｑ４によってＰ型メインアンプＰＭＡ２が構成
される。また、ＮＭＯＳトランジスタＱ５，Ｑ６によっ
てＮ型メインアンプＮＭＡが構成され、上記Ｐ型メイン
アンプＰＭＡ１と上記Ｎ型メインアンプＮＭＡの間に、
ＮＭＯＳトランジスタＱ９，Ｑ１２，Ｑ１３によってプ
リチャージ回路ＰＣが構成される。そして、ＮＭＯＳト
ランジスタＱ１６，Ｑ１７をスイッチＭＯＳトランジス
タとして使用することによって、コモンデータ線ＣＤ，
ＣＤＢとメインアンプ入出力線ＭＡＴ，ＭＡＢとの接続
が制御できるようになる。ここで、ＮＭＯＳトランジス
タＱ６のしきい値電圧Ｖ_thを基準として、ＮＭＯＳトラ
ンジスタＱ５のしきい値電圧Ｖ_thが低いとするため、こ
のしきい値電圧Ｖ_th差分の電圧をＮＭＯＳトランジスタ
Ｑ５に補償するための回路が構成される。このメインア
ンプは、上記ＮＭＯＳトランジスタＱ５のソース側のノ
ードにあらかじめＶ_th差分の電位を付与し、キャパシタ
Ｃ１，Ｃ２を用いたカップリングによるプリアンプを行
うことで正常動作が保証されるものである。

【００１６】このＤＲＡＭのデータ書き込み動作以後の
データ読み出し動作について、図１３の動作波形図に従
って以下に説明する。データ書き込み動作以後のメイン
アンプ入出力線ＭＡＴはＨｉｇｈレベル，メインアンプ
入出力線ＭＡＢはＬｏｗレベルに増幅された状態とされ
るが、ここでＹセレクト線ＹＳがＬｏｗレベルとされ
る。その後、ＭＰＰＢ信号がＨｉｇｈレベルにされるこ
とにより、ＰＭＯＳトランジスタＱ２４がＯＦＦされ、
ＭＣＯＭ信号がＬｏｗレベルとされることによってＮＭ
ＯＳトランジスタＱ２６がＯＦＦされる。さらに、ＭＰ
Ｎ信号がＬｏｗレベルとされ、ＮＭＯＳトランジスタＱ
２７がＯＦＦされることによってメインアンプによるメ
インアンプ入出力線対ＭＡＴ，ＭＡＢの増幅動作を終了
させる。その後、ＭＰＣＢ信号がＨｉｇｈレベルとさ
れ、ＮＭＯＳトランジスタＱ１１，Ｑ１８がＯＮすると
ともに、ＮＭＯＳトランジスタＱ９，Ｑ１２，Ｑ１３が
ＯＮし、プリチャージ回路ＰＣが動作することで上記メ
インアンプ入出力線対ＭＡＴ，ＭＡＢ電位が１／２Ｖ_cc
とされる。さらに、ＭＣＳＳ信号がＨｉｇｈレベルとさ
れることによってＮＭＯＳトランジスタＱ２２，Ｑ２３
がＯＮされる。このことによって、Ｐ型メインアンプＰ
ＭＡ１のＱ１，２およびＱ３，４のコモンソース線とＮ
ＭＡのＱ７，Ｑ８のコモンソース線がショートされる。
このとき、ＮＭＯＳトランジスタＱ６，Ｑ８，Ｑ２８お
よびＱ５，Ｑ７，Ｑ２８に流れる電流によりノードａ，
ｂは１／２Ｖ_ccより低い電位に保持される。その後、Ｍ
ＳＷ信号がＬｏｗレベルにされるとともに、ＭＰＮＬ信
号がＬｏｗレベルとされることによって、しきい値電圧
Ｖ_th差を補償するための制御回路ＣＮＴＲＬ１が動作を
する。この動作は、まず、ＭＳＷ信号がＬｏｗレベルに
されることによって、ＮＭＯＳトランジスタＱ７，Ｑ８
がＯＦＦされ、ＭＰＮＬがＬｏＷレベルとされることに
よって、ＮＭＯＳトランジスタＱ２８がＯＦＦされる。
このとき、上記ＮＭＯＳトランジスタＱ５，Ｑ６を通し
てノードａ，ｂを充電する電流が流れ、ノードａは１／
２Ｖ_ccより上記ＮＭＯＳトランジスタＱ５のＶｔｈ分だ
け低い電位になるまで、またノードｂは１／２Ｖ_ccより
上記ＮＭＯＳトランジスＱ６のＶｔｈ分だけ低い電位に
なるまで電流が流れることによって上記ノードａ，ｂ間
の電位差がしきい値電圧Ｖ_th差分だけ生じる。次の読み
出し動作に先立って、入出力ＩＯＣ信号がＬｏｗレベル
とされ、選択されないメインアンプ入出力線ＭＡＴ，Ｍ
ＡＢとコモンデータ線ＣＤ，ＣＤＢを切り離しておき、
上記ＭＣＳＳ信号がＬｏｗレベルとされることによっ
て、上記Ｎ型メインアンプＮＭＡ信号とＰＭＡ１，ＰＭ
Ａ２のコモンソースショートを終了させる。同時に、Ｍ
ＰＣＢ信号をＬｏｗレベルにすることによって、しきい
値電圧Ｖ_th分の電圧の補償動作が終了する。その後、Ｙ
セレクト線ＹＳがＨｉｇｈレベルとされることによっ
て、コモンデータ線ＣＤ，ＣＤＢが活性化されデータが
取り出される。その後、入出力信号ＩＯＣがＬｏｗレベ
ルとされることによって、スイッチＭＯＳトランジスタ
Ｑ１６，１７がＯＦＦされ、左側のメインアンプ入出力
線対ＭＡＴ，ＭＡＢとコモンデータ線ＣＤ，ＣＤＢとが
切り離される。その後、上記ＭＣＯＭ信号がＨｉｇｈに
されることにより、ＮＭＯＳトランジスタＱ２６がＯＮ
され、プリセンス動作が行われる。このとき、メモリセ
ルと同一の構造の固定容量をカップリング容量に用い
て、カップリング容量の対向電極をＨＶＣ２（１／２Ｖ
_cc）から０Ｖへ変化させることにより、メインアンプ入
出力線ＭＡＴ，ＭＡＢの電位差を大きくすることができ
る。ここで、上記カップリング容量の対向電極は０Ｖに
限定されず電源電圧よりも小さい電位とされることによ
っても同様の目的を達成できる。さらに、上記ＭＰＮ信
号，ＭＰＮＬ信号がＨｉｇｈレベルとされることによ
り、ＮＭＯＳトランジスタＱ２７，Ｑ２８がＨｉｇｈレ
ベルとされる。その後、上記ＭＳＷ信号がＯＮされるこ
とによりＮＭＯＳトランジスタＱ７，８がＯＮされ，Ｍ
ＰＰＢ信号がＬｏｗレベルとされることにより、ＰＭＯ
ＳトランジスタＱ２４がＯＮされ、センスアンプコモン
ソースの電位をＮＭＯＳトランジスタ側はＬｏｗレベル
にＰＭＯＳトランジスタ側はＨｉｇｈレベルにしてメイ
ンアンプ入出力線対ＭＡＴ，ＭＡＢの電位差をラッチす
る。さらに、その後、上記入出力信号ＭＡＴ，ＭＡＢが
ＯＮされることにより、メインアンプ内で増幅した信号
をメインアンプ入出力線ＭＡＴに伝送する。そして、Ｙ
セレクトＹＳ信号がＨｉｇｈレベルとされることによ
り、ＮＭＯＳトランジスタＱ２０，Ｑ２１がＯＮされ、
コモンデータ線ＣＤ，ＣＤＢに信号が伝えられる。本実
施例では、ＮＭＯＳトランジスタのしきい値電圧を補償
する場合について記載したが、ＰＭＯＳトランジスタの
しきい値電圧を補償する場合も同様にすることができ
る。また、センスアンプとメインアンプにおいて同時に
しきい値電圧を補償する回路を設けることも可能であ
り、さらにＤＲＡＭとしての信頼性を保持することがで
きる。ここで、３層配線を用いる場合は、図１，図８，
図１２においてプリチャージ用ＭＯＳトランジスタＱ１
１，Ｑ１８が不要となり、Ｙセレクト線およびスイッチ
ＭＯＳトランジスタＱ２０，Ｑ２１，コモンデータ線Ｃ
Ｄ，ＣＤＢが、ＮＭＯＳトランジスタＱ１，Ｑ２の横に
配置できるため、反転情報の書き込みへのスピードへの
影響をおよぼさないため、図１，図１２ではＰＭＯＳト
ランジスタによって構成されるＰ型センスアンプＰＳＡ
２が省略でき、図８ではＮＭＯＳトランジスタによって
構成されるＮ型センスアンプが省略できる。

【００１７】図１４に本発明の差動アンプを適用したＤ
ＲＡＭの機能ブロック図を示す。まず、このＤＲＡＭの
データ書き込み・読み出し動作について説明する。ま
ず、メモリセルへのデータ書き込み動作は入出力回路Ｉ
／Ｏに外部からデータが入力され、その後ライト・イネ
ーブル信号ＷＥＢがＬｏｗになることによってスイッチ
ＳＷＴがＯＦＦし、メインアンプＭＡとの接続が遮断さ
れる。一方、中央処理装置ＣＰＵから発生されたクロッ
ク信号としてのロウ・アドレス・ストローブ信号ＲＡＳ
Ｂ，カラム・アドレス・ストローブ信号ＣＡＳＢおよび
外部より指定されたアドレス信号がアドレスバッファＡ
ＤＢに入力される。そして、ＹデコーダＹＤＣＲを介し
てビット線ＢＬを選択し、さらにトランスファＭＯＳト
ランジスタのゲート電極に電圧を印加することによって
上記トランスファＭＯＳトランジスタをＯＮさせデータ
を転送し、センスアンプＳＡによって入力データを増幅
する。一方、アドレスバッファＡＤＢに入力されたアド
レス信号は上記したクロック信号と同期してプリデコー
ドされ、ＸデコーダＸＤＣＲを介してワード線ＷＬを選
択し、ワードドライバＷＬＤＲＩＶＥによって信号が増
幅され、指定したアドレスのメモリセルに外部より入力
されたデータを書き込んでいる。また、メモリセルから
のデータの読み出し動作について以下に説明する。上記
中央処理装置ＣＰＵから発生されたクロック信号ＲＡＳ
Ｂ，ＣＡＳＢおよび外部より指定されたアドレス信号が
アドレスバッファＡＤＢに入力される。一方、ライト・
イネーブル信号ＷＥＢがＨｉｇｈレベルとなり、スイッ
チＳＷＴがＯＮすることによって、上記トランスファＭ
ＯＳトランジスタとメインアンプＭＡとが接続される。
そして、ＹデコーダＹＤＣＲを介してビット線ＢＬを選
択するとともにトランスファＭＯＳトランジスタをＯＮ
させ、出力バッファＯＢをＯＮさせる。また、一方上記
アドレスバッファＡＤＢに入力されたアドレス信号はプ
リデコードされ、Ｘデコーダに入力されることによって
ワード線ＷＬを選択するとともにワードドライバＷＬｄ
ｒｉｖｅによってその信号は増幅される。このことによ
って、外部から指定されたアドレスにおけるメモリセル
から蓄積データが読み出され、そのデータはビット線Ｂ
Ｌから上記トランスファＭＯＳトランジスタを介して読
み出される。そして、上記スイッチＳＷＴがＯＮされて
いるために、メインアンプＭＡにて上記データが増幅さ
れ、上記出力バッファＯＢから入出力回路Ｉ／Ｏからデ
ータが読み出される。このようにして、からデータの読
み出しおよび本発明のＤＲＡＭへのデータの書き込みが
行われる。このＤＲＡＭにおけるセンスアンプＳＡとメ
インアンプＭＡにそれぞれしきい値を補償するための回
路を設けた差動アンプを用いるか否かは任意に設定する
ことができる。そして、本発明の差動アンプをセンスア
ンプとして適用した場合は、ＤＲＡＭはビット数が多
く、大容量であってもデータの反転等の誤動作が起こり
にくく、また、センスアンプＳＡの占有面積が減少でき
るため、チップ面積が著しく減少できるとともにレイア
ウト効率が向上できる。また、本発明の差動アンプをメ
インアンプとして適用した場合は、誤動作を防止でき、
信頼性が大幅に向上する。

【００１８】（実施例２）図１５に本発明のＤＲＡＭを
用いたメモリボードの機能ブロック図を示す。このシス
テムは、ＤＲＡＭ ＩＣ ＡＲＲＡＹ及び中央処理装置
ＣＰＵと上記ＤＲＡＭと、中央処理装置ＣＰＵとをイン
ターフェースするためのインターフェース回路Ｉ／Ｆに
より構成されている。このＤＲＡＭ ＩＣ ＡＲＲＡＹ
は実装された状態の本発明のＤＲＡＭにより構成されて
いる。まず、このＤＲＡＭシステムと中央処理装置ＣＰ
Ｕとの間の入出力信号について説明する。中央処理装置
ＣＰＵにより形成されるアドレス信号Ａ０〜Ａｋは本発
明のＤＲＡＭのアドレスを選択する。そして、リフレッ
シュ指示信号ＲＥＦＧＲＮＴは本発明のＤＲＡＭのメモ
リ情報をリフレッシュさせる制御信号である。ライトイ
ネーブル信号ＷＥＢは、本発明のＤＲＡＭにおけるデー
タの読み出し及び書込み制御信号である。また、メモリ
起動信号ＭＳは本発明のＤＲＡＭのメモリ動作を開始さ
せる制御信号である。そして、データバスにおける入出
力データＤ１〜ＤＢは中央処理装置ＣＰＵとＤＲＡＭ間
で伝送される。さらに、リフレッシュ要求信号ＲＥＦＲ
ＥＱは本発明のＤＲＡＭのメモリ情報のリフレッシュを
要求する制御信号である。上記インターフェース回路Ｉ
／Ｆにおいて、ロウアドレスレシーバーＲＡＲは上記中
央処理装置ＣＰＵから送出されるアドレス信号Ａ０〜Ａ
ｋのうち、アドレス信号Ａ０〜Ａｉを受信し、本発明の
ＤＲＡＭの動作にあったタイミングのアドレス信号に変
換する。そして、カラムアドレスレシーバーＣＡＲは上
記アドレス信号Ａ０〜Ａｋのうち、アドレス信号Ａｉ＋
１〜ＡＪを受信する。そして、本発明のＤＲＡＭの動作
にあったタイミングのアドレス信号に変換する。また、
上記アドレスレシーバーＡＤＲは上記アドレス信号のう
ちＡ０〜Ａｋのうちアドレス信号Ａｊ＋１〜Ａｋを受信
する。そしてさらに、本発明のＤＲＡＭの動作にあった
タイミングのアドレス信号に変換する。デコーダＤＣＲ
によって本発明のＤＲＡＭのチップを選択するためのチ
ップ選択制御信号（以下ＣＳ１〜ＣＳｍと記す）を送出
させる。ＲＡＳコントロール回路ＲＡＳ−ＣＮＴＲＬ
は、本発明のＤＲＡＭ動作にあったタイミングのチップ
選択信号及びロウアドレス取り込み用信号を送出させ
る。アドレスマルチプレクサＡＤＭＰＸは上記アドレス
信号Ａ０〜ＡｉならびにＡｉ＋１〜Ａｊを時系列的に多
重化して本発明のＤＲＡＭに送出する。データバスドラ
イバＤＢＤは上記中央処理装置ＣＰＵと本発明のＤＲＡ
Ｍとの間のデータの入出力が上記ＷＥＢ信号により切り
換えられる。コントロール回路ＣＮＴＲＬは上記アドレ
スマルチプレクサＡＤＭＰＸ，ＲＡＳコントロール回路
ＲＡＳ−ＣＮＴＲＬ，データバスドライバＤＢＤ，本発
明のＤＲＡＭ等を制御する信号を送出する。 次にこの
ＤＲＡＭシステム内におけるアドレス信号の働きを説明
する。上記中央処理装置ＣＰＵから送出されるアドレス
信号Ａ０〜ＡｋはこのＤＲＡＭシステム内でアドレス信
号Ａ０〜Ａｊとアドレス信号Ａｊ＋１〜Ａｋの２つの機
能に分離される。すなわち、アドレス信号Ａ０〜Ａｊは
本発明のＤＲＡＭの各チップ内のメモリマトリクスのロ
ウ系とカラム系のアドレス信号として使用される。つま
り、アドレス信号Ａ０〜Ａｉは本発明のＤＲＡＭのＩＣ
チップアレイのロウ選択に、Ａｉ＋１〜ＡｊをＩＣチッ
プアレイのカラム選択に割り当てるように設計されてい
る。

【００１９】次にこのＤＲＡＭシステム内における回路
動作を説明する。まず、アドレス信号Ａ０〜Ａｉ、Ａｉ
＋１〜ＡｊはそれぞれロウアドレスレシーバーＲＡＲ，
カラムアドレスレシーバーＣＡＲを介してアドレスマル
チプレクサＡＤＭＰＸに印加される。そして、上記アド
レスマルチプレクサＡＤＭＰＸにおいて、ＲＡＳｂＢ信
号があるレベルになるとロウアドレス信号Ａ０〜Ａｉが
送出され、本発明のＤＲＡＭにおけるアドレス端子に印
加される。このとき、カラムアドレス信号Ａｉ＋１〜Ａ
ｊは上記アドレスマルチプレクサＡＤＭＰＸから送出さ
れないようになっている。次にＲＡＳｂＢ信号が上記と
逆レベルになるとカラムアドレス信号Ａｉ＋１〜Ａｊが
上記アドレスマルチプレクサＡＤＭＰＸから送出され、
上記アドレス端子に印加される。このとき、ロウアドレ
ス信号Ａ０〜Ａｉは上記アドレスマルチプレクサＡＤＭ
ＰＸから送出されないようになっている。このようにし
て上記アドレス信号Ａ０〜ＡｉおよびＡｉ＋１〜Ａｊは
ＲＡＳｂＢ信号のレベルにより時系列的に本発明のＤＲ
ＡＭのアドレス端子に印加される。また、チップ選択信
号Ａｊ＋１〜ＡｋはデコーダＤＣＲを通して主として本
発明のＤＲＡＭ内のチップを選択する。そして、チップ
選択信号ＣＳ１〜ＣＳｍに変換され、チップ選択用信号
及びロウアドレス取り込み用信号として使われる。

【００２０】次に、本発明のＤＲＡＭの各行におけるチ
ップ内のアドレスの設定動作を説明する。まず、ロウア
ドレス信号Ａ０〜Ａｉが本発明のＤＲＡＭのすべてのＩ
Ｃチップのアドレス端子に印加される。その後、ＲＡＳ
１Ｂ〜ＲＡＳｍＢ信号のうち、１つの信号例えばＲＡＳ
１Ｂ信号があるレベルになると最上段のＢ個のＩＣが選
択されると仮定する。このとき、上記ＩＣ（ＩＣ１１，
ＩＣ１２，・・・，ＩＣ１Ｂ）チップ内のメモリマトリ
クスアレイのロウアドレスに上記ロウアドレス信号Ａ０
〜ＡｉがＲＡＳ１Ｂ信号よりも前に上記ＩＣに印加され
る。この理由はＲＡＳ１Ｂ信号が上記ロウアドレス信号
Ａ０〜Ａｉよりも前に印加されると、ロウアドレス信号
以外の信号を取り込む可能性があるからである。次にカ
ラムアドレス信号Ａｉ＋１〜Ａｊが本発明のＤＲＡＭの
すべてのＩＣチップのアドレス端子に印加される。その
後、ＲＡＳ１Ｂ信号から遅延したＣＡＳＢ信号があるレ
ベルになると上記最上段のｎＭ，Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号Ａｉ＋１〜Ａｊが取り込まれる。ここで、
上記カラムアドレス信号Ａｉ＋１〜ＡｊがＣＡＳＢ信号
よりも前に上記ＩＣに印加される理由は上記理由と同様
である。また、ＣＡＳＢ信号の働きは、ロウアドレス信
号Ａ０〜Ａｉあるいはカラムアドレス信号Ａｉ＋１〜Ａ
ｊのどちらの信号を送っているかを区分することにあ
る。以上の動作により、本発明におけるＤＲＡＭの最上
段ｎＭ，Ｂ個のチップ内アドレスが設定される。また、
本発明のＤＲＡＭの最上段を除くＩＣはＲＡＳ２Ｂ〜Ｒ
ＡＳｍＢ信号がＲＡＳ１Ｂのレベルと逆レベルのため選
択されないようになっている。

【００２１】次に上記設定されたアドレスにおけるデー
タの書込み動作及び読み出し動作を説明する。データの
書込み動作及び読み出し動作は上記ＷＥＢ信号のハイレ
ベルまたはロウレベルによって決定されるように設計さ
れている。データの書込み動作は、上記ＷＥＢ信号があ
るレベルのときに上記設定されたアドレスに中央処理装
置ＣＰＵからのデータＤＩ１〜ＤＩＢが印加されること
によって行なわれる。読み出し動作は上記ＷＥＢ信号が
上記と逆レベルのときに書込みを完了している上記それ
ぞれのアドレスのデータＤｏ１〜ＤｏＢがＢビットで出
力されることによって行なわれる。コントロール回路Ｃ
ＮＴＲＬは上記中央処理装置ＣＰＵからの命令信号すな
わちＲＥＦＧＲＮＴ信号，ＷＥＢ信号，ＭＳ信号を受
け、ＣＡＳＢ信号，ＲＡＳａＢ信号，ＲＡＳｂＢ信号，
ＷＥＢ信号をそれぞれ送出する。これらの送出されるコ
ントロール信号の働きを説明する。ＣＡＳＢ信号は、ロ
ウアドレス信号Ａ０〜Ａｉあるいはカラムアドレス信号
Ａｉ＋１〜Ａｊのどちらが本発明のＤＲＡＭ内の各チッ
プに送出されているかを区分するための信号及びＩＣチ
ップのカラムアドレス信号を取り込むための信号であ
る。ＲＡＳａＢ信号は、ＣＳ１〜ＣＳｍ信号をタイミン
グを合わせて本発明のＤＲＡＭ内のＩＣチップアレイに
供給するための信号である。ＷＥＢ信号は本発明のＤＲ
ＡＭ内のＩＣチップ内のメモリセルからのデータの読み
出し及びメモリセルへのデータの書込みを決定するため
の信号である。ＲＡＳｂＢ信号はアドレスマルチプレク
サＡＤＭＰＸからロウアドレス信号Ａ０〜Ａｉ及びカラ
ムアドレス信号Ａｉ＋１〜Ａｊを時系列多重化信号に変
換するための切り換えタイミング信号である。そして、
さらにＲＡＳＢ（ＲＡＳＢ１〜ＲＡＳＢｍ）信号の１つ
が選択されたとき、上記アドレスマルチプレクサＡＤＭ
ＰＸからはロウアドレス信号Ａ０〜Ａｉが出力されてい
るように、ロウアドレス信号Ａ０〜Ａｉとカラムアドレ
ス信号Ａｉ＋１〜Ａｊの切り換え時期をＲＡＳａＢ信号
から遅延させた信号にしている。

【００２２】次に上記ＷＥＢ信号とデータバスドライバ
ＤＢＤの関係を説明する。コントロール回路ＣＮＴＲＬ
から送出されたＷＥＢ信号は本発明のＤＲＡＭ及びデー
タバスドライバＤＢＤに印加される。例えば、上記ＷＥ
Ｂ信号が高レベルのとき、読み出しモードとなり、本発
明のＤＲＡＭのデータが出力され、データバスドライバ
ＤＢＤを介して中央処理装置ＣＰＵへ送出される。この
とき、入力データはＷＥＢ信号によりＤＢＤから本発明
のＤＲＡＭに取り込まないように制御されている。ま
た、上記ＷＥＢ信号が低レベルのとき、書込みモードと
なり、本発明のＤＲＡＭのデータ入力端子に中央処理装
置ＣＰＵから入力データが上記データバスドライバＤＢ
Ｄを介して印加され、設定されたアドレスにデータが書
き込まれる。このとき本発明のＤＲＡＭのデータ出力は
上記ＷＥＢ信号により上記データバスドライバＤＢＤか
ら出力されないように制御されている。このように、本
発明のＤＲＡＭにより、ＤＲＡＭ ＩＣ ＡＲＲＡＹを
構成することにより、小型，低コスト，大容量かつデー
タの信頼性のあるメモリボードが実現できる。

【００２３】（実施例３）図１６に本発明のＤＲＡＭを
用いたＩＣカードの要部概略図を示す。プラスチック基
板上に本発明のＤＲＡＭ及びマイクロコントローラが搭
載されている。上記マイクロコントローラは本発明のＤ
ＲＡＭ用制御回路であって、本発明のＤＲＡＭの動作を
制御する。また、本発明のＤＲＡＭ及びマイクロコント
ローラの内部配線と上記プラスチック基板上の配線とは
互いに接続されている。さらに上記コネクタと上記プラ
スチック基板上の配線とが電気的に接続されており、上
記コネクタと外部のシステムにおけるインタフェース回
路とを接続する。このことによって、各種システムの情
報としてＩＣカードを使用することが出来る。また、本
実施例では本発明のＤＲＡＭ用制御回路としてのマイク
ロコントローラをＩＣカードに内蔵した場合の例を示し
たが、上記マイクロコントローラをＩＣカード内に設け
ず、独立に形成しても良い。このＩＣカードを従来のフ
ロッピーディスクのようにワークステーション以下の小
型及び携帯用のコンピュータシステムにおける交換可能
な補助記憶媒体として利用すれば、ディスクを回転させ
る必要が無く、システム全体の小型化，軽量化および薄
型化が図れるとともに、消費電力を低減でき、さらに大
容量の情報を高速に読み書きできるので、システム全体
としての処理能力が向上する。

【００２４】（実施例４）図１７に本発明のＤＲＡＭを
用いたコンピュータシステムの要部概略図を示す。この
コンピュータシステムは、情報機器としての中央処理装
置ＣＰＵ，上記情報処理システム内に構築したＩ／Ｏバ
ス，ＢＵＳ Ｕｎｉｔ，主記憶メモリや拡張メモリなど
高速メモリをアクセスするメモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとし
てのＤＲＡＭ，基本制御プログラムが格納されたＲＯ
Ｍ、先端にキーボードが接続されたキーボードコントロ
ーラＫＢＤＣ等によって構成される。さらに、表示アダ
プタとしてのＤｉｓｐｌａｙａｄａｐｔｅｒがＩ／Ｏバ
スに接続され、上記Ｄｉｓｐｌａｙ ａｄａｐｔｅｒの
先端にはディスプレイが接続されている。そして、上記
Ｉ／ＯバスにはパラレルポートＰａｒａｌｌｅｌ Ｐｏ
ｒｔＩ／Ｆ，マウス等のシリアルポートＳｅｒｉａｌ
Ｐｏｒｔ Ｉ／Ｆ、フロッピーディスクドライブＦＤ
Ｄ、上記Ｉ／ＯバスよりのＨＤＤＩ／Ｆに変換するバッ
ファコントローラＨＤＤ ｂｕｆｆｅｒが接続される。
また、上記メモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔ
ｒｏｌ Ｕｎｉｔからのバスと接続されて拡張ＲＡＭ及
び主記憶メモリとしてのＤＲＡＭが接続されている。こ
こで、このコンピュータシステムの動作について説明す
る。電源が投入されて、動作を開始するとまず上記中央
処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバスを通し
てアクセスし、初期診断、初期設定を行なう。そして、
補助記憶装置からシステムプログラムを主記憶メモリと
してのＤＲＡＭにロードする。また、上記中央処理装置
ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラ
にＨＤＤをアクセスするものとして動作する。そして、
システムプログラムのロードが終了すると、ユーザーの
処理要求に従い、処理を進めていく。なお、ユーザーは
上記Ｉ／Ｏバス上のキーボードコントローラＫＢＤＣや
表示アダプタＤｉｓｐｌａｙ ａｄａｐｔｅｒにより処
理の入出力を行ないながら作業を進める。そして、必要
に応じてパラレルポートＰａｒａｌｌｅｌ Ｐｏｒｔ
Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／
Ｆに接続された入出力装置を活用する。また、本体上の
主記憶メモリとしてのＤＲＡＭでは主記憶容量が不足す
る場合は、拡張ＲＡＭにより主記憶を補う。ユーザーが
ファイルを読み書きしたい場合には、ユーザーは上記Ｈ
ＤＤが補助記憶装置であるものとして補助記憶装置への
アクセスを要求する。そして、本発明のＤＲＡＭによっ
て構成されたファイルシステムはそれを受けてファイル
データのアクセスを行なう。このように、本発明のＤＲ
ＡＭをコンピュータシステムに応用することによって、
上述したような携帯用のコンピュータシステムに応用す
ることができる。このことによって、従来のディスクを
回転させる必要がなく、システム全体の小型化，軽量
化，薄型化が図れるとともに消費電力を低減でき、さら
に大容量の情報を高速に読み書きできるので、コンピュ
ータシステム全体としての処理能力を向上させることが
できる。さらに、従来のディスクを本発明のＤＲＡＭで
置き換えているため、携帯用コンピュータにおいて問題
となる耐衝撃性が向上でき、コンピュータシステムにお
ける信頼性を向上させることができる。

【００２５】

【発明の効果】ＤＲＡＭの差動アンプの感度が向上さ
れ、１つのセンスアンプに接続できるビット線の数を増
やすことができるため、センスアンプ数を減らせるため
ＤＲＡＭのチップ面積が低減でき、メインアンプに弧の
差動アンプを適用することにより動作の信頼性が向上す
る。また、ＤＲＡＭを主記憶メモリとして使用したメモ
リボードが小型になるため、データ処理システムとして
コストが低減できる。また、半導体ディスク装置として
磁気ディスクの代わりに使用することによってさらに小
型な信頼性を向上させたコンピュータシステムが実現で
きる。

【図面の簡単な説明】

【図１】本発明のＮＭＯＳトランジスタのしきい値を補
償する回路を有するセンスアンプ及びその制御回路を含
むＤＲＡＭの回路の概略図。

【図２】従来のＣＭＯＳセンスアンプの回路図およびそ
の動作波形図。

【図３】従来のしきい値電圧を補償するタイプのＣＭＯ
Ｓセンスアンプの回路図およびその動作波形図。

【図４】しきい値電圧Ｖ_thのばらつきによるノイズ量と
カップリング容量との関係を示す図およびしきい値電圧
Ｖ_thのばらつきによるノイズ量とカップリング容量のば
らつきについての関係を示す図。

【図５】従来のＤＲＡＭのレイアウトの概略図。

【図６】しきい値電圧Ｖ_thを補償するＣＭＯＳセンスア
ンプを適用したＤＲＡＭにおいてセンスアンプを１／４
にしたＤＲＡＭと従来のＤＲＡＭにおけるノイズ量を比
較した図。

【図７】本発明のＮＭＯＳトランジスタのしきい値を補
償する回路を有するセンスアンプ及びその制御回路を含
むＤＲＡＭの動作波形図。

【図８】本発明のＰＭＯＳトランジスタのしきい値を補
償する回路を有するセンスアンプ及びその制御回路を含
むＤＲＡＭの回路の概略図。

【図９】本発明のＰＭＯＳトランジスタのしきい値を補
償する回路を有するセンスアンプ及びその制御回路を含
むＤＲＡＭの動作波形図。

【図１０】本発明のセンスアンプあるいはメインアンプ
におけるキャパシタにメモリセル構造を用いたときのレ
イアウト図。

【図１１】本発明のＤＲＡＭのレイアウト図。

【図１２】本発明のＮＭＯＳトランジスタのしきい値を
補償する回路を有するメインアンプ及びその制御回路を
含むＤＲＡＭの回路の概略図。

【図１３】本発明のＮＭＯＳトランジスタのしきい値を
補償する回路を有するメインアンプ及びその制御回路を
含むＤＲＡＭの動作波形図。

【図１４】本発明のセンスアンプおよびあるいはメイン
アンプを使用したＤＲＡＭの機能ブロック図。

【図１５】本発明のＤＲＡＭを使用したメモリボードの
機能ブロック図。

【図１６】本発明のＤＲＡＭを使用したＩＣカードの機
能ブロック図。

【図１７】本発明のＤＲＡＭを使用したコンピュータシ
ステムの機能ブロック図。

【符号の説明】

ＢＬ，ＢＬＢ・・・ビット線、ＷＬ・・・ワード線、ＣＮＴＲ
Ｌ１，２・・・Ｖ_th制御回路、ＳＡ・・・センスアンプ、ＰＣ
・・・プリチャージ回路、ＡＤＢ・・・アドレスバッファ、Ｃ
Ｄ，ＣＤＢ・・・コモンデータ線、ＤＣＲ・・・デコーダ、Ｍ
ＡＴ，ＭＡＢ・・・メインアンプ入出力線、ＤＲＩＶＥ・・・
ドライバ、ＯＢ・・・出力バッファ、ＭＡ・・・メインアン
プ、ＳＷＴスイッチ、ＣＰＵ・・・中央処理装置、Ｉ／Ｆ・
・・インターフェース回路、ＲＡＲ・・・ロウアドレスレシ
ーバー、ＣＡＲ・・・カラムアドレスレシーバー、ＡＤＲ・
・・アドレスレシーバー、ＤＣＲ・・・デコーダ、ＲＡＳ−
ＣＮＴＲＬ・・・ＲＡＳコントロール回路、ＣＮＴＲＬ・・・
コントロール回路、ＤＢＤ・・・データバスドライバ、Ｒ
ＥＦＲＥＱ・・・リフレッシュ要求信号、ＭＳ・・・メモリ起
動信号、ＲＥＧＲＮＴ・・・リフレッシュ指示信号、ＡＤ
ＭＰＸ・・・アドレスマルチプレクサ、ＤＰ・・・ディスプレ
イ、ＦＤＤ・・・フロッピーディスクドライブ、ＦＤ・・・フ
ラッピーディスク、ｆｉｌｅ Ｍ・・・ファイルメモリ、
ＫＢ・・・キーボード、ＫＢＤＣ・・・キーボードコントロー
ラ、ＨＤＤ・・・ハードディスクドライブ、ｍａｉｎ Ｍ・
・・主記憶メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮沢 英之 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (56)参考文献 特開 昭56−105389（ＪＰ，Ａ) 特開 昭52−149449（ＪＰ，Ａ) 特開 昭59−167896（ＪＰ，Ａ) 特開 昭64−10493（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/409 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/108

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】複数のビット線対と複数のワード線との交
   点に設けられそれぞれ情報蓄積用の第１キャパシタを有
   する複数のメモリセルを含むメモリアレイと、前記複数
   のビット線対の各々に対応して設けられメモリセルから
   読み出された信号を第１電位又は第２電位に増幅するた
   めのセンスアンプと、前記複数のビット線対を前記第１
   電位と前記第２電位の中間の電位である第３電位にプリ
   チャージするためのプリチャージ手段とを有するダイナ
   ミック型ＲＡＭであって、 前記複数のセンスアンプのそれぞれは、ソースが共通に
   接続されゲートとドレインが互いに交差して結合された
   第１導電型の第１ＭＯＳトランジスタ対と、ゲートとド
   レインが互いに交差して結合された第２導電形の第２Ｍ
   ＯＳトランジスタ対と、前記第２ＭＯＳトランジスタ対
   の一方のトランジスタのソースに第１電極が接続される
   第２キャパシタと、前記第２ＭＯＳトランジスタ対の他
   方のトランジスタのソースに第３電極が接続される第３
   キャパシタと、前記第２ＭＯＳトランジスタ対の一方と
   他方に対応して設けられそれぞれのソースにそのソース
   ・ドレイン経路が接続された第４ＭＯＳトランジスタ対
   を含み、 前記第２キャパシタの残る第２電極と、前記第３キャパ
   シタの残る第４電極とは共通に接続され、 ダイナミック型ＲＡＭは、前記共通に接続された前記第
   ２電極及び前記第４電極を前記第１電位又は前記第３電
   位に駆動するための第１駆動手段と、前記複数のセンス
   アンプの前記第２ＭＯＳトランジスタ対のソースを前記
   第４ＭＯＳトランジスタ対を介して前記第１電位に駆動
   するための前記第１駆動手段とは独立に動作可能とされ
   る第２駆動手段とを更に有し、 前記第２及び第３キャパシタは、前記メモリセルの第１
   キャパシタと同一の構造であるか又は同一のプロセス工
   程で作成され、前記第１から第４電極が半導体基板の上
   部に形成されたＭＯＳ容量ではないキャパシタ構造を有
   することを特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】請求項１において、前記ダイナミック型Ｒ
   ＡＭは、前記複数のセンスアンプのそれぞれ対応する前
   記ビット線対との間に設けられ、センスアンプとビット
   線対とを切り離すための複数の第５ＭＯＳトランジスタ
   対を更に有することを特徴とするダイナミック型ＲＡ
   Ｍ。
3. 【請求項３】請求項１または２において、前記第１キャ
   パシタはフィン−スタックドトレンチキャパシタ構造を
   有することを特徴とするダイナミック型ＲＡＭ。
4. 【請求項４】請求項１から３のいずれかにおいて、前記
   第１導電型はＰ型であり、前記第２導電型はＮ型である
   ことを特徴とするダイナミック型ＲＡＭ。