JP4455409B2 - 走査回路及びその制御方法 - Google Patents
走査回路及びその制御方法 Download PDFInfo
- Publication number
- JP4455409B2 JP4455409B2 JP2005162912A JP2005162912A JP4455409B2 JP 4455409 B2 JP4455409 B2 JP 4455409B2 JP 2005162912 A JP2005162912 A JP 2005162912A JP 2005162912 A JP2005162912 A JP 2005162912A JP 4455409 B2 JP4455409 B2 JP 4455409B2
- Authority
- JP
- Japan
- Prior art keywords
- state
- register
- bypass
- scanning circuit
- state memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
本発明の第1の実施形態を説明する。図3は、本実施形態の走査回路を構成する一例の、シフトレジスタのレジスタ一段分を抜き出した回路である。301は走査を司る、レジスタを構成するメインのフリップフロップである。302は、その段の状態、機能を記憶する状態記憶のためのフリップフロップである。303,304は経路を切り替えるための組み合わせ論理回路であり、それぞれ、回路309からの値を入力すると共に、論理回路305,306からの値を入力する。回路309は、1を入力するとフリップフロップ302の出力信号Qを出力し、0を入力すると1(ハイレベル)を出力する。フリップフロップ302は、自身の状態記憶素子の値を出力する。論理回路305,306は、隣接の状態記憶素子からの出力と自身の状態記憶素子の出力を受けて状態記憶素子のメモリ値の変化を検知する。ここで、303は、レジスタ301の入力を制御する回路であり、レジスタの入力をローレベルに固定するか、前段のシフトレジスタからの出力307を受けるか、前段のシフトレジスタをバイパスした出力308を受けるかを制御する。また、304は、次段のバイパス入力部に、前段のシフトレジスタからの出力307を接続するか、もしくは前段のバイパスからの値308を受けるかを選択する。
本発明の第2の実施形態を図5を用いて説明する。複数の状態メモリ302で構成されるフリップフロップ群402は、複数の選択スイッチ501を介して共通のバス線に接続されている。第1の実施形態においてはシフトレジスタ構成となっており、初期化に所定のシフトが必要であった。本実施形態では、選択スイッチ501を介してフリップフロップ群402にランダムアクセスが可能なため、ある一部を一気に書き換えたりすることが可能となる。
302 状態メモリ
303,304,309 スイッチング回路
305 01検出回路
306 10検出回路
307 レジスタ出力信号
308 バイパス信号
401 シフトレジスタ開始信号端子
402 状態メモリ群
403〜410 バイパス回路
Claims (14)
- シフトレジスタを構成するために直列に接続される複数のレジスタと、
前記複数のレジスタのそれぞれに対応して状態を記憶する複数の状態メモリと、
前記複数のレジスタをそれぞれバイパスするための複数のバイパス回路とを有し、
前記各バイパス回路は、それに対応するレジスタの状態メモリの記憶状態に応じて、それに対応するレジスタをバイパスし、
前記状態メモリを、前記レジスタ一つあたりに二つ以上有し、かつ、前記複数の状態メモリのうち一つの出力を選択する選択回路を合わせて有することを特徴とする走査回路。 - 前記各バイパス回路は、それに対応するレジスタをバイパスするときには、それに対応するレジスタの状態メモリの記憶状態を保持したまま、それに対応するレジスタの出力を固定値にすることを特徴とする請求項1記載の走査回路。
- 前記状態メモリは、それに対応するレジスタをバイパスするか否かの状態を記憶し、
前記各バイパス回路は、それに対応するレジスタの状態メモリがバイパスする状態を記憶するときには、それに対応するレジスタをバイパスし、それに対応するレジスタの出力を固定値にすることを特徴とする請求項2記載の走査回路。 - 前記各バイパス回路は、それに対応するレジスタの状態メモリがバイパスしない状態を記憶し、かつその前段のレジスタの状態メモリがバイパスしない状態を記憶するときには、それに対応するレジスタにその前段のレジスタの出力を入力することを特徴とする請求項3記載の走査回路。
- 前記各バイパス回路は、それに対応するレジスタの状態メモリがバイパスしない状態を記憶し、かつその前段のレジスタの状態メモリがバイパスする状態を記憶するときには、それに対応するレジスタにその前段のレジスタをバイパスした信号を入力することを特徴とする請求項4記載の走査回路。
- 前記複数の状態メモリは、それぞれが直列に接続されたシフトレジスタ構成であることを特徴とする請求項1〜5のいずれか1項に記載の走査回路。
- 前記状態メモリは、SRAMで構成されることを特徴とする請求項1〜5のいずれか1項に記載の走査回路。
- 前記状態メモリは、不揮発性メモリで構成されることを特徴とする請求項1〜5のいずれか1項に記載の走査回路。
- 前記状態メモリに書き込むデータを伝達する動作と、通常の走査動作に、同一のシフトレジスタを用いることを特徴とする請求項7又は8記載の走査回路。
- 前記複数の状態メモリは、1走査周期に同期して状態を設定することを特徴とする請求項6記載の走査回路。
- 前記複数の状態メモリは、非走査期間に状態を設定することを特徴とする請求項6記載の走査回路。
- 前記複数の状態メモリの入力は、それぞれ複数のスイッチを介して共通のバス線に接続されることを特徴とする請求項1〜5のいずれか1項に記載の走査回路。
- 前記状態メモリは、ROMで構成されることを特徴とする請求項1〜5のいずれか1項に記載の走査回路。
- シフトレジスタを構成するために直列に接続される複数のレジスタと、前記複数のレジスタのそれぞれに対応して状態を記憶する複数の状態メモリと、前記複数のレジスタをそれぞれバイパスするための複数のバイパス回路とを有し、前記状態メモリを、前記レジスタ一つあたりに二つ以上有する走査回路の制御方法であって、
前記複数の状態メモリのうち一つの出力を選択するステップと、
前記各バイパス回路は、それに対応するレジスタの状態メモリの記憶状態に応じて、それに対応するレジスタをバイパスするステップと
を有することを特徴とする走査回路の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162912A JP4455409B2 (ja) | 2005-06-02 | 2005-06-02 | 走査回路及びその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162912A JP4455409B2 (ja) | 2005-06-02 | 2005-06-02 | 走査回路及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006340090A JP2006340090A (ja) | 2006-12-14 |
JP4455409B2 true JP4455409B2 (ja) | 2010-04-21 |
Family
ID=37560225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005162912A Expired - Fee Related JP4455409B2 (ja) | 2005-06-02 | 2005-06-02 | 走査回路及びその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4455409B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5262028B2 (ja) * | 2007-09-10 | 2013-08-14 | ソニー株式会社 | イメージセンサおよび制御方法 |
JP5458556B2 (ja) | 2008-11-27 | 2014-04-02 | ソニー株式会社 | タイミング調整回路、固体撮像素子、およびカメラシステム |
JP6261210B2 (ja) * | 2013-07-05 | 2018-01-17 | キヤノン株式会社 | 走査回路、光電変換装置、および撮像システム |
-
2005
- 2005-06-02 JP JP2005162912A patent/JP4455409B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006340090A (ja) | 2006-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5328020B2 (ja) | メモリ装置及びメモリアクセス方法 | |
JP3898152B2 (ja) | 演算機能付き記憶装置および演算記憶方法 | |
US7227782B2 (en) | NAND flash memory device capable of improving read speed | |
US20020085419A1 (en) | Nonvolatile semiconductor memory device and data input/output control method thereof | |
JP4889961B2 (ja) | 半導体集積回路及びそのバーインテスト方法 | |
JP4455409B2 (ja) | 走査回路及びその制御方法 | |
JPH11261894A (ja) | 固体撮像装置 | |
JP2010118102A (ja) | 半導体記憶装置の読出回路及び半導体記憶装置 | |
JP2002222084A (ja) | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 | |
US20180277213A1 (en) | Semiconductor integrated circuit | |
JP2006004475A (ja) | 半導体集積回路装置 | |
JP4640366B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP3382997B2 (ja) | 固体撮像装置 | |
US6772271B2 (en) | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory | |
CN218634117U (zh) | 存储电路和图像传感器 | |
WO2005004103A1 (ja) | 映像信号処理回路、映像信号処理回路の制御方法、及び集積回路 | |
US20080052482A1 (en) | Semiconductor memory device and method for controlling clock latency according to reordering of burst data | |
JP2003324734A5 (ja) | ||
JPS6024987B2 (ja) | 画像処理用記憶装置 | |
JP2710926B2 (ja) | 半導体メモリ | |
JPS6314395A (ja) | 記憶回路 | |
JPH04195440A (ja) | フレームバッファに適した半導体メモリ及びそれを用いた図形処理装置 | |
JP2001022923A (ja) | 画像データ処理装置 | |
JP2003125265A (ja) | 撮像装置の動作状態設定回路 | |
JP2005346668A (ja) | 画像回転処理回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080530 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091216 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100126 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100203 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140212 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |