JPH11261894A - 固体撮像装置 - Google Patents
固体撮像装置Info
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Abstract
ブロックに対しても、各ブロック毎に独立の駆動、制御
を行なえることを課題とする。 【解決手段】 光電変換画素を並べて形成する光電変換
ブロック単位が複数個配置され、前記各光電変換ブロッ
ク単位は独立に駆動条件が決められる固体撮像装置にお
いて、前記各光電変換ブロックに対応して前記光電変換
画素の電荷を読み出すアナログメモリ部と、前記各光電
変換ブロックの駆動条件を記憶しておくためのメモリー
手段を備えたことを特徴とする。また、前記光電変換ブ
ロックの駆動条件を記憶する前記メモリ手段はランダム
アクセスメモリ(RAM)あるいはリードオンリーメモ
リ(ROM)あるいはランダムアクセスメモリとリード
オンリーメモリを合わせたものであることを特徴とす
る。
Description
き、出力条件が決められる光電変換ブロックを複数配置
してなる固体撮像装置に関するものである。
して、CCDタイプとMOSタイプ、バイポーラタイプ
等で読み出される種々の方式があり、ビデオカメラ等に
は画質に優れるというCCDタイプがよく用いられてい
る。一方、後2者であっても、近年ノイズ耐性が向上
し、低消費電力化が図られ、周辺回路を含めたワンチッ
プ化が可能で、小型化できるというメリットによって、
注目されている。
て、駆動、出力条件を独立に決められる光電変換ブロッ
クを形成する例が提案されている。この光電変換ブロッ
クを複数配置してなる固体撮像装置における、1つの光
電変換ブロック例を図3に示して説明する。同図は1次
元イメージセンサであり、1は光電変換画素であり、バ
イポーラトランジスタ2とそのベースリセット用MOS
トランジスタ3とで構成され、特にバイポーラトランジ
スタ2のベース領域に構成される不図示のPN接合部に
光を照射して、光発生電荷の蓄積によって生じるベース
電位上昇分となる信号電圧を、バイポーラトランジスタ
2のエミッタから出力する。この画素1は、図3に示す
ように、1ラインに亘って複数個が配置されている。
圧供給源、4はバイポーラトランジスタ2のエミッタに
接続された画素出力線、5は画素出力線4のリセット用
MOSトランジスタ、6はそのベースが出力線4に接続
するバイポーラトランジスタであり、そのエミッタは各
列におけるバイポーラトンンジスタ6のエミッタと共通
の接続線7につながっている。バイポーラトランジスタ
6は光電変換出力の最大出力検知をする役目をしてお
り、接続線7には、画素アレイの最大出力に相当する電
圧が出てくる。
容量、9は画素出力線4と容量8とを接続、切り離しを
するスイッチ用MOSトランジスタ、10は容量8を選
択するMOSトランジスタスイッチ、11はMOSトラ
ンジスタスイッチ10のゲートに制御信号を出力してス
イッチ10を順次選択するシフトレジスタ、12は選択
された容量8から読み出された光電荷を読み出す出力
線、13は出力線12が入力されるアンプ、14はアン
プ13の出力端子、15は出力線7の出力値の大小を判
断する比較器、16はこの光電変換ブロックを駆動、制
御する制御回路であり、17はシフトレジスタ11を駆
動する、例えばクロック信号と反転クロック信号、スタ
ート信号用の駆動線、18,19,20はそれぞれMO
Sトランジスタ3,5,9のゲート駆動パルスを印加す
るための駆動線、21は比較器15の比較電位を供給す
る配線、22は比較器15の出力をラッチするラッチ回
路、23はアンプ13のゲインを制御するための制御線
である。
8、及びラッチ回路22を一斉にリセットした後、駆動
線20はハイレベルのままスイッチ9を導通としてお
く。画素1に信号電荷が蓄積されるにつれ画素出力線
4、及び容量8の電位も上昇するが、これらの画素出力
の最大値に相当する出力が、配線21で決められる比較
電位を越えると比較器15の出力が反転し、ラッチ回路
22が切り替わることにより、配線20がLowとな
り、スイッチ9がオフとなる。したがって、蓄積容量8
にはその時点までに画素に蓄積された信号が保持される
ことになる。また、アンプ13のゲインを決める制御電
圧を供給する制御線23は、配線21の設定電位や、ラ
ッチが切り替わるまでの時間で決められる。
固体撮像装置においては、各ブロックにおける光強度が
著しく異なる場合でも、各ブロックの画素信号の蓄積時
間も異なり、同レベルの出力値を得ることができる。ま
た図3においてはバイポーラ型の画素を例としたが、一
般にどのような光電変換画素であってもよく、また画素
出力のモニターも最大値検出に限らず、最小値検出ある
いは、最大値と最小値の差分検出などであってもよい。
来例のような光電変換ブロックが少数で、各ブロックを
離れた位置において形成するような場合は問題がない
が、光電変換ブロックの数が多くなり、各ブロックの光
電変換部を密に配置するという要請が出てくる場合に
は、駆動制御回路16とシフトレジスタ11を配置する
スペースが割り当てられなくなるという問題があった。
かつ密に配置される場合であっても、それらを独立に駆
動、制御する手段を提供することを目的とする。
め、本発明は、独立に駆動すべき光電変換部に、デコー
ダ等のアドレス線で指定される回路を設けて、駆動すべ
き光電変換部を順次アドレス線で切り替えることで駆動
する。一方各光電変換部に対応するアナログメモリ部を
設け、画素出力がある一定レベルに達したとモニター回
路であるレベル検出回路が示せば、該光電変換部の出力
をそれに対応するアナログメモリに転送する。さらに各
光電変換部に対応し、アドレス線でアクセスできるデジ
タルメモリ部を設けて光電変換画素出力がメモリに転送
されたかどうか、その蓄積時間、出力アンプの設定ゲイ
ンを書き込み、また、その書き込まれたデータに従って
光電変換部の駆動、出力の制御を行なうようにすること
で、シフトレジスタ、モニター回路、駆動パルス出力回
路等を共通に使えるようにし、複数の光電変換ブロック
を多数かつ密に配置することを可能とした。
変換画素を並べて形成する光電変換ブロック単位が複数
個配置され、前記各光電変換ブロック単位は独立に駆動
条件が決められる固体撮像装置において、前記各光電変
換ブロックに対応して前記光電変換画素の電荷を読み出
すアナログメモリ部と、前記各光電変換ブロックの駆動
条件を記憶しておくためのメモリー手段を備えたことを
特徴とする。
する光電変換ブロック単位を複数段配置し、前記各光電
変換ブロック単位は前記行方向毎に独立に駆動条件を設
定する固体撮像装置において、前記各光電変換ブロック
に対応して前記光電変換画素の電荷を前記複数段毎に共
通に読み出すアナログメモリ部と、前記各光電変換ブロ
ックの最大電荷を出力する光電変換画素を記憶するデジ
タルメモリ部と、前記デジタルメモリ部の記憶データに
基づいて駆動条件を出力する駆動制御回路とを備えたこ
とを特徴とする。
の実施形態について、図1を参照しつつ詳細に説明す
る。同図において、1は光電変換画素であり、図3と同
様にリセットMOSトランジスタと光電変換素子のPN
接合部をベースに有するバイポーラトランジスタとから
構成され、一般に読み出し動作において、信号は非破壊
で読み出されるものとする。また、24は光電変換部ブ
ロックを示し、ここでは24−1,24−2,24−
3,24−4と4つのブロックが形成されていることを
示す。25は光電変換画素の駆動線、26は各光電変換
画素に対応するアナログメモリセルであり、この図では
メモリとしての容量8と、スイッチ51とで構成され、
スイッチ51のゲートをオン/オフして、メモリの書き
込み、読み出しを行なう駆動線27により駆動される。
32によって駆動するブロックが選ばれる。また、29
はデコーダ28−1の出力により駆動線25を選択する
バッファ、30はデコーダ28−2の出力を受けてアナ
ログメモリの駆動線27を選択するバッファ、31は各
ブロックの制御条件を書き込んでおくデジタルメモリで
あり、デコーダ28−3の出力によりアクセスされる。
33は光電変換画素ブロックを駆動するための、駆動制
御回路16から出力される配線、また、34はアナログ
メモリブロック用の駆動制御回路16から出力する駆動
線、35はデジタルメモリ31に情報を書き込むための
配線、36はデジタルメモリ31の情報を読み出すため
の配線である。なお、図3と共通の符号番号について重
複する説明を省略する。
る。本実施形態においては、最初、画素1を含む光電変
換部及び、容量8を含むアナログメモリ部、デコーダ2
8−3を含むデジタルメモリ部をすべてリセットしてか
ら駆動が開始される。光電変換部のリセットは駆動線2
5の電位を負としてリセットMOSトランジスタ3を活
性化した後、駆動線25の電位を正としてトランジスタ
1を活性化すると同時に、MOSトランジスタ5をオン
する。この時、ベース電流が流れてトランジスタ1のベ
ースがリセットされ、その後駆動線25をGNDに戻す
ことで、トランジスタ1は逆バイアスとなる。また、ア
ナログメモリ部のリセットはスイッチ51及びスイッチ
9をオンして、MOSトランジスタ5を通じて接地電位
に落とされる。デジタルメモリ部のリセットは、全アド
レスに”1”又は”0”を書き込んでリセットする。
ドレス線を切り替えていき光電変換部ブロック24−
1,24−2,24−3,24−4の順に繰り返し読み
出しを行なっていくが、各ブロックの選択時に、デジタ
ルメモリ31の情報もアクセスする。
2の出力がコンパレータ15を反転させた時、即ち、ブ
ロック24−2の画素内の光電変換電荷のいずれかが配
線21からのしきい値よりも大きくなったとき、アナロ
グメモリのブロック24−2に対応するブロックに書き
込みを行なうためのパルスを配線34に印加する。同時
にデジタルメモリ31のブロック24−2に対応するア
ドレス番地に、信号転送がなされたこと、その時の信号
蓄積時間、最終的にアナログメモリから出力を行なう時
のアンプゲイン等の情報を書き込む。一巡して再びブロ
ック24−2の駆動を行なう時、コンパレータ15が反
転しても、デジタルメモリ31からアクセスしたブロッ
ク24−2に対応するアドレス番地の情報に従って、駆
動制御回路16はアナログメモリへの書き込みパルスは
出さず、デジタルメモリ31への再書き込みも行なわな
い。このため、アナログメモリ、デジタルメモリ31に
は、光電変換ブロックのモニター出力が最初に所定レベ
ルに達した時の情報が保持される。
イッチ9がオフし、シフトレジスタ11の走査に従っ
て、アナログメモリからの出力を読み出すが、アナログ
メモリのブロックを指定する時に、そのブロックに相当
するデジタルメモリ31の情報もアクセスして、それに
指定されたアンプゲインを指定して、出力線12からア
ンプ13を介して出力信号14から読み出しを行なう。
ログメモリの各ブロック毎の制御情報を入出力できるデ
ジタルメモリ31を設けることによって、密に配列され
た複数の光電変換ブロック24−1,−2,−3,−4
を、共通の駆動回路、共通のモニター回路、共通のシフ
トレジスタ、共通の出力アンプを使って独立に駆動、制
御ができるようになった。
施形態を示す図であり、同図において、光電変換画素ア
レイの中で、第1行目と第3行目は、それぞれ2つの光
電変換ブロックに分かれており、すなわち、24−1−
1と24−1−2及び24−3−1と24−3−2にわ
かれているようなブロック配置をなす場合を示す。
7とを接続するスイッチ用MOSトランジスタであり、
そのオン/オフは駆動制御回路16からの出力線41に
よってなされる。アナログメモリ部も光電変換部のブロ
ック配置に相当するように、第1行と第3行目は2本の
駆動線42,43が出る。光電変換部は駆動線25は第
1行目と第3行目、第2行目等と同等に配置され、デコ
ーダ28−1からバッファ29を介して画素1を駆動す
る。一方、蓄積容量8を有するアナログメモリ部は上述
のように行分割の光電変換ブロックに応じて駆動線4
2,43に分けて、デコーダ28−2からバッファ30
を介して蓄積容量を制御できる構成になっている。
線32により選択された行が、1つのブロックである
か、2つのブロックからなるかを示すROM(リードオ
ンリーメモリ、読出し専用記憶装置)である。ROM3
7の出力38は選択された行が1ブロックの時はLo
w、2ブロックの時はHighとなるように決められ
る。従って、駆動制御回路16がアドレス線32を指示
した場合には、そのアドレスが行のブロックが分割され
ているのかどうかを出力38のフィードバックから容易
に知ることができる。
択された行に属する2つのブロックの選択がアドレス線
39によって決められる。また出力38がLowの時
は、制御線41は2本同時にオンし、出力38がHig
hの時は、2つのブロックを別々に選択するため、制御
線41の2本の制御線は交互にオンのパルスが出力す
る。よって、駆動制御回路16は容易に検知回路6から
の光電電荷の最大値を行の2ブロック毎に検出すること
ができ、出力線7にその検出レベルを出力してコンパレ
ータ15でしきい値と比較して、光電電荷を正確にデジ
タルメモリ31に格納することができるとともに、アナ
ログメモリ部から出力線12に読み出して、アンプ13
を介して、画像信号を出力することができる。
バッファ30にも入力し、1つの行に対し、2つのブロ
ックがある時には、そのブロックを別々に制御できるよ
うにしている。
けたものは共通の機能を有し、重複する説明を省くが、
このように、1つの行に複数のブロックを有するような
配置においても、デジタルメモリ31に、その行毎のブ
ロック配列パターンを区別させるROMを付加すること
により、複数の光電変換ブロックに対し、共通の検知、
駆動、回路を使って各ブロック独立の駆動、制御を行な
うことを可能にできる。
密に配列することが要請される光電変換部のブロックに
対しても、各ブロック毎に独立の駆動、制御を行なうこ
とが可能となった。
各ブロックの光電変換部を密に配置するという必要があ
っても、駆動制御回路とシフトレジスタを配置するスペ
ースが割り当てられなくなるということも問題となら
ず、大多数の光電変換ブロックにも容易に対応すること
ができる。
である。
である。
る。
Claims (8)
- 【請求項1】 光電変換画素を並べて形成する光電変換
ブロック単位が複数個配置され、前記各光電変換ブロッ
ク単位は独立に駆動条件が決められる固体撮像装置にお
いて、 前記各光電変換ブロックに対応して前記光電変換画素の
読み出し信号電圧が書き込まれるアナログメモリ部と、
前記各光電変換ブロックの駆動条件を記憶しておくため
のメモリー手段を備えたことを特徴とする固体撮像装
置。 - 【請求項2】 前記各光電変換ブロック及び、前記アナ
ログメモリ部、メモリー手段は駆動制御回路からのアド
レス指示に従ってデコーダを介して駆動されることを特
徴とする請求項1に記載の固体撮像装置。 - 【請求項3】 前記各光電変換ブロックの光電変換画素
の出力レベルを検知するレベル検出回路を設け、該レベ
ル検出回路の出力としきい値とを比較して前記駆動条件
を設定することを特徴とする請求項1に記載の固体撮像
装置。 - 【請求項4】 前記光電変換ブロックの駆動条件を記憶
する前記メモリ手段は半導体メモリであることを特徴と
する請求項1に記載の固体撮像装置。 - 【請求項5】 前記光電変換ブロックの駆動条件を記憶
する前記メモリー手段はランダムアクセスメモリ(RA
M)あるいはリードオンリーメモリ(ROM)あるいは
ランダムアクセスメモリとリードオンリーメモリを組み
合わせたものであることを特徴とする請求項1に記載の
固体撮像装置。 - 【請求項6】 光電変換画素を行方向に並べて形成する
光電変換ブロック単位を複数段配置し、前記各光電変換
ブロック単位は前記行方向毎に独立に駆動条件を設定す
る固体撮像装置において、 前記各光電変換ブロックに対応して前記光電変換画素の
電荷を前記複数段毎に共通に読み出すアナログメモリ部
と、前記各光電変換ブロックの最大電荷を出力する光電
変換画素を記憶するデジタルメモリ部と、前記デジタル
メモリ部の記憶データに基づいて駆動条件を出力する駆
動制御回路とを備えたことを特徴とする固体撮像装置。 - 【請求項7】 前記各光電変換ブロックと前記アナログ
メモリ部の間にレベル検出回路を設け、該レベル検出回
路の出力としきい値とを比較して前記駆動条件を設定す
ることを特徴とする請求項6に記載の固体撮像装置。 - 【請求項8】 前記行方向に並べた光電変換ブロック単
位は少なくとも2つに分割され、前記アナログメモリ部
は前記分割された光電変換ブロック単位に応じて駆動線
を少なくとも2本を備えて駆動され、前記レベル検出回
路は少なくとも2つに分割して出力して前記駆動制御回
路に取り込むことを特徴とする請求項7に記載の固体撮
像装置。
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