JP4889961B2 - 半導体集積回路及びそのバーインテスト方法 - Google Patents
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Description
10 機能部
11 プログラムカウンタ
12 第1の選択回路
13 第2の選択回路
14 命令レジスタ
20 フラッシュEEPROM
30 ROM
40 モード選択部
41 モード設定端子
42 モード切替信号入力端子
51 アドレス生成回路
52 第3の選択回路
C1、C2 制御信号
S1 モード切替信号
Claims (4)
- 第1のメモリと、テスト用の命令コードを格納した第2のメモリと、機能部と、
前記第1のメモリに格納された内容を読み出して実行する通常モード選択時に制御信号を第1のレベルで出力し、前記バーインテストモード選択時に前記制御信号を第2のレベルで出力するモード選択部と、アドレス生成回路と、を備え、
前記モード選択部から前記第2のレベルの制御信号が入力された状態で、前記機能部が、前記第2のメモリの命令コードを読み出して実行するとともに、前記アドレス生成回路が前記第1のメモリに読み出しアドレスを入力することによって、
所定の試験用データが書き込まれた前記第1のメモリの読み出し動作を行う第1のバーインテストと、前記第2のメモリの命令コードを読み出して実行し前記機能部を動作させる第2のバーインテストとを並行して実行すること、
を特徴とする半導体集積回路。 - 前記機能部は、前記制御信号のレベルによって第1のメモリの内容の出力先を切り替える第1の選択回路と、前記制御信号のレベルによって入力元を前記第1の選択回路と前記第2のメモリのいずれかに切り替えて命令レジスタに出力する第2の選択回路と、を有し、
前記アドレス生成回路は、前記制御信号のレベルによって前記第1のメモリへのデータバスを前記機能部から前記アドレス生成回路に切り替える第3の選択回路と接続され、
前記制御信号によって、前記第1のメモリに格納された内容を読み出して実行する通常モードと、前記第1のバーインテストと、前記第2のバーインテストとを並行して実行するバーインテストモードとを切り替え可能に構成されること、
を特徴とする請求項1に記載の半導体集積回路。 - 第1のメモリと、テスト用の命令コードを格納した第2のメモリと、機能部と、入力信号によってバーインテストを行うバーインテストモードを選択可能なモード選択部と、アドレス生成回路と、を備える半導体集積回路のバーインテスト方法であって、
前記第1のメモリに所定の試験用データを書き込むステップと、
前記モード選択部が、前記バーインテストモード選択時に所定の制御信号を出力し、バーインテストモードへの移行を指令するステップと、
前記バーインテストモード下で、前記モード選択部から前記制御信号を受信した機能部が前記第2のメモリに格納されたテスト用の命令コードを命令レジスタに出力するとともに、前記アドレス生成回路が前記第1のメモリに読み出しアドレスを入力することによって、前記試験用データを書き込んだ状態に保持した前記第1のメモリの読み出し動作を行う第1のバーインテストと、前記第2のメモリの命令コードを読み出して実行し前記機能部を動作させる第2のバーインテストとを並行して実行するステップと、を含むこと、
を特徴とする半導体集積回路のバーインテスト方法。 - 前記機能部は、前記制御信号のレベルによって第1のメモリの内容の出力先を切り替える第1の選択回路と、前記制御信号のレベルによって入力元を前記第1の選択回路と前記第2のメモリのいずれかに切り替えて命令レジスタに出力する第2の選択回路と、を有し、
前記アドレス生成回路は、前記制御信号のレベルによって前記第1のメモリへのデータバスを前記機能部から前記アドレス生成回路に切り替える第3の選択回路と接続され、
前記モード選択部は、前記制御信号によって前記各選択回路を動作させ、前記命令レジスタへの入力元を前記第1の選択回路から前記第2のメモリに切り替えさせるとともに、前記アドレス生成回路によってアドレッシングされる第1のメモリの内容の出力先を切り替えることによって、
前記第1のバーインテストと、前記第2のバーインテストとを並行して実行すること、
を特徴とする請求項3に記載の半導体集積回路のバーインテスト方法。
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