JPS5828777B2 - パルス幅制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、パルス幅制御回路、特に入力パルス幅を予定
パルス幅よりも広いパルス幅にする如く制御するパルス
幅制御回路に関する。

パルス処理回路は、データ伝送装置、コンピュータ及び
それに関連する装置に広く使用されている。

一般に、この回路は、例えばＴＴＬ （ｔｒａｎ−ｓｉ
ｓｔｏｒ−ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ ）、
ＥＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ ｌｏｇｉ
ｃ）等のロジック・ファミリとして知られている能動素
子を含む。

ロジック・ファミリはそれぞれ個有の特徴及び動作特性
を有し、一般にある与えられた処理回路には特定のロジ
ック・ファミリが用いられているが、このようなロジッ
ク・ファミリが他のロジック・ファミリと互換可能であ
ることは望ましいことである。

しかし、このような互換性を困難にする１つの大きな問
題は、それぞれのロジック・ファミリがその動作速厚を
異にし、そして、特にロジック・ファミリが完全に応答
できる最も狭いパルス幅には限界がある、ということで
ある。

パルス幅制御回路には種々のパルス伸延技術が用いられ
てきたが、こちらは高速スイッチング特性を有するロジ
ック・ファミリからの出力パルスの巾を広げて、そのパ
ルスの幅を低速スイッチング特性を有するロジック・フ
ァミリの動作限界内の巾となるようにしている。

典型的な従来のパルス幅制御回路は、ＲＣ又はＬＣタイ
ミング回路を含んでいる。

しかし、それらの回路の伝達関数は指数関数であり、固
有の回復或いは記憶という問題が存在する結果、誤った
或いは不完全なデータ処理となる。

更に、正及び負極性入力に対して別別の回路を必要とす
るため、整合上の誤差が生じる。

従来のパルス幅制御回路に生じる他の問題として、必要
最少パルス幅よりも広い幅のパルスをも広げるので、予
知できない動作を招く、ということがある。

本発明のパルス幅制御回路によれば、制御した出力パル
スの最小パルス幅は遅延線の非常に安定した物理定数の
みによって決まるので、上述の問題を解決することがで
きる。

ただし、本発明において遅延線というのは、通常の遅延
線の外に同軸ケーブル又は予定の伝送長を有する他の伝
送線路をも含むものとする。

予定長の遅延線の一端を短絡し他端を差動増幅器の入・
出力端に結合すると、入力パルスの前縁部が遅延線を伝
送し戻ってくるのに要する時間の間その差動増幅器の出
力を特定の状態に保持することができる。

この保持動作は、遅延線の全伝送時間の終わり、即ち信
号が遅延線を往復した後に解除されるので、次段の処理
回路が最小限必要とするパルス幅より広い幅のパルスを
更に広げることはない。

本発明のパルス幅制御回路は、立上り又は立下りの過渡
期間に対して良好に応答するので、正、負それぞれの極
性に対して別々の回路を設けなくてもよい。

本発明の目的は、新規なパルス幅制御回路を提供するこ
とである。

本発明の他の目的は、最小パルス幅が遅延線の非常に安
定した物理定数によって決まるパルス幅制御回路を提供
することである。

本発明の更に他の目的は、正又は負のパルスに対して同
様に応答できるパルス幅制御回路を提供することである
。

本発明の別の目的は、非常に安定で予知可能なタイミン
グ特性を有する簡単且つ安価なパルス幅制御回路を提供
することである。

本発明の他の目的及び効果については、図面を参照して
行なう以下の詳細な説明より明らかとなろう。

第１図は、本発明のパルス幅制御回路の簡略図である。

通常符号化デジタル信号である入力パルスを入力端子１
０へ加え、減衰器１２によって減衰した後差動増幅器１
４０反転入力端へ加える。

図示の如き差動増幅器は当業者に周知であり、また集積
回路として市販されているので、その内部回路の説明は
省略する。

差動増幅器の入・出力端に隣接した小円は、その人・出
力パルスが同相であり他の入・出力に対して逆相である
ことを示す。

結合手段である抵抗器１８を介して非反転入力端をそれ
と同相の出力端へ接続すると共に、遅延線２０を介して
バイアス用電源ＶＤへ接続する。

この遅延線の出力端を短絡し、遅延線を伝送するパルス
を全反射させる。

遅延線２０は、同軸ケーブル又は予定の伝送長を有する
他の伝送線路であってもよい。

抵抗器１８の値を選択して遅延線を最適終端する。

出力端子２２を介して、この回路の出力パルスを次段の
処理回路に用いる。

第１図の回路動作は、第２ａないし第２ｅ図を参照する
ことにより充分に理解できよう。

第２ａ図の波形ａは、異なる極性及び幅のパルスを示す
符号化デジタル入力信号である。

第２ｂ図の波形すは、差動増幅器１４０反転入力端へ加
わる減衰された入力信号である。

第２ｃ図の波形Ｃは、差動増幅器１４の非反転入力端に
於ける信号、第２ｄ図の波形ｄは、増動増幅器１４へ加
わる２つの波形す。

Ｃの差電圧、すなわち波形ｄ＝波形Ｃ−波形すを示す。

第２ｅ図の波形ｅは、出力信号を示す。これらの波形は
、高及び低論理状態間の平均、すなわち中間レベルであ
るスレッショールド電圧ＶＤに対して図示している。

第２図を参照すると、時刻Ｔ。

において入・出力論理状態は高レベルであり、差動増幅
器１４の非反転入力端は、バイアス用電源ＶＤにより電
圧ＶＤへバイアスされている。

時刻Ｔ１において、入力信号は立下り、出力信号を低レ
ベルにする。

この出力信号と逆相の信号を抵抗器１８を介して非反転
入力端及び遅延線２０へ加える。

時刻Ｔ２において、入力信号は立上る。

しかし、入力信号の前縁部が伝送線２０を伝送し続ける
間波形Ｃは高レベルのままであるので、出力信号を低し
ヘルニ保持する。

波形すは充分に減衰されており、時刻Ｔ２におけるその
立上り部分のレベルは、非反転入力端の正レベルよりも
低いので、差動増幅器１４の出力を反転させることがで
きない。

このことについては波形ｄに図式的に示してあり、時刻
Ｔ２において波形ｄのレベルはｖＤに到達しない。

時刻Ｔ３において遅延線により確立されるタイミングが
完了すると、波形Ｃは負に向かい出力を反転し、出力端
子２２に立上り部分を生じる。

この立上り部分は抵抗器１８を介して結合されているの
で、時刻Ｔ３及びＴ４間のタイミング・サイクルノ間波
形ＣのレベルはＶＤに対して負のレベルとなるが、出力
は何ら変化しない。

これらの波形から判る重要なことは、このパルス幅制御
回路が入力波形ａのパルス幅を広げて、他のロジック・
ファミリから成る次段の処理回路に最小限必要とされる
パルス幅ｔｍｉｎをそのパルス幅とする出力波形ｅを得
ることである。

入力波形ａのパルス幅がｔｍｉｎよりも大きいと、時刻
Ｔ、及びＴ６間に示した如きタイミング・サイクルの後
、波形ＣはＶＤに戻る。

しかし、このタイミング・サイクル後、差動増幅器１４
は緩衝増幅器として作用し、時刻Ｔ７において、予想さ
れるゲート伝播遅れ以外の実質的な遅延なく、出力は入
力に追従する。

時刻Ｔ７及びＴ１２間の波形変化及びそのタイミングは
、極性が逆であることを除けば時刻Ｔ１及びＴ６間につ
いて説明したところとほぼ同じである。

以上の説明から判るように、予定パルス幅ｔｍｉｎより
も狭いパルスの幅は広げて幅ｔｍｉｎと等しくＬ、ｔｍ
ｉｎよりも広い幅のパルスには何の変化も与えずに通過
させる。

更に、この回路は、正及び負の両極性パルスに対して同
等に且つ良好に応答する。

第３図は、本発明の実用的な一実施例の詳細な回路図で
ある。

この実施例においては、３又は４ｎｓｅｃ程度の高速人
力パルスのパルス幅を１０ｎｓｅｃＯ幅に広げ、ＴＴＬ
ロジック・ファミリの素子を駆動するようにしている。

入力端子４０を介して緩衝増幅器４２０反転入力端へパ
ルス状の入力信号を加え、その非反転入力端をスレッシ
ョールド電圧ＶＤにバイアスする。

抵抗器４３は、増幅器４２の負荷抵抗である。

抵抗器４６．４８は減衰器を構成し、増幅器４２の出力
信号を予定の最大ピーク電圧に減衰する。

この減衰された信号を差動増幅器５０の非反転入力端へ
加える。

この減衰された信号を非反転入力端へ加えるのは、増幅
器４２により既に入力信号の位相反転を行なったためで
ある。

抵抗器５６．５８によりバイアスされているトランジス
タ５４０ベースへ差動増幅器５０の同相出力を加える。

このトランジスタ５４は、必要な位相反転を行ない、そ
の反転した信号を差動増幅器５００反転入力端へ結合す
る。

この実施例における遅延線６０は、例えばオシロスコー
プの垂直増幅系統に用いられるような巻線対を有するパ
イファイラー型伝送線である。

差動増幅器５０及びトランジスタ５４の遅延時間は合計
５ ｎ５ｅｃ なので、遅延線６０の遅延時間を５
ｎ５ｅｃ に調整し、必要とする全遅延時間１０ ｎ５
ｅｃを得る。

遅延線６０の最適な終端抵抗である抵抗器６４を介して
、差動増幅器５００反転入力をＶＩ）にバイアスする。

トランジスタ５４のコレクタ及び差動増幅器５０の反転
入力端間に直流しゃ所用コンデンサとしてコンデンサ６
６を接続する。

このコンデンサ６６の静電容量は充分に犬であり、遅延
時間に影響を及ぼさない。

抵抗器７０を介して出力端子７４からこの回路の出力を
取り出す。

抵抗器７６は、差動増幅器５０の負荷抵抗である。

また、トランジスタ５４及びコンデンサ６６等は結合手
段となる。

第３図の回路の動作は前述した第１図の動作とほぼ同じ
であり、同じ原理が適用できる。

以上の説明から明らかな如く、本発明のパルス幅制御回
路によれば、差動増幅器、一端が短絡された遅延線、及
びこれら差動増幅器と遅延線を結合する結合手段により
構成したことにより、予定の期間、すなわちパルス幅ｔ
ｍｉｎよりも広い幅のパルスは広げず、ｔｍｉｎよりモ
狭い幅のハルスノみ広げるので、従来の如く予期し得な
い動作を招くことはない。

また、パルスの立上り及び立下り、更には正負両極性の
パルスにも同様に応答するので、極性により別個の回路
を設ける必要はない。

加えて、パルス幅ｔｍｉｎが遅延線の物理定数によって
のみ決まるので、極めて安定である。

更にまた、構成が簡単且つ安価であるなど種々の顕著な
効果が得られる。

以上の説明は、本発明の好適な実施例についてのみ行な
ったが、本発明の要旨を逸脱することなく種々の変更、
変形をなし得ることは、当業者には明らかであろう。

【図面の簡単な説明】

第１図は本発明のパルス幅制御回路の簡略図、第２ａな
いし第２ｅ図は第１図の回路に生じる波形のタイミング
及びそのレベルを示す波形図、第３図は本発明のパルス
幅制御回路の一実施例の詳細な回路図を示す。 １４．５０・・・・・・差動増幅器、２０．６０・・・
・・・遅延線、１０．４０・・・・・・入力端子、１８
，５４゜６４．６６・・・・・・結合手段、２２．７４
・・・・・・出力端子。

Claims (1)

【特許請求の範囲】
1. １ 信号入力端、基準入力端及び１対の出力端を有する
   差動増幅器と、一端が上記差動増幅器の基準入力端に結
   合され他端が短絡された遅延線と、上記差動増幅器の１
   対の出力端の一方を上記差動増幅器の基準入力端及び上
   記遅延線の一端に結合する結合手段とを具え、上記差動
   増幅器の信号入力端に入力パルスを供給し、上記差動増
   幅器の１対の出力端の他方から出力パルスを得ることを
   特徴とするパルス幅制御回路。