DE102018104732B3

DE102018104732B3 - Bus-treiberschaltung

Info

Publication number: DE102018104732B3
Application number: DE102018104732.0A
Authority: DE
Inventors: Magnus-Maria Hell; Dieter Metzner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2018-03-01
Filing date: 2018-03-01
Publication date: 2019-02-21
Anticipated expiration: 2038-03-02
Also published as: CN110224951A; CN110224951B; US10545903B2; US20190272248A1

Abstract

Es wird ein Verfahren beschrieben, das gemäß einem Ausführungsbeispiel folgendes umfasst: das Empfangen eines Sendesignals und das Konvertieren des Sendesignals in ein korrespondierendes Bussignal, indem eine Ausgangsstufe eines Transmitters mit mehreren Schaltern angesteuert wird. Dabei erfolgt das Ansteuern der Ausgangsstufe abhängig von einem Parametersatz, der das Schaltverhalten der Schalter der Ausgangsstufe beeinflusst. Das Verfahren umfasst weiter: das Konvertieren des Bussignals in ein korrespondierendes Empfangssignal, wobei eine Flanke in dem Empfangssignal gegenüber einer korrespondierenden Flanke in dem Sendesignal um eine Schleifenverzögerung verzögert ist, das Bestimmen eines Messwerts für die Schleifenverzögerung; und das Verändern des Parametersatzes, um die Schleifenverzögerung anzupassen. Des Weiteren wird ein entsprechender Bustreiber beschrieben.

Description

TECHNISCHES GEBIET
Die vorliegende Beschreibung betrifft das Gebiet der Datenbusse, insbesondere Busknoten und Bus-Treiberschaltungen.
HINTERGRUND
Datenbusse werden zur digitalen Kommunikation zwischen zwei oder mehreren elektronischen Geräten genutzt. Ein an einen Bus angeschlossenes Gerät wird häufig als Busknoten bezeichnet. Im Allgemeinen bezeichnet der Ausdruck „Bus“ üblicherweise ein Kommunikationssystem, das sowohl die Spezifikation der Bus-Hardware, als auch ein Kommunikationsprotokoll umfasst, gemäß dem die Busknoten kommunizieren. Viele Datenbusse sind standardisiert, wobei unterschiedliche Busstandards in unterschiedlichen Gebieten der Industrie vorherrschen. Beispielsweise wird in der Automobilindustrie häufig CAN (Controller Area Network), LIN (Local Interconnect Network) und FlexRay verwendet. Im Bereich der Consumer-Elektronik ist USB (Universell Serial Bus) weit verbreitet. Exemplarisch zeigt die Publikation JP 2005-236915 A eine Businterfaceschaltung, welche ein Sendesignal empfängt und dieses in ein korrespondierendes differenzielles Bussignal (für Low Voltage Differential Signalling, LVDS) umsetzt, indem nach Maßgabe des Sendesignals eine Ausgangsstufe mit mehreren Transistoren angesteuert wird. Am Ausgang der Ausgangsstufe ist eine Impedanzkomponente angeordnet, die abhängig von vorgegebenen Parametern (Verzögerungszeiten) eine Impedanz am differenziellen Ausgang der Ausgangsstufe variiert, wodurch das Schaltverhalten der Ausgangsstufe bzw. die Eigenschaften des differenziellen Bussignals beeinflusst wird.
Ein Busknoten (d.h. ein elektronisches Gerät, welches mit dem Bus verbunden ist) beinhaltet üblicherweise ein Bus-Interface (z.B. eine elektronische Schaltung), das die tatsächliche Übertragung von Daten zum Bus, sowie den Empfang von Daten vom Bus gemäß dem jeweiligen Busstandard bewerkstelligt. Ein Bus-Interface kann eine Bus-Treiberschaltung beinhalten, die zur Implementierung der Datenübertragung auf physikalischer Ebene (z.B. Schicht 1 des bekannten OSI-Modells) verwendet wird. Dabei muss der Bustreiber definierte Zustände an den physikalischen Verbindungen zu der Busleitung (oder den Busleitungen) bereitstellen. Beispielsweise erzeugt der Bustreiber einen definierten ersten Spannungspegel (z.B. 0 Volt), um eine binäre „0“ über den Bus zu übertragen und einen definierten zweiten Spannungspegel (z.B. 12 Volt), um eine binäre „1“ über den Bus zu übertragen.
Bei vielen standardisierten Bussen kann der Bustreiber zumindest einen „hochohmigen“ Zustand annehmen, um Probleme zu vermeiden, wenn unterschiedliche Busknoten widersprüchliche Spannungspegel auf den Busleitungen erzeugen. Manchmal werden Tri-State-Bustreiber verwendet. Jedoch verwenden viele standardisierte Busse nur zwei Zustände (um eine binäre „0“ und eine „1“ darzustellen), wobei in einem Zustand (z.B. die binäre „1“) der Spannungspegel (z.B. 12 Volt) an die Busleitung (oder die Busleitungen) über einen Widerstand angelegt wird. Dieser Zustand wird als „rezessiv“ oder „idle“ bezeichnet. Ein zweiter Zustand (z.B. die binäre „0“) wird „dominant“ oder „aktiv“ genannt, weil in diesem Zustand der Spannungspegel (z.B. 0 Volt) an die Busleitung über einen niederohmigen Strompfad angelegt wird, zum Beispiel mittels eines geschlossen Halbleiterschalter. In einem Fall, in dem ein Busknoten einen „dominanten“ („aktiven“) Zustand dadurch erzeugt, dass auf der Busleitung ein Spannungspegel von 0 Volt erzwungen wird, werden alle anderen Busknoten, welche gleichzeitig einen „rezessiven“ („idle“) Zustand erzeugen übersteuert (overridden). Ihr Ausgang wird durch den erwähnten Widerstand geschützt. Im Folgenden werden nur mehr die Begriffen „rezessiv“ und „dominant“ verwendet, um die Zustände am Ausgang eines Bustreibers zu beschreiben.
In allen Bussystemen müssen die Busknoten (d.h. deren Bus-Treiberschaltungen) einen rezessiven Zustand und einen dominanten Zustand erzeugen können, um eine kollisionsfreie Kommunikation zu ermöglichen. Beispielsweise repräsentiert in LIN- oder CAN-Systemen der rezessive Zustand eine binäre „1“, wobei der dominante Zustand eine binäre „0“ repräsentiert. In FlexRay- oder USB-Systemen wird der rezessive Zustand üblicherweise als „idle“ bezeichnet und repräsentiert eine Periode ohne Kommunikation. Obwohl dieser rezessive Idle-Zustand nicht einem Datenbit zugeordnet ist (in FlexRay- und USB-Systemen sind sowohl „1“ als auch „0“ dominante Zustände) sind die Übergänge von einem dominanten in den rezessiven Zustand in dem jeweiligen Bus-Standard spezifiziert. Zum Beispiel müssen die Übergänge den im Standard spezifizierten Timing-Anforderungen entsprechen.
Bus-Treiberschaltungen beinhalten üblicherweise einen oder mehrere Halbleiterschalter, welche dazu ausgebildet sind, die Busleitung (oder Busleitungen) mit einem Versorgungspotential oder Massepotential (entweder über einen Widerstand oder niederohmig) zu verbinden und zu trennen. Die Busleitung (Busleitungen) kann (können) jedoch auch einen signifikanten Widerstand und, insbesondere, eine Kapazität aufweisen, welche einen Einfluss auf die Schaltzeit zwischen einem dominanten und einem rezessiven Zustand hat. Folglich hängt die Schaltzeit nicht nur von den Charakteristika der Treiberschaltung ab, sondern auch von den Eigenschaften der angeschlossenen Busleitung. Langsame Übergänge in einen rezessiven Zustand können problematisch, wenn hohe Datenraten erwünscht sind. Des Weiteren können an den einzelnen Busknoten Reflexionen auftreten, die mit dem Ausgangssignal an einem anderen Busknoten interferieren. Auch unerwünschte Oszillationen können bei einem Übergang von einem dominanten in einen rezessiven Zustand auftreten.
ZUSAMMENFASSUNG
Es wird ein Verfahren beschrieben, das gemäß einem Ausführungsbeispiel folgendes umfasst: das Empfangen eines Sendesignals und das Konvertieren des Sendesignals in ein korrespondierendes Bussignal, indem eine Ausgangsstufe eines Transmitters mit mehreren Schaltern angesteuert wird. Dabei erfolgt das Ansteuern der Ausgangsstufe abhängig von einem Parametersatz, der das Schaltverhalten der Schalter der Ausgangsstufe beeinflusst. Das Verfahren umfasst weiter: das Konvertieren des Bussignals in ein korrespondierendes Empfangssignal, wobei eine Flanke in dem Empfangssignal gegenüber einer korrespondierenden Flanke in dem Sendesignal um eine Schleifenverzögerung verzögert ist, das Bestimmen eines Messwerts für die Schleifenverzögerung; und das Verändern des Parametersatzes, um die Schleifenverzögerung anzupassen.
Des Weiteren wird ein Bustreiber beschrieben. Gemäß einem Ausführungsbeispiel weist der Bustreiber folgendes auf: mindestens einen ersten Schaltungsknoten zum Anschluss an mindestens eine Busleitung und einen Transmitter mit einer Ausgangsstufe mit mehreren Schaltern. Der Transmitter ist dazu ausgebildet, ein Sendesignal zu empfangen, dieses durch Ansteuern der Ausgangsstufe in ein korrespondierendes Bussignal zu konvertieren, und das Bussignal an dem mindestens einen ersten Schaltungsknoten auszugeben. Das Ansteuern der Ausgangsstufe erfolgt abhängig von einem Parametersatz, der das Schaltverhalten der Schalter der Ausgangsstufe beeinflusst. Der Bustreiber weist weiter einen Empfänger auf, der dazu ausgebildet ist, das Bussignal in ein Empfangssignal zu konvertieren, wobei eine Flanke in dem Empfangssignal gegenüber einer korrespondierenden Flanke in dem Sendesignal um eine Schleifenverzögerung verzögert ist. Mit dem Transmitter und dem Empfänger ist eine Steuerschaltung gekoppelt, die dazu ausgebildet ist, einen Messwert für die Schleifenverzögerung zu bestimmen und den Parametersatz zu verändern, um die Schleifenverzögerung anzupassen.
Figurenliste
Nachfolgend werden Ausführungsbeispiele anhand von Abbildungen näher erläutert. Die Darstellungen sind nicht zwangsläufig maßstabsgetreu und die Ausführungsbeispiele sind nicht nur auf die dargestellten Aspekte beschränkt. Vielmehr wird Wert darauf gelegt, die den Ausführungsbeispielen zugrunde liegenden Prinzipien darzustellen. In den Abbildungen zeigt:

1 zeigt vereinfachte Beispiele von Bus-Treiberschaltungen für ein LIN-Bussystem (Diagramm a), für ein CAN-Bussystem (Diagramm b) und für ein FlexRay-Bussystem (Diagramm c)
2 zeigt für die in 1 dargestellten Beispiele die jeweiligen Signalverläufe von Sendesignal und korrespondierender Busspannung .
3 zeigt ein Beispiel einer verbesserten Bus-Treiberschaltung (Diagramm (a)) und zugehörige Signalverläufe (Diagramm (b)) für einen LIN-Bus.
4 zeigt ein Beispiel einer verbesserten Bus-Treiberschaltung (Diagramm (a)) und zugehörige Signalverläufe (Diagramm (b)) für einen CAN-Bus.
5 zeigt ein Beispiel einer Implementierung eines elektronischen Schalters durch mehrere parallel geschaltete Transistorzellen (Diagramm (a)) und die zugehörigen Signalverläufe (Diagramm (b)) zur Ansteuerung der einzelnen Transistorzellen.
6 zeigt ein Beispiel eines Bussystems mit mehreren Busknoten.
7 zeigt ein Beispiel einer einfachen Implementierung einer Bustreiberschaltung mit Transmitter und Empfänger.
8 beinhaltet mehrere Timing-Diagramme zur Erläuterung der Funktion der Bustreiberschaltung aus 7.
9 beinhaltet Timing-Diagramme zur Illustration zweier Effekte (Oszillationen und Reflexionen) welche die Schleifenverzögerung (Loop-Delay) eines Bustreibers negativ beeinflussen können.
10 ist ein Diagramm zur Erläuterung eines Übergangs von einem dominanten in einen rezessiven Zustand bei einer Treiberschaltung gemäß 4.
11 zeigt ein Ausführungsbeispiel eines verbesserten Bustreibers.
12 ist ein Flussdiagram zur Darstellung eines Beispiels eines Verfahrens für einen Bustreiber.

DETAILLIERTE BESCHREIBUNG
1 zeigt unterschiedliche Beispiele von Bus-Treiberschaltungen, welche mit den zugehörigen Busleitungen gekoppelt sind. In 1 zeigt Diagramm (a) einen LIN-Bustreiber, Diagramm (b) einen CAN-Bustreiber und Diagramm (c) einen FlexRay-Bustreiber. Der LIN-Bustreiber gemäß Diagramm (a) der 1 umfasst im Wesentlichen einen Transistor T1 und einen Widerstand Ro (Ausgangswiderstand). Der Laststrompfad (z.B. der Drain-Source-Pfad im Falle eines MOSFETs) des Transistors T₁ und der Widerstand R_O sind in Reihe geschaltet. Der Laststrompfad des Transistors T₁ ist zwischen einen Schaltungsknoten GND, der auf einem Referenzpotential (z.B. Massepotential) liegt, und einen Ausgangsknoten LIN, welcher mit der Busleitung verbunden ist, geschaltet. Der Widerstand R_O arbeitet als Pull-up-Widerstand und ist zwischen den Ausgangsknoten LIN und einen Versorgungsknoten SUP geschaltet, an welchem eine Versorgungsspannung V_DD anliegt. Eine Diode (nicht dargestellt) oder ein anderer Schaltkreis kann in Reihe zu dem Widerstand R_O zwischen den Ausgangsknoten LIN und den Versorgungsknoten SUP geschaltet sein. Die Busleitung kann eine (parasitäre) Kapazität aufweisen, welche durch den in Diagramm (a) der 1 dargestellten Kondensator C_BUS repräsentiert wird. Die Steuerelektrode (z.B. die Gate-Elektrode im Falle eines MOSFETs) wird mit Hilfe einer Gate-Treiberschaltung X₁ angesteuert, welche dazu ausgebildet ist, ein binäres (ein/aus) Steuersignal in ein korrespondierendes, für die Ansteuerung des Transistors geeignetes Gate-Signal zu konvertieren, um den Transistor ein- und auszuschalten.
Wie in Diagramm (a) der 1 dargestellt ist der an der Busleitung anliegende Spannungspegel V_BUS (bezogen auf das Referenzpotential) entweder ungefähr 0 Volt (d.h. das Referenzpotential, wenn man den Spannungsabfall über dem Transistor T₁ bei eingeschaltetem Transistor vernachlässigt) oder gleich der Versorgungsspannung V_DD (z.B. 12 Volt). Während der Transistor T₁ eingeschaltet ist, zieht er die Busspannung V_BUS aktiv auf Massepotential (0 Volt) durch Bereitstellen eines niederohmigen Strompfads zwischen dem Ausgangsknoten LIN und dem Referenzpotential (Massepotential GND). Folglich ist eine Busspannung V_BUS von ungefähr 0 Volt ein dominanter Zustand, der einem „0“-Bit zugeordnet ist. Der gegenwärtige LIN-Standard fordert einen Bus-Spannungspegel von weniger als 20% der Versorgungsspannung, um ein „0“-Bit zu signalisieren und eine Busspannung von höher als 80% der Versorgungsspannung VDD, um ein „1“-Bit zu signalisieren. Während der Transistor T₁ ausgeschaltet ist, wird die Busspannung V_BUS durch den Widerstand R_O auf die Versorgungsspannung V_DD gezogen. Dieser Zustand, in dem der Bustreiber (genau genommen die Ausgangsstufe des Bustreibers) eine hohe AusgangsImpedanz aufweist, ist ein rezessiver Zustand. Der Ausgangsspannungspegel des Bustreibers kann durch andere Busknoten übersteuert (overridden) werden.
Das Diagramm (a) der 2 umfasst Zeitdiagramme für das binäre Steuersignal S_TX und die resultierende Busspannung V_BUS für das Beispiel aus Diagramm (a) der 1. In dem dargestellten Beispiel wechselt zum Zeitpunkt t₀ das Steuersignal von einem High-Pegel (binäre „1“) auf einen Low-Pegel (binäre „0“). Der Gate-Treiber erzeugt ein Gate-Signal, um den Transistor T₁ einzuschalten, und folglich fällt die Busspannung V_BUS schnell auf ungefähr 0 Volt (das Referenzpotential). Die Abfallzeit (fall time) der Busspannung wird im Wesentlichen bestimmt durch die Schaltzeit des Transistors T₁ . Zum Zeitpunkt t₁ kehrt das Steuersignal S_TX zurück auf den High-Pegel, und der Gate-Treiber X₁ erzeugt ein Gate-Signal, das den Transistor T₁ ausschaltet. In der Folge steigt die Busspannung V_BUS auf ungefähr V_DD (die Versorgungsspannung) an. Die Anstiegszeit (rise time) wird hauptsächlich bestimmt durch den Widerstand des Widerstands R_O und die Kapazität C_BUS , welche über den Widerstand R_O geladen werden muss. Da die Busleitung auch eine parasitäre Induktivität aufweisen kann, kann - abhängig von der tatsächlichen Implementierung - die Bus-Kapazität C_BUS zu einem (parasitären) Schwingkreis (resonance circuit) beitragen und transiente Oszillationen (ringing) können auftreten (siehe gestrichelte Linie in Diagramm (a) der 2). Die Übergangszeit vom dominanten (Low-Pegel) in den rezessiven (High-Pegel) Zustand wird hauptsächlich bestimmt durch externe Parameter und unabhängig von der Schaltzeit des Transistors T₁ .
Diagramm (b) der 1 zeigt einen Der CAN-Bustreiber. Dieser arbeitet ähnlich wie der LIN-Bustreiber aus Diagramm (a) der 1, jedoch wird in CAN-Systemen die Busspannung durch ein differentielles Signal dargestellt. Demnach werden zwei Busleitungen verwendet, welche mit den Ausgangsknoten CANH und CANL des CAN-Bustreibers verbunden sind. Eine Masseleitung wird für die Datenübertragung nicht unbedingt benötigt. Die Bus-Treiberschaltung umfasst im Wesentlichen zwei Transistoren T₁ und T₂ , sowie einen Widerstand R_O (Ausgangswiderstand). Der Widerstand R_O ist zwischen die Ausgangsknoten CANL und CANH geschaltet. Der Laststrompfad des Transistors T₁ ist zwischen den Masseknoten GND (Referenzpotential) und den Ausgangsknoten CANL geschaltet, wohingegen der Laststrompfad des Transistors T₂ zwischen den Ausgangsknoten CANH und den Versorgungsknoten SUP geschaltet ist, an dem die Versorgungsspannung V_DD anliegt. Eine Diode (nicht dargestellt) oder andere Schaltkreise können in Serie zu dem Widerstand zwischen den Ausgangsknoten CANH und den Versorgungsknoten SUP geschaltet sein. Die Busleitung hat eine (parasitäre) Kapazität, die in Diagramm (b) der 1 durch den Kondensator C_BUS repräsentiert wird.
Die Steuerelektroden (z.B. Gate-Elektroden im Falle von MOSFETs) werden mit Hilfe der Gate-Steuerschaltungen X₁ und X₂ angesteuert. Diese sind dazu ausgebildet, ein binäres Steuersignal in für die Ansteuerung der Transistoren T₁ und T₂ geeignete Gate-Signale zu konvertieren, um die Transistoren T₁ bzw. T₂ ein- und auszuschalten. Alternativ kann abhängig von der jeweiligen Implementierung eine gemeinsame Gate-Treiberschaltung für beide Transistoren T₁ und T₂ verwendet werden. Die zwischen den Busleitungen anliegende (differentielle) Spannung V_BUS beträgt entweder ungefähr 0 Volt, wenn beide Transistoren T₁ und T₂ ausgeschaltet sind, oder ist gleich der Versorgungsspannung V_DD (z.B. 5 Volt oder 12 Volt), wenn beide Transistoren T₁ und T₂ eingeschaltet sind. Beide Transistoren T₁ T₂ können im Wesentlichen synchron schalten.
Wenn der Transistor T₂ eingeschaltet ist, zieht er das Potential des Ausgangsknotens CANH aktiv auf das Versorgungspotential V_DD , indem ein niederohmiger Strompfad zwischen dem Ausgangsknoten CANH und dem Knoten, an dem die Versorgungsspannung V_DD anliegt, bereitgestellt wird. Des Weiteren zieht der Transistor T₁ wenn er eingeschaltet ist, das Potential des Ausgangsknotens CANL aktiv auf das Referenzpotential (0 Volt), indem ein niederohmiger Strompfad zwischen dem Ausgangsknoten CANL und dem Masseknoten GND bereitgestellt wird. Im Ergebnis ist die Busspannung V_BUS - theoretisch - ungefähr gleich der Versorgungsspannung V_DD . In der Praxis ist die Busspannung V_BUS aufgrund von Spannungsabfällen an Verpolschutzdioden (nicht dargestellt) und den Transistoren der H-Brücke oft niedriger als die Versorgungsspannung V_DD und liegt ungefähr zwischen zwei und fünf Volt. Dieser Zustand ist ein dominanter Zustand und repräsentiert eine binäre (logische) „0“. Wenn die Transistoren T₁ und T₂ ausgeschaltet sind, sind die Ausgangsknoten CANL und CANH gegen den Masseknoten GND und den Versorgungsknoten isoliert, und die Kapazität C_BUS entlädt über dem Widerstand Ro. Im eingeschwungenen Zustand ist die Kapazität C_BUS entladen, was eine Busspannung V_BUS von im Wesentlichen 0 Volt zur Folge hat. Dieser Zustand ist ein rezessiver Zustand und repräsentiert eine binäre (logische) „1“.
In 2 beinhaltet Diagramm (b) Zeitdiagramme für das binäre Steuersignal S_TX und die resultierende Busspannung V_BUS für einen CAN-Bus. Zum Zeitpunkt t₀ wechselt das Steuersignal von einem High-Pegel (binäre „1“) auf einen Low-Pegel (binäre „0“). Der Gate-Treiber erzeugt Gate-Signale, um die Transistoren T₁ und T₂ einzuschalten, und folglich steigt die Busspannung V_BUS vergleichsweise rasch auf (theoretisch) die Versorgungsspannung V_DD . Die Anstiegszeit der Busspannung V_BUS wird im Wesentlichen durch die Schaltgeschwindigkeit der Transistoren T₁ und T₂ bestimmt. Zum Zeitpunkt t₁ wechselt das Steuersignal S_TX zurück auf den High-Pegel und der Gate-Treiber erzeugt Gate-Signale, um die Transistoren T₁ und T₂ auszuschalten. Folglich fällt die Busspannung V_BUS auf ungefähr 0 Volt (d.h. das Referenz-/Massepotential). Die Abfallzeit wird im Wesentlichen durch den Widerstand des Widerstands R_O und die Kapazität C_BUS bestimmt, welche über den Widerstand R_O entladen werden muss. Abhängig von der tatsächlichen Implementierung kann die Bus-Kapazität zu einem (parasitären) Schwingkreis beitragen (z.B. zusammen mit Leitungsinduktivitäten), und transiente Oszillationen (ringing) können auftreten (siehe gestrichelte Linie in Diagramm (b) der 2). Die Übergangszeit vom dominanten (Low-Pegel des Steuersignals S_TX ) in den rezessiven (High-Pegel des Steuersignals S_TX ) Zustand wird also im Wesentlichen durch externe Parameter bestimmt und hängt nicht nur von den Schaltzeiten der Transistoren T₀ und T₁ ab.
Im Diagramm (c) der 1 ist ein FlexRay-Bustreiber dargestellt, der ähnlich arbeitet wie der CAN-Bustreiber aus Diagramm (b) der 1. Die Busspannung V_BUS ist auch in FlexRay-Systemen ein differentielles Signal. Anders als der CAN-Bustreiber aus Diagramm (b) der 1 ist der FlexRay-Bustreiber als Transistor-H-Brücke implementiert, die von den vier Transistoren T₁ T₂ , T₃ und T₄ gebildet wird. Die Transistoren T₁ und T₂ bilden eine erste Transistorhalbbrücke, wobei der gemeinsame Schaltungsknoten der Transistoren T₁ und T₂ als Ausgangsknoten BP bezeichnet wird. Die Transistoren T₃ und T₄ bilden eine zweite Transistorhalbbrücke, wobei der gemeinsame Schaltungsknoten der Transistoren T₁ und T₂ als Ausgangsknoten BM bezeichnet wird. Beide Halbbrücken sind zwischen den Versorgungsknoten, welcher mit einer Versorgungsspannung V_DD versorgt wird, und einen Masseknoten GND geschaltet. Die Transistoren T₂ und T₄ sind High-Side-Schalter und die Transistoren T₁ und T₃ sind Low-Side-Schalter, und die beiden Ausgangsknoten BP und BM sind über einen Ausgangswiderstand Ro verbunden. Der Bustreiber ist in einem rezessiven (Idle-) Zustand, wenn alle Transistoren T₁ bis T₄ ausgeschaltet sind. In einem ersten dominanten (aktiven) Zustand sind der Low-Side-Transistor T₁ und der High-Side-Transistor T₄ eingeschaltet, während die anderen beiden Transistoren ausgeschaltet sind, sodass im Ergebnis die Busspannung V_BUS positiv und (theoretisch) gleich der Versorgungsspannung +V_DD ist. In einem zweiten dominanten (aktiven) Zustand sind der Low-Side-Transistor T₃ und der High-Side-Transistor T₂ eingeschaltet, während die anderen beiden Transistoren ausgeschaltet sind, sodass im Ergebnis ist die Busspannung V_BUS negativ und (theoretisch) gleich der inversen Versorgungsspannung -V_DD ist Der erste dominante Zustand repräsentiert eine binäre „1“, wohingegen der zweite dominante Zustand eine binäre „0“ repräsentiert. In der Praxis ist der Betrag der Busspannung V_BUS aufgrund von Spannungsabfällen an Verpolschutzdioden (nicht dargestellt) und den Transistoren der H-Brücke niedriger als die Versorgungsspannung V_DD ; bei einer Versorgungsspannung von 5V kann die Busspannung V_BUS in den dominanten Zuständen bei ungefähr ±1,2V liegen.
Mit den Ausgangsknoten BP und BM sind zwei Busleitungen verbunden. Diese weisen eine (parasitäre) Kapazität, welche durch den Kondensator C_BUS (ähnlich wie in Diagramm (b) der 1, jedoch in Diagramm (c) nicht dargestellt) repräsentiert wird. Im vorliegenden Beispiel sind den vier Transistoren T₁ bis T₄ vier Gate-Treiberschaltungen X₁ bis X₄ zugeordnet, wobei jede Gate-Treiberschaltung das Steuersignal S_TX (oder eine invertierte Version davon) empfängt. Die Eingänge der Gate-Treiberschaltungen X₁ bis X₄ können ausgetastet werden, z.B. durch Verwendung eines Enable-Signals S_EN wie in Diagramm (c) der 2. 2 illustriert in Diagramm (c) Zeitdiagramme des Steuersignals S_TX und des Enable-Signals S_EN . Während das Enable-Signal S_EN auf einem High-Pegel ist, sind alle Transistoren T₁ bis T₄ ausgeschaltet, und die Busspannung über dem Ausgangswiderstand R_O beträgt ungefähr null Volt. Folglich ist der Bustreiber in einem rezessiven (Idle-) Zustand. Wenn das Enable-Signal S_EN auf einen Low-Pegel wechselt, dann wechselt der Bustreiber in einen dominanten (aktiven) Zustand. Abhängig von dem Wert des Steuersignals S_TX werden entweder die Transistoren T₂ und T₃ eingeschaltet (während T₁ und T₄ aus sind) oder die Transistoren T₁ und T₄ sind eingeschaltet (während T₂ und T₃ aus sind).
Beim Wechsel von einem dominanten Zustand in den anderen dominanten Zustand (z.B. wenn S_TX von „0“ auf „1“ wechselt (oder umgekehrt) während S_EN „0“ ist) hängt die Übergangszeit im Wesentlichen von der Schaltzeit der Transistoren der H-Brücke ab. Jedoch beim Wechsel von einem dominanten Zustand in den rezessiven Zustand (siehe Zeitpunkt t₁ in Diagramm (c) der 2) wird die Bus-Kapazität C_BUS über den Ausgangswiderstand R_O entladen. Der Übergang ist vergleichsweise langsam und hängt von externen Parametern und nicht nur von Parametern (Schaltzeit) der H-Brücke selbst ab. Abhängig von der tatsächlichen Implementierung kann die Bus-Kapazität C_BUS zu einem (parasitären) Schwingkreis beitragen, und - ähnlich wie in den vorhergehenden Beispielen (LIN- und CAN-Bus) - können transiente Oszillationen (ringing) auftreten (siehe gestrichelte Linie in Diagramm (c) der 2).
Nachdem einige unterschiedlichen Bus-Treiberschaltungen für verschiedene Busstandards (LIN, CAN, FlexRay) beschrieben wurden, werden einige allgemeine Aspekte dieser Bus-Treiberschaltungen zusammengefasst. Eine Bus-Treiberschaltung hat (zumindest) zwei Schaltungsknoten. Ein erster Schaltungsknoten (vgl. 1, Ausgangsknoten LIN in Diagramm (a), Ausgangsknoten CANL in Diagramm (b) und Ausgangsknoten BP in Diagramm (c)) ist dazu ausgebildet, mit einer Busleitung gekoppelt zu werden (z.B. eine CAN-Busleitung). Die Busleitung verursacht eine Bus-Kapazität C_BUS zwischen dem ersten und dem zweiten Schaltungsknoten (vgl. 1, der Versorgungsknoten SUP in Diagramm (a), der Ausgangsknoten CANH in Diagramm (b) und der Ausgangsknoten BM in Diagramm (c)). Es sei angemerkt, dass, obwohl in Diagramm (a) die Bus-Kapazität C_BUS zwischen dem Ausgangsknoten LIN und dem Masseknoten dargestellt ist, eine äquivalente Bus-Kapazität zwischen dem Ausgangsknoten LIN und dem Versorgungsknoten SUP existiert.
Der Bustreiber umfasst des Weiteren eine Schaltung mit elektronischen Schaltern (switching circuit), die mit dem ersten Schaltungsknoten gekoppelt und dazu ausgebildet ist, eine Ausgangsspannung V_BUS zwischen dem ersten und dem zweiten Schaltungsknoten anzulegen und folglich die Bus-Kapazität C_BUS zu laden, wenn ein Steuersignal einen dominanten Zustand anzeigt. Dieses Steuersignal wird in Diagramm (a) (LIN) und Diagramm (b) (CAN) der 2 als S_TX und in Diagramm (c) (FlexRay) der 2 als S_EN bezeichnet. Die Ausgangsspannung ist in den Diagrammen (b) und (c) (CAN bzw. FlexRay) als V_BUS bezeichnet. In Diagramm (a) der 1 (LIN) wäre die Ausgangsspannung zwischen dem ersten Knoten (Ausgangsknoten LIN) und dem zweiten Knoten (Versorgungsknoten SUP) gleich V_DD -V_BUS . Des Weiteren umfassen die Bustreiber eine Entlade-Schaltung (discharge circuit), welche zumindest einem Widerstand R_O (und optional weitere Schaltungskomponenten) beinhaltet. Die Entladeschaltung ist zwischen den ersten und den zweiten Schaltungsknotengeschaltet und dazu ausgebildet, eine Entladung der Bus-Kapazität C_BUS über den Widerstand R_O zu ermöglichen, wenn das Steuersignal einen rezessiven Zustand anzeigt. Die Entladeschaltung (oder Teile davon) können auch als elektrische Terminierung (Bus-Terminierung) dienen. In den vorliegenden Beispielen kann der Widerstand R_O auch als Widerstand zur Bus-Terminierung angesehen werden.
In anderen Worten: Ein Bustreiber hat zwei Schaltungsknoten, zwischen denen in einem dominanten Zustand mit Hilfe von elektronischen Schaltern (z.B. Transistoren T₁ T₂ ) eine definierte Ausgangsspannung angelegt wird, wodurch die (parasitäre) Kapazität zwischen den beiden Schaltungsknoten geladen wird. In einem rezessiven Zustand kann die erwähnte Kapazität über die Entladeschaltung (z.B. den Widerstand R_O ) entladen werden. Als eine weitere allgemeine Bemerkung kann festgehalten werden, dass die Übergangszeit von einem dominanten Zustand in einen rezessiven Zustand durch die Bus-Kapazität und die Parameter des Entlade-Netzwerks wesentlich mitbestimmt wird und nicht lediglich durch die Charakteristika der elektronischen Schalter (und deren Ansteuerung) festgelegt ist. Die Bus-Kapazität, sowie der Ausgangswiderstands Ro sind Parameter, welche gegeben sind (z.B. durch die Länge der Busleitungen und die Anzahl der Busteilnehmer) und nicht einfach geändert werden können. Die Übergangszeit von einem dominanten in einen rezessiven Zustand hängt folglich beispielswese von Parametern außerhalb der Bustreiberschaltung ab und beispielsweise bei langen Busleitungen kann die Übergangszeit in den rezessiven Zustand vergleichsweise lang sein, und es können Oszillationen auftreten.
3 enthält in Diagramm (a) ein Beispiel einer verbesserten Bus-Treiberschaltung zur Verwendung in einem LIN-Busknoten. Die Schaltung ist identisch mit der korrespondierenden Schaltung aus 1, Diagramm (a), jedoch weist sie einen zusätzlichen Transistor T₂ auf, dessen Laststrompfad (z.B. Drain-Source-Strompfad im Falle eines MOSFETs) parallel zu dem Widerstand Ro (Entladenetzwerk) geschaltet ist. Durch Einschalten des Low-Side-Transistors T₁ (während der Transistor T₂ aus ist), wird der Ausgangsknoten LIN aktiv auf ungefähr das Massepotential heruntergezogen, und folglich die Spannung zwischen dem Versorgungsknoten SUP und dem Ausgangsknoten LIN auf eine Spannung von ungefähr gleich der Versorgungsspannung V_DD gesetzt. Da die Spannung V_DD -V_BUS zwischen den Knoten SUP und LIN aktiv angelegt wird, ist dieser Zustand der dominante Zustand. Um in den rezessiven Zustand zu wechseln, wird der Transistor T₁ ausgeschaltet, und folglich die Ausgangsspannung nicht weiter aktiv an den Ausgangsknoten LIN angelegt. Die in der Bus-Kapazität C_BUS gespeicherte Ladung kann sich folglich über den Widerstand Ro entladen. Während dieser Zeitperiode des Entladens (Übergangszeitperiode) wird der Transistor T₂ temporär so angesteuert, dass er (zumindest teilweise) leitend ist. Der Transistor T₂ stellt also temporär einen Strompfad parallel zum Widerstand Ro bereit, was den Entladevorgang signifikant beschleunigen kann. Der Transistor T₂ kann als steuerbarer Widerstand angesehen werden, welcher während der Übergangszeitperiode (vom dominanten in den rezessiven Zustand) kontinuierlich variiert werden kann.
Diagramm (b) der 3 enthält Zeitdiagramme des Ausgangssignals V_DD -V_BUS , des zugehörigen binären Steuersignals S_TX , entsprechend dem der Transistor T₁ mittels des Gate-Treibers X₁ angesteuert wird, und des Hilfssteuersignals S_A , entsprechend dem der Transistor T₂ mittels des Gate-Treibers X₂ angesteuert wird. Zum Zeitpunkt t₀ wechselt das binäre Steuersignal S_TX von einem hohen Pegel auf einen niedrigen Pegel und zeigt folglich einen Übergang in den dominanten Zustand an. Der Gate-Treiber X₁ erzeugt ein Gate-Signal, um den Transistor T1 einzuschalten, und folglich wird die Spannung V_DD zwischen den Versorgungsknoten SUP und den Ausgangsknoten LIN angelegt (d.h. Spannung V_DD fällt über dem Widerstand R_O ab). Zum Zeitpunkt t₁ wechselt das binäre Steuersignal S_TX von einem niedrigen Pegel auf einen hohen Pegel und zeigt folglich einen Übergang in den rezessiven Zustand an. Folglich erzeugt der Gate-Treiber X₁ ein Gate-Signal, um den Transistor T₁ auszuschalten, und die Kapazität C_BUS wird über den Widerstand R_O entladen. Zur gleichen Zeit t₁ wechselt das Hilfssteuersignal S_A von einem hohen Pegel auf einen niedrigen Pegel, um temporär (mittels Gate-Treiber X₂ ) den Transistor T₂ zu aktivieren. Transistor T₂ stellt parallel zum Widerstand R_O temporär einen zusätzlichen Strompfad bereit, über den die Kapazität C_BUS entladen werden kann. Nach einem kurzen Zeitintervall t₂ -t₁ (d.h. zum Zeitpunkt t₂ ) wechselt das Signal S_A zurück auf einen High-Pegel und der Transistor T₂ wird wieder ausgeschaltet. Die Kapazität C_BUS kann sich weiter über den Widerstand R_O entladen, bis zum Zeitpunkt t₃ ein stationärer Zustand erreicht wird. Der Gate-Treiber X₂ kann dazu ausgebildet sein, den Transistor T₂ z.B. in einen mittel (d.h. teilweise) leitenden Zustand zu steuern (d.h. einen definierten Widerstand) ohne den Transistor T₂ voll einzuschalten. Der zusätzliche Strompfad reduziert allerdings temporär (d.h. zwischen den Zeitpunkten t₁ und t₂ ) den effektiven Widerstand, erhöht den Strom zum Entladen der Bus-Kapazität C_BUS , was eine signifikant kürzere Übergangszeit (t₃ -t₁ ) von dem dominanten Zustand in den rezessiven Zustand zur Folge hat. Das Zeitintervall t₂ -t₁ kann eine feste Zeitperiode sein. Alternativ kann das Abschalten des Transistors T₂ zum Zeitpunkt t₂ auch durch eine im Busknoten vorhandene Empfängerschaltung ausgelöst werden (in den Figuren nicht dargestellt, jedoch in den Bus-Transceiver-Schaltungen vorhanden), wenn ein Bus-Spannungspegel detektiert wird, der den rezessiven Zustand anzeigt.
Die Diagramme (a) und (b) der 4 zeigen weitere Beispiele eines verbesserten Bus-Treibers zur Verwendung in einem CAN-Busknoten. Die Schaltungstopologie ist die gleiche wie in 1, Diagramm (c), jedoch ist die Ansteuerung der Transistoren der H-Brücke im CAN-Betrieb anders. Die H-Brücke ist aus zwei Halbbrücken aufgebaut, wobei jede einen High-Side-Transistor T₂ bzw. T₄ und einem Low-Side-Transistor T₁ bzw. T₃ aufweist. Der Mittelabgriff der ersten Halbbrücke (T₁ und T₂ ) bildet den ersten Ausgangsknoten CANL, und der Mittelabgriff der zweiten Halbbrücke (T₃ und T₄ ) bildet den zweiten Ausgangsknoten CANH. Die Busspannung V_BUS ist die Spannung zwischen den Knoten CANH und CANL. Im dominanten Zustand sind die Transistoren T₁ und T₄ eingeschaltet, wobei eine Spannung (ungefähr) gleich der Versorgungsspannung V_DD als Busspannung V_BUS zwischen den Knoten CANH und CANL angelegt wird. In dem rezessiven Zustand sind alle Transistoren T₁ bis T₄ ausgeschaltet. Jedem der Transistoren T₁ bis T₄ ist eine Gate-Treiberschaltung X₁ bis X₄ zum Erzeugen geeigneter Gate-Signale nach Maßgabe des Steuersignals S_TX zugeordnet. Die „Haupttransistoren“ T₁ und T₄ werden nach Maßgabe des binären Steuersignals S_TX geschaltet, wohingegen die „Hilfstransistoren“ T₂ und T₃ nach Maßgabe des Hilfssteuersignals S_A gesteuert werden. Die Funktion und der Betrieb der Bus-Treiberschaltung wird nun unter Bezugnahme auf die Zeitdiagramme aus Diagramm (b) der 4 erläutert.
Diagramm (b) der 4 beinhaltet exemplarische Zeitdiagramme, welche die binären Steuersignale S_TX und S_A illustrieren, die resultierenden Widerstände R_T1 , R_T2 , R_T3 und R_T4 der vier Transistor-Laststrompfade sowie die resultierende differentielle Ausgangsspannung V_BUS . Zum Zeitpunkt t₀ wechselt das binäre Steuersignal S_TX von einem High-Pegel auf einen Low-Pegel und zeigt folglich einen Übergang in den dominanten Zustand an. Entsprechend erzeugen die Gate-Treiber X₁ und X₄ Gate-Signale, um die Transistoren T₁ und T₄ einzuschalten, wodurch die Spannung V_DD zwischen den Ausgangsknoten CANH und CANL angelegt wird (d.h. die Spannung V_DD fällt über dem Widerstand Ro ab). Während des dominanten Zustands sind die Transistoren T₂ und T₃ aus. Der Widerstandswerte R_T1 und R_T4 fallen von einem Maximum (praktisch nicht leitender Aus-Zustand) auf ein Minimum (Ein-Zustand), während die Busspannung V_BUS ansteigt.
Zum Zeitpunkt t₁ wechselt das binäre Steuersignal S_TX von einem Low-Pegel auf einen High-Pegel und zeigt folglich einen Übergang in den rezessiven Zustand an. Entsprechend schalten die Treiber X₁ und X₄ die Transistoren T₁ und T₄ aus, und die Widerstandswerte R_T1 und R_T4 steigen wieder auf den maximalen Widerstand an (Aus-Zustand). Die Kapazität C_BUS kann folglich über den Widerstand R_O entladen werden. Zur gleichen Zeit t₁ wechselt das Hilfssteuersignal S_A von einem High-Pegel auf einen Low-Pegel, um die Transistoren T₂ und T₃ temporär (mittels der Gate-Treiber X₂ und X₃ ) zu aktivieren. Die Transistoren T₂ und T₃ stellen temporär einen zusätzlichen Strompfad bereit, über den sich die Kapazität C_BUS entladen kann. Nach einem kurzen Zeitintervall t₂ -t₁ (d.h. zum Zeitpunkt t₂ ) wechselt das Signal S_A zurück auf einen High-Pegel und die Transistoren T₂ und T₃ werden wieder ausgeschaltet. Die Kapazität C_BUS kann sich über den Widerstand R_O weiter entladen, bis ein stationärer Zustand zum Zeitpunkt t₃ erreicht wird. Die Gate-Treiber X₂ und X₃ können dazu ausgebildet sein, die zugehörigen Transistoren so anzusteuern, dass sie einen mittel (d.h. teilweise) leitenden Zustand (d.h. einen definierten Widerstand) annehmen, ohne auf die Transistoren voll einzuschalten. Die Widerstandswerte R_T2 und R_T3 der Transistoren T₂ und T₃ über der Zeit sind in Diagramm (b) der 4 ebenfalls dargestellt.
Der zusätzliche Strompfad reduziert temporär (d.h. zwischen den Zeitpunkten t₁ und t₂ ) den effektiven Widerstand und erhöht den Strom zum Entladen der Bus-Kapazität C_BUS , was eine signifikant kürzere Übergangszeit (t₃ -t₁ ) von dem dominanten Zustand in den rezessiven Zustand zur Folge hat. Das Zeitintervall t₂ -t₁ kann eine feste Zeitperiode sein. Alternativ kann der Ausschaltzeitpunkt t₂ auch durch eine Empfängerschaltung (in den Figuren nicht gezeigt, jedoch in Bus-Transceiver-Schaltungen vorhanden) detektiert werden, indem ein Busspannungspegel detektiert wird, der den rezessiven Zustand anzeigt.
Für ein FlexRay-System hat der Bustreiber die gleiche Topologie wie für ein CAN-System (siehe Diagramm (a) der 4), jedoch sind in einem FlexRay-System zwei unterschiedliche Übergänge möglich, nämlich von einem dominanten „0“-Zustand (V_BUS = -V_DD ) in einen rezessiven (Idle-) Zustand und von einem dominanten „1“-Zustand (V_BUS = +V_DD) in den rezessiven Zustand. Der zweite Fall ist gleich wie bei dem zuvor erläuterten CAN-Beispiel. Im ersten Fall arbeitet die Treiberschaltung analog, wobei die Transistorpaare T₁ T₄ und T₂ , T₃ die Rollen tauschen. Die weitere Beschreibung beschränkt sich auf CAN-Systeme, wobei sich die beschriebenen Konzepte problemlos auf andere Bussysteme wie LIN oder Flexray übertragen lassen.
Die in den Beispielen aus 1 bis 4 dargestellten Transistoren können jeweils aus einer Vielzahl von Transistorzellen aufgebaut sein, wobei jede Transistorzelle praktisch einen elementaren Transistor repräsentier. Die einzelnen Transistorzellen (d.h. die Laststrompfade der elementaren Transistoren) sind parallelgeschaltet, und diese Parallelschaltung bildet einen Transistor. Um das Schaltverhalten des Transistors beim Ein- und Ausschalten zu steuern, können beim Ein- und Ausschalten die einzelnen Transistorzellen sequenziell ein- bzw. ausgeschaltet werden. Auf diese Weise kann ein „sanftes“ Ein- bzw. ausschalten mit definierten Schaltflanken erreicht werden. Diese Situation ist in 5 dargestellt. Diagramm (a) der 5 illustriert exemplarisch den Transistor T₁ als Parallelschaltung von N Transistorzellen T_1,1 , T_1,2 , T_1,3 , ..., T_1,N . Die Steuerelektroden der Transistorzellen T_1,1 , T_1,2 , T_1,3 , ..., T_1,N werden mit Steuersignalen G_1,1 , G_1,2 , G_1,3 , ..., G_1,N (z.B. Gate-Spannung) angesteuert.
Ein Beispiel eines Einschaltvorganges mit definierter Schaltflanke ist in Diagramm (b) der 5 dargestellt. Gemäß Diagramm (b) der 5 werden die einzelnen Transistorzellen T_1,1 , T_1,2 , T_1,3 , ..., T_1,N nicht gleichzeitig, sondern sequenziell angesteuert, um ein sanftes Einschalten mit definierter Steigung der Schaltflanke zu erreichen. Im dargestellten Beispiel wird die Transistorzelle T_1,1 zum Zeitpunkt t₁ eingeschaltet, die Transistorzelle T_1,2 zum Zeitpunkt t₂ , die Transistorzelle T_1,3 zum Zeitpunkt t₃ , etc. Zum Zeitpunkt t_N wird die letzte Transistorzelle T_1,N aktiviert und der Transistor T₁ ist voll eingeschaltet. Der korrespondierende Widerstand R_T1 des Laststrompfades des Transistors T₁ ist ebenfalls dargestellt. Dieser sinkt von seinem Maximalwert (Transistor T₁ ausgeschaltet) beginnend zum Zeitpunkt t₁ (quasi-) kontinuierlich bis auf einen sehr niederohmigen Wert R_T1,min (Transistor T₁ eingeschaltet). Das Ausschalten kann in ähnlicher Weise erreicht werden, indem die Transistorzellen sequenziell abgeschaltet werden. Die Zeitversetzten Steuersignale G_1,1 , G_1,2 , G_1,3 , ..., G_1,N können z.B. durch eine in der Gate-Treiberschaltung X₁ enthaltenen Logikschaltung erzeugt werden. Im Diagramm (b) der 5 sind die Zeitintervalle t₂ -t₁ , t₃ -t₂ , etc. gleich (d.h. die Schaltzeitpunkte der einzelnen Transistorzellen sind zeitlich äquidistant), was aber nicht notwendigerweise der Fall sein muss. Durch ein gezieltes Festlegen der Schaltzeitpunkte kann die Schaltflanke theoretisch beliebig geformt werden. Das Formen der Schaltflanken (edge shaping) der Schaltflanken durch sequenzielles Ein- bzw. Ausschalten einzelner Transistorzellen ist an sich bekannt und wird hier nicht weiter erläutert.
6 zeigt ein System mit drei Busknoten, die die Bustreiber 1, 1' und 1" enthalten. Die Anschlüsse CANH und CANL der einzelnen Bustreiber 1, 1' und 1" sind z.B. über ein Kabel mit verdrillten Leiterpaaren (twisted pair cable) verbunden. In den in 3 und 4 dargestellten Beispielen sind lediglich die Transmitterschaltungen der Bustreiber dargestellt, wohingegen die zugehörigen Empfängerschaltungen der Übersichtlichkeit halber weggelassen wurden. 7 illustriert ein Beispiel eines Bustreibers 1 mit einer Transmitterschaltung 11 und einer Empfängerschaltung 12. 7 zeigt auch einen Controller 2 (z.B. einen Mikrocontroller oder eine andere Datenquelle/-senke), der mit dem Bustreiber 1 verbunden ist. Der Controller 2 kann dazu ausgebildet sein, die über den Bus zu übertragenen Daten ein einen Bitstrom (Signal S_TX , Sendesignal) umzusetzen, der dem gewünschten Busprotokoll entspricht. Bei einem CAN-Bus erfolgt die Datenübertragung beispielsweise paketweise in Datenrahmen (data frames). Die im Bustreiber 1 enthaltene Transmitterschaltung 11 setzt den im Sendesignal S_TX enthaltenen Bitstrom in ein korrespondierendes Bussignal V_BUS um.
Der im Bustreiber 1 enthaltene Empfängerschaltung setzt die Spannung am Bus (z.B. die Spannung zwischen den Knoten CANH und CANL im Falle eines CAN-Busses) in ein binäres Signal S_RX (Empfangssignal) um, welches dem Controller 2 zugeführt sein kann. Der Controller 2 kann den im Empfangssignal S_RX enthaltenen Bitstrom unter Berücksichtigung des Busprotokolls auswerten, beispielsweise die empfangenen Daten aus den empfangenen Datenrahmen extrahieren. In dem in 7 dargestellten Beispiel weist der Empfänger 12 einen Komparator 121 und einen dem Komparator 121 nachgeschalteten Filter 122 auf. Der Komparator 121 empfängt die Busspannung V_BUS und vergleicht diese mit einer oder mehreren Schwellenwerten, die in dem verwendeten Busstandard definiert sein können. Im Falle eines CAN-Systems kann der Komparator 121 an seinem Ausgang (Ausgangsignal S_RX0 ) einen (dominanten) Low-Pegel erzeugen, wenn die Busspannung V_BUS einen ersten Schwellenwert von 0,9 V übersteigt, und einen (rezessiven) High-Pegel erzeugen, wenn die Busspannung V_BUS einen zweiten Schwellenwert von 0,5V unterschreitet. Aufgrund der erwähnten Oszillationen und anderen Störungen kann es vorkommen, dass der vom Komparator detektierte Logikpegel nicht stabil ist. Ein 0-Bit oder ein 1-Bit soll jedoch nur detektiert werden, wenn die Busspannung V_BUS einen stabilen (dominanten oder rezessiven) Zustand annimmt. Stabil bedeutet in diesem Zusammenhang, dass der jeweilige Zustand eine definierte Zeitdauer (z.B. mindestens 1 µs) ohne Unterbrechung andauert. Kürzere Zustandswechsel (Spikes, transiente Pulse) werden von dem Filter 122 eliminiert. In dem dargestellten Beispiel empfängt das Filter 122 das Ausgangssignal S_RX0 des Komparators 121 und erzeugt ein korrespondierendes Signal S_RX (Empfangssignal), wobei das Signal S_RX erst dann einen Bitwert (1 oder 0) anzeigt, wenn im Signal S_RX0 dieser Wert für die erwähnte definierte Zeitdauer stabil ist.
Der Empfänger 12 empfängt nicht nur Bussignale (Busspannung V_BUS ) von anderen Bustreibern 1', 1", sondern auch vom Transmitter 11 desselben Bustreibers 1. Wenn Transmitter 11 und Empfänger 12 korrekt arbeiten, entspricht das empfangene Signal S_RX dem ausgesendeten Signal S_TX , wobei das empfangene Signal S_RX aufgrund der Laufzeit (insbesondere durch den Filter 122) verzögert ist. Die Verzögerung zwischen den Signalen S_RX und S_TX wird als Schleifenverzögerung (Loop Delay) bezeichnet. Die Funktion von Transmitter 11 und Empfänger 12 wird anhand der Timing-Diagramme aus 8 genauer erläutert.
8 zeigt exemplarische Signalverläufe (waveforms) für die Signale S_TX (Eingangssignal des Transmitters 11), V_BUS (Ausgangssignal des Transmitters 11/Eingangssignal des Komparators 121), S_RX0 (Ausgangssignal des Komparators 121) sowie S_RX (Ausgangssignal des Empfängers 12, gefiltert). Des Weiteren ist ein Taktsignal S_CLK dargestellt, welches im Filter 122 verarbeitet wird, sowie die Zählerwerte CNTR und CNTL, welche die Anzahl der Oszillationen im Bussignal V_BUS und die Schleifenverzögerung repräsentieren. Gemäß 8 wechselt das Signal S_TX zum Zeitpunkt t₀ von einem rezessiven Zustand (High-Pegel) in einen dominanten Zustand (Low-Pegel) und zum Zeitpunkt t₃ wieder zurück in den rezessiven Zustand. Nach dem Zeitpunkt t₀ steuert der Transmitter 11 des Bustreibers 1 (siehe 7) seine Ausgangstransistoren an und die Spannung V_BUS steigt an, wobei ein leichtes Überschwingen (overshoot) auftreten kann. Zum Zeitpunkt t₁ überschreitet die Spannung V_BUS den Schwellenwert V_TH des Komparators 121 des Empfängers 12 und das Komparatorausgangssignal S_RX0 wechselt von einem High-Pegel auf einen Low-Pegel. Am Ausgang des Filters 122 erscheint die Pegeländerung jedoch erst eine Filterzeitspanne T_F später, d.h. zum Zeitpunkt t₂ (t₂=t₁+T_F) nachdem der Zustand des Signals S_RX0 für die Zeitspanne T_F stabil gewesen ist. Die Zeit zwischen der fallenden Flanke im Signals S_TX (zum Zeitpunkt t₀ ) und der korrespondierenden fallenden Flanke im Signal S_RX wird als Schleifenverzögerung T_L1 bezeichnet (Schleifenverzögerung beim Übergang vom rezessiven in den dominanten Zustand).
Zum Zeitpunkt t₃ beginnt die Spannung V_BUS zu fallen und fällt zum Zeitpunkt t₄ unter den Schwellenwert V_TH , was eine steigende Flanke im Komparatorausgangssignal S_RX0 bewirkt. Wie erwähnt, können bei einem Übergang in den rezessiven Zustand Oszillationen auftreten und der vom Komparator 121 detektierte Zustand wechselt rasch nach Maßgabe der Amplitude und der Dauer der Oszillationen. Im dargestellten Beispiel kreuzt die Spannung V_BUS den Schwellenwert insgesamt fünf Mal (zu den Zeitpunkten t₄ , t₅ , t₆ , t₇ , t₈ ) bevor ein stabiler Zustand des Signals S_RX0 erreicht wird. Erst nach dem Zeitpunkt t₈ bleibt die Spannung V_BUS unter dem Schwellenwert V_TH und das Komparatorausgangssignal S_RX0 bleibt für mindestens eine Zeitspanne T_F stabil auf einem High-Pegel. Nach Ablauf dieser Zeitspanne T_F (d.h. zum Zeitpunkt t₈+T_F=t₉) erscheint auch am Ausgang des Empfängers 12 (Filterausgangssignal S_RX ) ein High-Pegel, der den rezessiven Zustand anzeigt. Die Zeitspanne t₉ -t₃ zwischen der steigenden Flanke im Signals S_TX (zum Zeitpunkt t₃ ) und der korrespondierenden steigenden Flanke im Signal S_RX wird als Schleifenverzögerung T_L2 bezeichnet (Schleifenverzögerung beim Übergang vom dominanten in den rezessiven Zustand).
Wie erwähnt kann der Filter 122 transiente Übergänge (transitions) im Komparatorausgangssignal S_RX0 eliminieren/filtern, wobei am Filterausgang ein Übergang erst dann erscheint, wenn am Filereingang für eine Filterzeit T_F kein weiterer Übergang auftritt. Das heißt, der Übergang zum Zeitpunkt t₄ erscheint am Filterausgang nicht, weil kurz darauf (zum Zeitpunkt t₅ ) ein weiterer Übergang auftritt (t₅-t₄<T_F), der Übergang zum Zeitpunkt t₅ erscheint am Filterausgang nicht, weil kurz darauf (zum Zeitpunkt t₆ ) ein weiterer Übergang auftritt (t₆-t₅<T_F), etc. Der Übergang zum Zeitpunkt t₈ erscheint am Filterausgang zum Zeitpunkt t₉=t₈+T_F, weil am Filtereingang kein weiterer Übergang im Signal S_RX0 detektiert wurde. Im Filter 12 kann die Filterzeitperiode T_F mittels eines Zählers implementiert werden, der mit jedem Übergang zurückgesetzt wird und der bei einem Zählerstand F (d.h. nach F Taktzyklen des Taktsignals S_CLK ohne Zurücksetzen) der Eingangspegel an den Ausgang des Filters durchschaltet. Mittels weiterer Zähler können die Schleifenverzögerungen T_L1 und T_L2 (Zählerwert CNTL) sowie die Anzahl der gefilterten Oszillationen im Signal S_RX0 bzw. V_BUS (Zählerwert CNTR) ermittelt werden.
Je nach Applikation kann eine möglichst kurze Schleifenverzögerung wünschenswert oder notwendig sein (z.B. bei Systemen mit hohen Datenraten wie z.B. CAN FD (Flexible Datarate) Systemen). Eine vergleichsweise hohe Schleifenverzögerung kann insbesondere bei Übergängen von einem dominanten in einen rezessiven Zustand auftreten. Da der rezessive Zustand nicht aktiv von dem im Bustreiber enthaltenen Transmitter erzwungen wird, sondern - wie bereits beschrieben - aufgrund der Entladung der Buskapazität C_BUS (vgl. 1) entsteht, neigt dieser Übergang zu Oszillationen und anderen störenden Effekten, die die Schleifenverzögerung verlängern können. Die beschriebene Ungleichheit der Schleifenverzögerungen der beiden Übergänge (dominant-rezessive und rezessiv-dominant) kann zu einer Bitverzerrung führen, die im Protokoll-Handler (auch Protokoll-Engine) zu Problemen bei der Abtastung und der Frame-Erkennung führen können. In den in 9 enthaltenen Timing-Diagrammen sind zwei verschiedene Effekte beim Übergang in einen rezessiven Zustand dargestellt, welche zu einer vergleichsweise langen Schleifenverzögerung führen können.
Das erste Timing-Diagramm in 9 zeigt das Sendesignal S_TX , das zum Zeitpunkt to einen Übergang vom dominanten in den rezessiven Zustand anzeigt. Das zweite Timing-Diagramm in 9 zeigt die korrespondierende Busspannung V_BUS , wobei wie im vorhereigen Beispiel Oszillationen auftreten, welche die Schleifenverzögerung vergrößern. Das dritte Timing-Diagramm in 9 zeigt einen anderen Effekt, der alternativ zu den erwähnten Oszillationen auftreten kann. Demnach fällt die Spannung V_BUS nicht direkt auf null ab, sondern stufenweise. Das heißt, die Spannung verweist für eine gewissen Zeitdauer auf einem Wert V_X (Plateau), der größer sein kann als der Schwellenwert V_TH für die Detektion des rezessiven Zustandes. Dieser Effekt kommt durch Reflexionen an anderen Busknoten zustande und kann ebenfalls die Schleifenverzögerung verlängern.
Die in 9 dargestellten unerwünschten Effekte (Oszillationen und die Stufe beim Übergang in den rezessiven Zustand) können reduziert werden, indem die Busspannung V_BUS - temporär während einer Übergangsphase aktiv - auf einen niedrigen Pegel gezogen wird. Diese Vorgehensweise wurde bereits unter Bezugnahme auf die 3 und 4 erläutert. Durch das temporäre Aktivieren eines oder mehrerer „Hilfstransistoren“ (vgl. 4, Transistoren T₂ und T₃ ) wird parallel zu dem Ausgangswiderstand R_O ein niederohmiger Strompfad durch die Hilfstransistoren bereitgestellt, was das Entladen der Buskapazität C_BUS beschleunigt, Oszillationen dämpft und die „Stufenhöhe“ der Reflexionen (siehe Spannung V_X in 9) unter den Schwellenwert V_TH reduziert.
Das Diagramm aus 10 illustriert einen Schaltvorgang während des Umschaltens in einen rezessiven Zustand für eine Transistor-H-Brücke gemäß 4, Diagramm (a). Die Ordinate repräsentiert die Leitfähigkeit (reziproker Widerstand) der Laststrompfade der Transistoren T₁ bis T₄ . Die Abszisse ist die Zeitachse. Beim Übergang in den rezessiven Zustand werden die (Haupt-) Transistoren T₁ und T₄ (siehe Diagramm (a) der 4) mit definierter Schaltflanke abgeschaltet. Die Leitfähigkeiten 1/R_T1 und 1/R_T4 sinken - beginnend zum Zeitpunkt t₀ - kontinuierlich bis auf annähernd null (Zeitpunkt t₄ ). Die Form der Schaltflanke kann z.B. durch sequentielles Ansteuern der einzelnen Transistorzellen erfolgen (vgl. 5). Während dieser Übergangszeitperiode (t₀ bis t₄ ) werden z.B. zum Zeitpunkt t₁ die (Hilfs-) Transistoren T₂ und T₃ temporär aktiviert und deren Leitfähigkeiten 1/R_T2 und 1/R_T3 steigen bis auf einen Maximalwert an und fallen dann bis zum Zeitpunkt t₄ wieder auf ungefähr null. Wie in 10 dargestellt ist im Zeitintervall Δt vom Zeitpunkt t₂ bis zum Zeitpunkt t₃ die Leitfähigkeit der Transistoren T₂ und T₃ höher als die Leitfähigkeit der Transistoren T₁ und T₄ (Differenz ca. Δσ) was eine negative Ausgangsspannung V_BUS der Transistor-H-Brücke zur Folge haben kann (siehe gestrichelte Linie im dritten Diagramm der 9).
Der in 10 dargestellte gepunktete Bereich ist jener Bereich in dem die Leitfähigkeit der Haupttransistoren kleiner ist als die der Hilfstransistoren. Parameter wie die Größe (in Bezug auf Δt und Δσ) und die zeitliche Lage dieses Bereichs beeinflussen den Signalverlauf (z.B. Anzahl und Amplitude der Oszillationen) der tatsächlichen Busspannung V_BUS beim Übergang in den rezessiven Zustand und damit auch die Schleifenverzögerung. Um eine bestimmte, angestrebte Busspannung V_BUS zu erzeugen können viele verschiedene Kombinationen von Arbeitspunkten der Transistoren T₁ bis T₄ (vgl. 4, Diagramm (a)) verwendet werden, die sich jeweils durch die Ausgangsimpedanz der H-Brücke (Brückenimpedanz) unterscheiden. Dabei ergibt sich bei einer geringen Brückenimpedanz in den Strompfaden Versorgung (V_CC)-T₂-T₁-Masse (GND) und Versorgung (V_CC)-T₄-T₃-Masse (GND) ein höherer Querstrom als im Fall einer hohen Brückenimpedanz. Es zeigt sich, dass die Dämpfung von Oszillationen (vgl. 9, mittleres Diagramm) im Netzwerk umso besser gelingt, je niedriger die Brückenimpedanz ist.
11 zeigt ein weiteres Beispiel einer Bustreiberschaltung, die im Wesentlichen eine Erweiterung der Schaltung aus 7 ist. Der Bustreiber gemäß 11 weist einen Transmitter 11 und einen Empfänger 12 auf. Der Transmitter 11 empfängt das über den Bus zu sendende (binäre) Signal S_TX und ist dazu ausgebildet ein korrespondierendes Spannungssignal V_BUS am Bus zu erzeugen, die im Falle eines CAN-Busses zwischen den Knoten CANH und CANL bereitgestellt wird. Der Transmitter 11 umfasst ein Schaltnetz 112 (combinational logic) und eine dem Schaltnetz 112 nachgeschaltete Ausgangsstufe 111, die z.B. eine Transistorhalbbrücke, eine Transistor-H-Brücke, oder eine andere Schalteinheit (switching circuit) mit mehreren elektronischen Schaltern beinhalten kann. In dem dargestellten Beispiel einer CAN-Treiberschaltung kann eine Transistor-H-Brücke verwendet werden, wobei jeder Transistor der H-Brücke aus mehreren Transistorzellen aufgebaut sein kann. Statt des Schaltnetzes 112 kann auch ein Schaltwerk (sequential logic) vorgesehen sein. Das Schaltnetz 112 empfängt das Signal S_TX und ist dazu ausgebildet abhängig davon die Steuersignale für die einzelnen Transistorzellen zu erzeugen (vgl. 5). Wie erwähnt kann durch sequentielles Ansteuern der Transistorzellen die Form der Flanken beim Ein- und Ausschalten beeinflusst werden.
Der Empfänger 12 ist im Wesentlichen gleich aufgebaut wie in dem Beispiel aus 7 und es wird auf obige Beschreibung Bezug genommen. Die Treiberschaltung gemäß 11 weist weiter eine Messschaltung 114 auf, die dazu ausgebildet ist, die Schleifenverzögerung zu messen (vgl. 8, Schleifenverzögerungen T_L1 und T_L2 ). In dem dargestellten Beispiel beinhaltet die Messschaltung 114 einen Zähler, der die Taktzyklen eines Taktsignals S_CLK (mit Taktfrequenz f_CLK ) zwischen einer Flanke im Signal S_TX und einer korrespondierenden Flanke im Signal S_RX zählt. Die Schleifenverzögerung ist dann proportional zum Zählerstand CNTL und ist gleich CNTL · f_CLK ^-1.
Des Weiteren kann die Treiberschaltung eine Zählerschaltung 115 aufweisen, die dazu ausgebildet ist, die von dem Filter 122 im Empfänger ausgeblendeten Oszillationen zu zählen. Wie bereits in Bezug auf 8 erläutert, kann der Filter 122 kurze Pulse (kürzer als eine Filterzeit T_F ) im Komparatorausgangssignal S_RX0 ausblenden. Beispielsweise kann der Filter 122 intern einen Zähler aufweisen, der mit jeder (steigenden oder fallenden) Flanke im Signal S_RX0 zurückgesetzt wird. Wenn der Zähler ohne Zurücksetzung nach einer Zeit T_F überläuft, wird der Pegel des Signals S_RX0 am Filterausgang ausgegeben. Der Zähler 115 kann die Anzahl der Zurücksetzungen und damit die Anzahl der Oszillationen zählen. Die Zählerstände CNTL und CNTR sind einer Parameterauswahleinheit 113 zugeführt, die dazu ausgebildet ist, abhängig von den Zählerwerten CNTL und CNTR einen Parametersatz PAR (mit einem oder mehreren Parametern) für das Schaltnetz 112 auszuwählen. Die Parameterauswahleinheit 113, die Messschaltung 114 und die Zählerschaltung 115 werden zusammen als Steuerschaltung 13 bezeichnet.
Der Parametersatz PAR kann z.B. vom Schaltnetz 112 für die Erzeugung der Ansteuersignale für die H-Brücke 111 genutzt werden. Der Parametersatz PAR kann also als Vektor von Steuerparametern betrachtet werden, und der aktuelle Parametersatz PAR bestimmt das Schaltverhalten der Transistoren der H-Brücke in der Übergangsphase von einem leitenden in einen nicht-leitenden Zustand und umgekehrt (siehe 10). In dem in 10 dargestellten Beispiel würde durch den Parametersatz PAR die Form der Leitfähigkeitskurven und damit auch die Größe (Δσ und Δt) und die zeitliche Lage des gepunkteten Bereichs bestimmt. Wie bereits erläutert bestimmen die Größe (Δσ und Δt) und die zeitliche Lage dieses Bereichs die Dauer und den Betrag der negativen Leerlauf-Brückenausgangsspannung, was wiederum die Schleifenverzögerung und die Oszillationen beeinflusst.
Durch Veränderung des Parametersatzes PAR kann die Erzeugung der Steuersignale (Gate-Signale) für die Transistorzellen der Transistoren der H-Brücke so angepasst werden, dass die Schleifenverzögerung verringert wird. Mit einer vergleichsweise komplexen Parameterauswahleinheit 113 kann der Parametersatzes PAR so variiert werden, dass die Schleifenverzögerung minimiert (optimiert) wird. Eine Optimierung kann jedoch eine sehr komplexe Parameterauswahleinheit 113 und ein ebenfalls komplexes Schaltnetz 112 notwendig machen. Bei einfacheren Ansätzen kann z.B. aus einer vorgegebenen Anzahl von vordefinierten Parametersetzen jener Parametersatz PAR ausgewählt werden, der die kleinste Schleifenverzögerung zur Folge hat. Dieses Auswahl kann z.B. mittels Ausprobieren (try and error) durchgeführt werden.
Die Funktion des in 11 dargestellten Bustreibers und das von dem Bustreiber implementierte Verfahren wird im Folgenden anhand des Flussdiagramms aus 12 zusammengefasst. Der Bustreiber empfängt zunächst ein über den Bus zu übertragendes Signal (Sendesignal S_TX ), beispielsweise von einem Mikrocontroller (vgl. 7, µC 2), und konvertiert (siehe 12, Schritt S1) dieses Sendesignal S_TX in ein korrespondierendes Bussignal V_BUS (z.B. bei CAN-Systemen differenzielle Spannung zwischen Knoten CANH und CANL) durch Ansteuern einer Ausgangsstufe eines Transmitters mit mehreren Schaltern. Die Ausgangsstufe kann eine Transistor-Halbbrücke oder eine Transistor-H-Brücke (z.B. bei CAN- oder Flexray-Systemen) beinhalten (siehe z.B. 4), und das Ansteuern der Ausgangsstufe erfolgt abhängig von einem Parametersatz PAR, der das Schaltverhalten der Schalter der Ausgangsstufe beeinflusst. Das Bussignal V_BUS kann über den Bus übertragen und von einem anderen Busknoten empfangen werden. Jedoch wird das Bussignal V_BUS auch in dem Empfänger des Bustreibers, in dem sich auch der Transmitter befindet, verarbeitet und das Bussignal V_BUS wird von der Empfängerschaltung in ein korrespondierendes Empfangssignal S_RX konvertiert (siehe 12, Schritt S2). Das Empfangssignal S_RX entspricht dabei im Wesentlichen dem Sendesignal S_TX . Jedoch sind Übergänge (Flanken) in dem Empfangssignal S_RX gegenüber korrespondierenden Übergängen (Flanken) in dem Sendesignal S_TX um eine Schleifenverzögerung T_L1 oder T_L2 (Loop-Delay) verzögert.
Gemäß dem in 12 dargestellten Beispiel wird die genannte Schleifenverzögerung T_L1 bzw. T_L2 gemessen (siehe 12, Schritt S3). Dazu kann z.B. eine getaktete Zählerschaltung verwendet werden (siehe 11, Loop-Delay-Messschaltung 114), wobei der Zählerstand die aktuelle Schleifenverzögerung repräsentiert. Schließlich kann der Parametersatz PAR, der im Transmitter die Ansteuerung der Ausgangsstufe beeinflusst, verändert werden (siehe 12, Schritt S4), was eine Veränderung der Schleifenverzögerung zur Folge haben kann. Die in 12 dargestellten Schritte können wiederholt werden, bis ein Parametersatz PAR gefunden wurde (z.B. aus einer vordefinierten Menge von Parametersätzen), für den die resultierende Schleifenverzögerung minimal ist.
Die Variation des Parametersatzes PAR kann auf verschiedene Weise erfolgen. Beispielsweise können aus einer vordefinierten Menge von Parametersätzen verschiedene Parametersätze „ausprobiert“ werden, um zu ermitteln, für welchen Parametersatz die resultierende Schleifenverzögerung am kleinsten ist. Jedoch können auch komplexere Algorithmen eingesetzt werden, um die Schleifenverzögerung zu minimieren. Es sind verschiedene Optimierungsverfahren an sich bekannt (z.B. Gradientenverfahren, steepest descent method, etc) und werden daher hier nicht näher erläutert. Ganz allgemein ermöglicht die „Rückkopplung“ der gemessenen Schleifenverzögerung eine Anpassung des Parametersatzes PAR für den Transmitter und ermöglicht somit eine flexible Anpassung des Bustreibers an den Bus (Länge/Kapazität der Leitungen, Anzahl der Busknoten, etc.).
Die Optimierung/Minimierung der Schleifenverzögerung (unter vorgegebenen Nebenbedingungen) kann geeignet sein, die in 9 (mittleres und unteres Timing-Diagramm) dargestellten unerwünschten Effekte zu reduzieren. Zusätzlich oder alternativ zu der Schleifenverzögerung kann die Anzahl der Oszillationen (vgl. 8, Signal CNTR) ausgewertet werden. Durch Variation/Optimierung des Parametersatzes PAR kann versucht werden, die Anzahl der Oszillationen zu reduzieren. In einem Beispiel wird die Schleifenverzögerung direkt gemessen (Zählerwert CNTL, vgl. 11, Loop-Delay-Messung 114), wobei bei der Veränderung/Optimierung des Parametersatzes PAR die gemessene Anzahl der Oszillationen (Zählerstand CNTR) berücksichtigt werden kann. In einem modifizierten Ausführungsbeispiel kann die Optimierung des Parametersatzes PAR darauf abzielen eine kombinierte Maßzahl, in die Schleifenverzögerung und Anzahl der Oszillationen einfließen, zu minimieren (unter vorgegebenen Nebenbedingungen). diese kombinierte Maßzahl könnte z.B. eine gewichtete Summe oder ein gewichtetes Mittel der Werte CNTL und CNTR sein. Gemäß einem anderen Beispiel können beide Ansätze getestet werden (Minimierung der Schleifenverzögerung und Minimierung der Oszillationen), und dann jener „optimale“ Parametersatz PAR verwendet werden, der zu den besseren Ergebnissen führt. Dies trägt der Tatsache Rechnung, dass bei Oszillationen andere Parameterwerte ein Optimum liefern können als bei den „Plateaueffekten“ (vgl. 9, unteres Diagramm).

Claims

Verfahren, das folgendes aufweist: Empfangen eines Sendesignals (S_TX) und konvertieren des Sendesignals (S_TX) in ein korrespondierendes Bussignal (V_BUS) durch Ansteuern einer Ausgangsstufe (111) eines Transmitters (11) mit mehreren Schaltern (T₁, T₂, T₃, T₄), wobei das Ansteuern der Ausgangsstufe (111) abhängig von einem Parametersatz (PAR) erfolgt, der das Schaltverhalten der Schalter (T₁, T₂, T₃, T₄) der Ausgangsstufe (111) beeinflusst; Konvertieren des Bussignals (V_BUS) in ein korrespondierendes Empfangssignal (S_RX), wobei eine Flanke in dem Empfangssignal (S_RX) gegenüber einer korrespondierenden Flanke in dem Sendesignal (S_TX) um eine Schleifenverzögerung (T_L2) verzögert ist, Bestimmen eines Messwerts (CNTL, CNTR) für die Schleifenverzögerung (T_L2); und Verändern des Parametersatzes (PAR), um die Schleifenverzögerung (T_L2) anzupassen.
Das Verfahren gemäß Anspruch 1, wobei der Parametersatz (PAR) abhängig von dem Messwert (CNTL, CNTR) für die Schleifenverzögerung (T_L2) verändert wird.
Das Verfahren gemäß Anspruch 1 oder 2, wobei das Verändern des Parametersatzes (PAR) das Auswählen eines Parametersatzes aus einer Menge von Parametersätzen umfasst und der Parametersatz (PAR) durch einen ausgewählten Parametersatz (PAR) ersetzt wird.
Das Verfahren gemäß Anspruch 3, wobei aus der Menge von Parametersätzen der Reihe nach alle Parametersätze ausgewählt werden und für jeden Parametersatz (PAR) ein zugehöriger Messwert (CNTL, CNTR) für die Schleifenverzögerung (T_L2) ermittelt wird, und wobei anschließend jener Parametersatz (PAR) verwendet wird, für den der Messwert (CNTL) für die Schleifenverzögerung (T_L2) am niedrigsten ist.
Das Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die Schleifenverzögerung (T_L2) digital mittels einer getakteten Zählerschaltung gemessen wird, wobei der Zählerstand der Messwert (CNTL) für die Schleifenverzögerung (T_L2) ist.
Das Verfahren gemäß Anspruch 5, wobei die Anzahl der Oszillationen im Bussignal, die größer sind als ein Schwellenwert, bestimmt wird, und die Anzahl der Oszillationen beim Verändern des Parametersatzes (PAR) berücksichtigt wird.
Das Verfahren gemäß einem der Ansprüche 1 bis 4, wobei als Messwert (CNTL) für die Schleifenverzögerung (T_L2) die Anzahl der Oszillationen im Bussignal, die größer sind als ein Schwellenwert, berücksichtigt werden.
Das Verfahren gemäß einem der Ansprüche 1 bis 7, wobei das Konvertieren des Bussignals (V_BUS) in ein korrespondierendes Empfangssignal (S_RX) umfasst: Erzeugen eines Logiksignals (S_RX0), das anzeigt, ob das Bussignal einen Schwellenwert unterschritten hat, Filtern des Logiksignals (S_RX0) und bereitstellen des gefilterten Signals als Empfangssignal (S_RX).
Das Verfahren gemäß einem der Ansprüche 1 bis 8, wobei der Parametersatz (PAR) das Schaltverhalten der Schalter (T₁, T₂, T₃, T₄) der Ausgangsstufe (111) insofern beeinflusst, als der zeitliche Verlauf der Leitfähigkeiten der Schalter (T₁, T₂, T₃, T₄) während eines Schaltvorganges von dem Parametersatz (PAR) abhängt.
Das Verfahren gemäß einem der Ansprüche 1 bis 9, wobei die Ausgangsstufe (111) eine Ausgangsimpedanz hat, deren zeitlicher Verlauf während eines Schaltvorganges von dem Parametersatz (PAR) abhängt.
Verfahren gemäß Anspruch 10, wobei durch den zeitlichen Verlauf der Ausgangsimpedanz während eines Schaltvorganges beim Ausschalten die Zeitdauer und der Betrag einer negativen Busspannung (V_BUS) beeinflusst wird.
Das Verfahren gemäß einem der Ansprüche 1 bis 7, wobei die Schalter (T₁, T₂, T₃, T₄) der Ausgangsstufe (111) jeweils aus einer Vielzahl von Transistorzellen aufgebaut sind und wobei das Ansteuern der Ausgangsstufe (111) des Transmitters (11) folgendes umfasst: Erzeugen von Steuersignalen für die einzelnen Transistorzellen basierend auf dem Sendesignal S_TX und abhängig von dem Parametersatz (PAR), wobei der Parametersatz den zeitlichen Verlauf des Schaltvorgangs der einzelnen Transistoren bestimmt.
Das Verfahren gemäß Anspruch 12, wobei der Verlauf des Schaltvorgangs der einzelnen Transistoren von der zeitlichen Abfolge des Schaltens der einzelnen Transistorzellen des jeweiligen Transistors abhängt und diese zeitliche Abfolge durch den Parametersatz bestimmt wird.
Ein Bustreiber, der folgendes aufweist: mindestens einen ersten Schaltungsknoten (CANH, CANL) zum Anschluss an mindestens eine Busleitung; einen Transmitter (11) mit einer Ausgangsstufe (111) mit mehreren Schaltern (T₁, T₂, T₃, T₄), wobei der Transmitter (11) dazu ausgebildet ist, ein Sendesignal (S_TX) zu empfangen, dieses durch Ansteuern der Ausgangsstufe (111) in ein korrespondierendes Bussignal (V_BUS) zu konvertieren, und das Bussignal (V_BUS) an dem mindestens einen ersten Schaltungsknoten (CANH, CANL) auszugeben, wobei das Ansteuern der Ausgangsstufe (111) abhängig von einem Parametersatz (PAR) erfolgt, der das Schaltverhalten der Schalter (T₁, T₂, T₃, T₄) der Ausgangsstufe (111) beeinflusst; einen Empfänger (12), der dazu ausgebildet ist, das Bussignal (V_BUS) in ein Empfangssignal (S_RX) zu konvertieren, wobei eine Flanke in dem Empfangssignal (S_RX) gegenüber einer korrespondierenden Flanke in dem Sendesignal (S_TX) um eine Schleifenverzögerung (T_L2) verzögert ist, eine Steuerschaltung (13), die mit dem Transmitter (11) und dem Empfänger (12) gekoppelt und dazu ausgebildet ist, einen Messwert (CNTL) für die Schleifenverzögerung (T_L2) zu bestimmen und den Parametersatz (PAR) zu verändern, um die Schleifenverzögerung (T_L2) anzupassen.
Der Bustreiber gemäß Anspruch 14, wobei die Steuerschaltung (13) eine Messschaltung (114) aufweist, die dazu ausgebildet ist, mittels eines getakteten Zählers die Schleifenverzögerung (T_L2) zu messen.
Der Bustreiber gemäß Anspruch 14 oder 15, wobei die Steuerschaltung (13) eine Zählerschaltung (115) aufweist, die dazu ausgebildet ist, die Anzahl der Oszillationen im Bussignal, die größer sind als ein Schwellenwert, zu zählen.
Der Bustreiber gemäß einem der Ansprüche 14 bis 16, wobei die Steuerschaltung (13) eine Parameterauswahleinheit (113) aufweist, die dazu ausgebildet ist, basierend auf dem Messwert für die Schleifenverzögerung (T_L2) den Parametersatz (PAR) anzupassen.