JP4440315B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関し、特に、列毎にＡＤ変換器を有し、得られた複数のデジタル信号に演算処理を施すことを特徴とした固体撮像装置に関する。

従来の固体撮像装置においては、動画などの高速動作を必要とする用途では、行列状に配列された画素のうち、例えば各画素で入射光を変換したアナログ電気信号を１列おきに読み出す、いわゆる水平間引き読み出し（以下、水平間引き動作と同義）が知られている。

また、ＡＤ変換回路を画素の列毎に設け、デジタル化した信号を演算処理することが特許文献１に開示されている。具体的には、１画素列あたり２つのレジスタ回路を設け、同一画素の２つの異なる信号レベルを記憶した後、デジタル領域で両者の差分を演算するイメージセンサについての記載がある。

特開２００６−０２５１８９号公報

上述の特許文献１に開示されるような回路構成で水平間引き動作を行い、複数のレジスタ回路にそれぞれ保持される信号で演算を行うと、間引かれる、すなわち読み出されない列のＡＤ変換器及びレジスタ回路は動作に関与しない状態になる。これは、回路の利用効率の面で検討の余地がある。

本発明の目的は、回路の利用効率を向上し、ＡＤ変換器のオフセットを低減することができる固体撮像装置を提供することである。

本発明の固体撮像装置は、各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、前記複数の画素の各列に設けられ、前記画素からのアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力する複数のＡＤ変換器と、前記複数の画素の各列に設けられ、前記ＡＤ変換器の前記出力端子から出力された前記デジタル信号を入力端子に受けて、該デジタル信号を保持する複数のレジスタ回路と、前記ＡＤ変換器の出力端子と、該ＡＤ変換器とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する、または、前記レジスタ回路の出力端子と、該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する接続手段と、前記複数のレジスタ回路の出力端子の各々から出力された前記デジタル信号に差分処理を施して出力しうる演算手段とを有することを特徴とする。

水平間引き動作を行い、複数のレジスタ回路に保持されるデジタル信号を用いて差分処理を行う場合でも、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。また、差分処理を施すことにより、ＡＤ変換器のオフセットを低減することができる。

（第１の実施形態）
最初に本発明の第１の実施形態に係る固体撮像装置の回路構成を説明する。次に、水平間引き動作において、読み出す列のレジスタ回路に保持されたデジタル信号を、読み出さない列のレジスタ回路に転送して、同列の異なる行の画素に基づく複数のデジタル信号に演算処理を施す動作を説明する。

図１は、本発明の第１の実施形態に係る固体撮像装置を表すブロック図である。画素部１００には、その各々が入射光を電荷に変換する光電変換素子（例えばフォトダイオード）を含み、アナログ電気信号として出力する画素１０３が行列状に水平６画素、垂直４画素で配列されている。一行を構成する画素１０３は行選択線１０４で共通に垂直走査回路１０１と接続されており、選択された行選択線１０４に接続された６画素が同時に選択される。行選択信号をＰｖ１からＰｖ４まで順次ハイレベルにすることで１行目から４行目までの画素を順次選択する。

行選択線１０４によって選択された行の画素１０３から出力されるアナログ電気信号は、一列の画素１０３が共通に接続される垂直出力線１０５を介して、１列ごとに設けられたＣＤＳ回路１１４に入力される。ＣＤＳ回路１１４は、Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ回路である。ＣＤＳ回路１１４は、アナログ電気信号に含まれるノイズレベルと、信号レベルとの差分処理を行うことでノイズキャンセルを行う。図１では垂直出力線１０５が直接ＣＤＳ回路１１４に接続されているが、画素部１００と、ＣＤＳ回路１１４との間に、画素１０３からのアナログ電気信号を増幅するための増幅器を接続し、アナログ電気信号に重畳されるノイズ成分の影響を低減してもよい。ノイズキャンセルされた各列のアナログ電気信号は、１列毎に設けられているＡＤ変換器（ＡＤＣ）１０６に入力される。ＡＤＣ１０６に入力されたアナログ電気信号は、デジタル信号へと変換される。デジタル信号は、ＡＤ変換器１０６の出力端子から出力され、画素１０３の１列毎に設けられたレジスタ回路１０７はこれを入力端子に受けて保持する。

レジスタ回路１０７に保持されたデジタル信号は、水平走査回路１０２でレジスタ回路１０７を適宜選択することでレジスタ回路１０７の出力端子から水平出力線１１２又は１１３に出力される。例えば、水平走査回路１０２が列選択信号をＰｈ１４、Ｐｈ２４、・・・の順番でハイレベルに遷移させると、各レジスタ回路１０７に保持されているデジタル信号は、レジスタ回路１乃至レジスタ回路６から水平出力線１１２に順次出力される。水平出力線１１２に出力されたデジタル信号は、セレクタ１１０を介して出力される。

また、水平走査回路１０２は、列選択信号Ｐｈ１５、Ｐｈ２５、・・・の順番でハイレベルにすることで、レジスタ回路１乃至６の各々に保持されたデジタル信号を順次水平出力線１１３に出力させる。水平出力線１１２及び１１３にデジタル信号を同時に出力すると、水平出力線１１２及び１１３が並列に接続されている演算回路１０９において、両デジタル信号で減算（差分）、平均化、加算等の演算処理を施し、その演算結果を、セレクタ１１０を介して出力する。ここでは２本の水平出力線１１２及び１１３が演算回路１０９に接続されているが、３本以上の水平出力線を接続する、すなわち３以上のデジタル信号に対して演算を施す構成であっても良い。

本実施形態では、水平出力線１１２と水平出力線１１３とに読み出された２つのデジタル信号に演算処理を施して得られた信号と、水平出力線１１２に読み出された演算処理を施されていないデジタル信号と、をセレクタ１１０によって選択して出力している。

本実施形態では、水平６画素列を、３画素列毎に２つのブロックとしているが、ブロックあたりの画素列を増やしたり、３以上のブロックに分割したりしても、本実施形態の効果は変わらない。

図２を用いて、本実施形態の固体撮像装置の駆動方法を説明する。本実施形態では、水平間引き動作において、読み出さない画素列のレジスタ回路に、読みだす画素列の非有効画素に基づくデジタル信号を保持させて、読み出す画素列のレジスタ回路に保持された有効画素に基づくデジタル信号との差分信号を出力する。具体的には、行選択信号Ｐｖ１によって選択される１行目の画素が、光量に依存しないアナログ電気信号を出力する非有効画素であり、奇数列目の画素列のみが読み出されるものとして１列目の画素列に着目して説明する。初期状態として、レジスタ回路１乃至レジスタ回路６に書き込まれているデータは０とする。

図６に示すように、画素部１００は、非有効画素領域６０１及び有効画素領域６０２を有する。非有効画素領域６０１は、行選択信号Ｐｖ１によって選択される１行目の非有効画素である。有効画素領域６０２は、行選択信号Ｐｖ２〜Ｐｖ４等によって選択される２行目以降の有効画素である。有効画素は入射光に依存した画素信号を出力し、非有効画素は入射光に依存しない画素信号を出力する。非有効画素は、有効画素と同じ回路構成の画素表面をアルミニウム等の遮光膜で覆った遮光画素、電荷を蓄積するための不純物領域を形成しない画素、又は出力の画素信号をある基準電位（例えば垂直出力線１０５の固定基準電位）に固定した画素である。遮光画素は、オプティカルブラック（ＯＢ）画素である。

本実施形態の効果として、画素を遮光する場合であれば暗電流補正と列毎にばらつく読み出し回路のオフセット低減効果やＡＤＣ１０６のオフセット低減効果を得ることができる。また、画素の不純物領域を形成しない画素及び基準信号に固定した画素の場合であれば、暗電流補正はできないが、列毎にばらつく読み出し回路のオフセット低減効果やＡＤＣ１０６のオフセット低減効果を得ることができる。

ここでは、図２を参照しながら、画素１１から画素４１が含まれる画素列に着目して説明する。まず、行選択信号Ｐｖ１がハイレベルとなり、１行目の読み出し期間の動作が開始する。ステータスの水平ブランキング中には、画素１１からアナログ電気信号が垂直出力線１０５に出力され、ＣＤＳ１にてノイズキャンセルされる。ノイズキャンセルされた信号は、ＡＤ変換ステータスでＡＤＣ１によってＡＤ（アナログデジタル）変換され、デジタル信号として出力される。ライトステータスでは、列選択信号Ｐｈ１１及びＰｈ１２がハイレベルに遷移することでＡＤＣ１がレジスタ回路１及びレジスタ回路２と接続され、デジタル信号はレジスタ回路１及びレジスタ回路２に書き込まれる。

続いて、行選択信号Ｐｖ１のローレベルへの遷移と入れ替わりに行選択信号Ｐｖ２がハイレベルとなり、２行目の画素の読み出し動作が開始する。行選択信号Ｐｖ２がハイレベルとなる２行目の選択期間では、水平ブランキング及びＡＤ変換ステータスで画素２１に基づくアナログ電気信号がノイズキャンセルされた上でデジタル信号に変換される。ライトステータスで列選択信号Ｐｈ１１がハイレベルになり、有効画素である画素２１に基づくデジタル信号がレジスタ回路１に保持される。

水平転送ステータスでは列選択信号Ｐｈ１４及びＰｈ２５が同時にハイレベルになり、水平出力線１１２には画素２１に基づくデジタル信号が、水平出力線１１３には非有効画素である画素１１に基づくデジタル信号が出力される。これらのデジタル信号は演算回路１０９に入力され、画素２１に基づくデジタル信号から非有効画素に基づくデジタル信号を減算する処理を含む演算処理を施した信号がセレクタ１１０を介して出力される。

３行目以降においても、ライト期間で有効画素に基づくデジタル信号がレジスタ回路１に保持され、水平転送ステータスで、非有効画素に基づくデジタル信号との差分演算を行う動作が繰り返される。

次に、図１に示す固体撮像装置の駆動方法において、間引きも減算も行わずに出力する場合の動作を、図３を用いて説明する。この駆動方法は、静止画撮影等で、高い解像度が求められる場合に行う駆動方法である。

全ての画素から信号を読み出す本駆動方法においては、各行の画素を選択している期間中に水平転送動作が行われる。つまり、図２に示した駆動方法では、行選択信号Ｐｖ１がハイレベルとなる、１行目の画素を選択している期間では水平転送動作が行われていないのに対して、本駆動方法では各行の画素を選択している期間中に水平転送動作が行われる。まず、１行目の水平ブランキング及びＡＤ変換ステータスでは、１行目の画素からのアナログ電気信号が、ＣＤＳ回路１１４でノイズキャンセルされ、ＡＤＣ１０６からノイズキャンセルされたデジタル信号として出力される。

次のライトステータスでは列選択信号Ｐｈ１１、Ｐｈ２１、・・・が同時にハイレベルになり、各列のＡＤＣ１０６から出力されるデジタル信号が各列のレジスタ回路１０７に保持される。

続く水平転送ステータスにおいて、列選択信号Ｐｈ１４、Ｐｈ２４、・・・が順番にハイレベルとなり、各レジスタ回路１０７に保持されたデジタル信号が水平出力線１１２へ順次出力される。水平出力線１１２に出力されたデジタル信号は、セレクタ１１０を介して固体撮像装置の外部へと出力される。

２行目以降についても同様に動作を行うことで、図１に示す固体撮像装置において全画素の信号を順次出力することができる。

以上で説明した本実施形態によれば、ＡＤ変換器の出力端子と、このＡＤ変換器とは異なる画素の列に設けられたレジスタ回路の入力端子とを接続する接続手段を有するので、水平間引き動作を行う。さらに非有効画素を用いた補正処理を行う場合に、従来と比較して動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。本実施形態において接続手段とは、列選択信号Ｐｈ１２、Ｐｈ２２、・・・がハイレベルになったときに導通する経路を指す。また、図３に示した駆動を行うことで、図１に示した固体撮像装置において、全画素の信号を読み出すことが可能となる。

なお、上述の各実施形態ではセレクタ１１０を含む構成を示したが、例えば水平出力線１１２及び１１３のいずれか一方にのみ信号が出力された場合には、演算処理を施さずに出力するように演算回路１０９を構成することでセレクタ１１０を省略しても良い。

（第２の実施形態）
第１の実施形態では、１行目を非有効画素領域６０１にする場合を説明したが、本発明の第２の実施形態では上部の複数行を非有効画素領域６０１、非有効画素領域６０１の下の画素領域を有効画素領域６０２とする。

例えば、非有効画素領域６０１が２行の画素からなる場合を説明する。行選択信号Ｐｖ１がハイレベルとなる１行目の選択期間では、図２に示した駆動方法と同様に、１行目の非有効画素１１の信号は、ＣＤＳ１にてノイズキャンセルされ、ＡＤＣ１にてアナログからデジタルに変換される。次に、列選択信号Ｐｈ１１及びＰｈ１２がハイレベルになり、ＡＤＣ１の出力信号はレジスタ回路１及びレジスタ回路２に保持される。

行選択信号Ｐｖ２がハイレベルとなる２行目の選択期間では、水平ブランキングステータスで２行目の非有効画素２１からアナログ電気信号が読み出され、ＣＤＳ１にてノイズキャンセルされる。続くＡＤ変換ステータスにおいて、ＣＤＳ１の出力信号はＡＤＣ１にてアナログからデジタルに変換される。次に、ライトステータスで列選択信号Ｐｈ１１がハイレベルになり、非有効画素２１に基づくデジタル信号がレジスタ回路１に保持される。

水平転送ステータスでは列選択信号Ｐｈ１４及びＰｈ２５が同時にハイレベルになり、水平出力線１１２には非有効画素２１に基づくデジタル信号が、水平出力線１１３には非有効画素１１に基づくデジタル信号が出力される。これらのデジタル信号は演算回路１０９に入力され、非有効画素２１に基づくデジタル信号とを平均化し、保持する。

その後の行選択信号Ｐｖ３がハイレベルとなる３行目の期間において、有効画素領域６０２の画素に基づくデジタル信号を演算回路１０９に入力する。すると、演算回路１０９は、行選択信号Ｐｖ２がハイレベルの期間に保持した２画素分の非有効画素に基づく信号の平均値を有効画素に基づく信号から減算する。

本実施形態によれば、複数行の非有効画素をレジスタ回路に読み出し、演算回路１０９で複数行の非有効画素の信号を平均化し、保持する。なお、３行以上の非有効画素を平均化してもよい。その後、有効画素領域６０２の画素に基づくデジタル信号を演算回路１０９に入力すると、演算回路１０９は、保持した複数行分の非有効画素に基づく信号の平均値を有効画素に基づく信号から減算する。

（第３の実施形態）
図１０（Ａ）に、画素およびＣＤＳ回路のより具体的な構成を示す。画素は、光電変換素子ＰＤのほかに、転送スイッチＴＸ、リセットスイッチＲＥＳ、増幅部ＳＦ、選択スイッチＳＥＬを含む。ここでは、転送スイッチＴＸ、リセットスイッチＲＥＳ、増幅部ＳＦ、選択スイッチＳＥＬのそれぞれはＭＯＳトランジスタで構成されている場合を例にとっている。

光電変換素子ＰＤは例えばフォトダイオードであり、入射光に応じた電荷を蓄積することができる。転送スイッチＴＸは、信号Ｐｔｘがハイレベルになると導通し、光電変換素子に蓄積された電荷が増幅部ＳＦのゲート端子を含むノードであるフローティングディフュージョンに転送される。増幅部ＳＦは、信号Ｐｓｅｌにより選択スイッチＳＥＬが導通すると定電流源Ｉとソースフォロワ回路を形成する。この状態では、増幅部のゲート端子の電位に応じた電位が垂直出力線ＶＬに現れる。信号ＰｒｅｓによりリセットスイッチＲＥＳが導通するとフローティングディフュージョンが電源電圧Ｖｃｃに応じてリセットされる。

図１０（Ｂ）を参照しながら図１０（Ａ）に示す回路の動作を説明する。図１０（Ｂ）は、図２や３における水平ブランキング期間およびＡＤ変換期間に対応する。

まず、信号Ｐｒｅｓがハイレベルである期間においてはフローティングディフュージョンがリセット状態にある。その後、信号Ｐｒｅｓがローレベとなり、信号Ｐｃ０ｒがハイレベルとなると、クランプ容量Ｃ０の演算増幅器の反転入力端子と接続された端子が、演算増幅器の仮想接地によりＶｃ０ｒになる。次に、信号Ｐｓｅｌがハイレベルとなると、垂直出力線ＶＬには、フローティングディフュージョンをリセットしたことに応じた電位が現れ、さらに信号Ｐｃ０ｒがローレベルとなることでクランプされる。

次に、信号Ｐｔｘがハイレベルとなると、光電変換素子ＰＤに蓄積された電荷がフローティングディフュージョンに転送され、垂直出力線ＶＬに現れる電位が変化する。ここで、信号Ｐｃ０ｒはローレベルなので、演算増幅器の反転入力端子には、フローティングディフュージョンをリセットしたことに応じた電位からの変動分のみが入力されることになる。そのため、増幅部ＳＦやリセットスイッチによるノイズ成分を除去することができる。さらに、図１０（Ａ）に示した構成では、上述の電位変動分に対してクランプ容量Ｃ０と帰還容量Ｃｆの容量値の比で決まるゲインをかけることができるという利点もある。

信号ＰｔｘがローレベルになってからＡＤＣによるＡＤ変換動作、すなわちＡＤ変換期間が開始する。

その後、信号ＰｒｅｓおよびＰｔｘがハイレベルとなり、光電変換素子ＰＤが電源電圧Ｖｃｃに応じてリセットされる。そして、信号Ｐｓｅｌがローレベルとなって画素１１に関する動作が終了する。レジスタ回路の動作は図２や図３に示したものに従ってもよい。

（第４の実施形態）
図７（Ａ）は本発明の第４の実施形態による構成例を示す回路図、図７（Ｂ）は図７（Ａ）に示した回路の動作を説明するためのタイミングチャートである。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態では、画素に起因するノイズを除去する。また、以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ここでは、奇数列の画素に基づく信号をＡＤ変換し、偶数列の画素に基づく信号はＡＤ変換しないものとする。図７（Ａ）に示す画素１０３は図１における画素１１に対応するものとして説明する。

画素１０３は、光電変換素子７０１及びｎチャネルトランジスタ７０２〜７０５を有する。光電変換素子７０１は、例えばフォトダイオードである。信号保持部１１５は、ｎチャネルトランジスタ７１１〜７１４及び容量Ｃｔｓ，Ｃｔｎを有する。電流源７０６は、垂直出力線１０５に接続される。光電変換素子７０１は、入射光を電荷に変換して電気信号を生成し、不純物領域に蓄積する。図７（Ｂ）の信号は、例えば垂直走査回路１０１により生成される。

まず、水平ブランキング期間とＡＤ変換期間とに対応する期間の動作を説明する。信号Ｐｒｅｓがハイレベルになると、ｎチャネルトランジスタ７０３がオンし、トランジスタ７０４のゲートであるフローティングディフュージョンが電源電圧Ｖｃｃにリセットされる。

次に、信号Ｐｓｅｌがハイレベルになると、トランジスタ７０５がオンする。これによりトランジスタ７０４と定電流源７０６とでソースフォロワ回路を構成し、トランジスタ７０４は、ゲート電圧に応じた電圧を増幅して垂直出力線１０５に出力する。図７（Ｂ）に示すように、信号Ｐｓｅｌは、トランジスタ７０４のゲートがリセットされた直後なので、垂直出力線１０５にはこのときのトランジスタ７０４のゲート電位に応じたノイズ信号が出力される。

次に、信号Ｐｃｔｎがハイレベルになり、その後にローレベルになると、トランジスタ７１３が一時的にオンし、垂直出力線１０５上に出力されたノイズ信号が容量Ｃｔｎに保持される。信号Ｐｃｔｎがローレベルになった後、信号Ｐｃｔｓ及びＰｎｒｅａｄがハイレベルになる。信号Ｐｃｔｓがハイレベルになると、トランジスタ７１１がオンし、容量Ｃｔｓが垂直出力線１０５と導通する。信号Ｐｎｒｅａｄがハイレベルになると、トランジスタ７１４がオンし、容量Ｃｔｎに保持されているノイズ信号がＡＤＣ１０６に出力される。信号Ｐｎｒｅａｄがハイレベルの期間に、ノイズ信号（Ｎ信号）のＡＤ変換動作が行われ、ノイズ信号に基づくデジタル信号がレジスタ回路２に保持される。

次に、信号Ｐｔｘがハイレベルになると、トランジスタ７０２がオンし、光電変換素子７０１により生成された電荷がトランジスタ７０４のゲート（フローティングディフュージョン）に転送される。トランジスタ７０４のゲート電位に応じた電位が垂直出力線１０５に現れ、ノイズ信号を含む画素信号として容量Ｃｔｓに保持される。

信号Ｐｃｔｓがローレベルになった後、信号Ｐｒｅｓがハイレベルになる。その後、信号Ｐｔｘがハイレベルになる。このとき、信号Ｐｒｅｓもハイレベルであるため、光電変換素子７０１に蓄積された電荷が電源電圧Ｖｃｃにリセットされる。信号Ｐｔｘが再びローレベルになると、光電変換素子は入射光に応じた電荷蓄積できる状態となる。また、信号Ｐｎｒｅａｄがローレベルになった後に、信号Ｐｓｒｅａｄがハイレベルになるとトランジスタ７１２がオンし、容量Ｃｔｓに保持されている画素信号がＡＤＣ１０６に出力される。信号Ｐｓｒｅａｄがハイレベルの期間に画素信号（Ｓ信号）のＡＤ変換動作が行われ、画素信号に基づくデジタル信号がレジスタ回路１に保持される。

その後、レジスタ回路１および２で保持されたデジタル信号を出力し、演算回路で差分処理を行う。

上記のように、ノイズ信号と画素信号とを異なるタイミングで読み出し、画素信号からノイズ信号を減算することで、画素信号中のノイズをキャンセルすることができる。ここでは、水平間引き動作において、ノイズ信号を、読み出されない列のレジスタ回路に転送することで、同一の画素から得られたノイズ信号及び画素信号の間で減算処理する駆動方法について説明する。

図４に示したタイミングチャートは、本実施形態による駆動方法を示すもので、水平６画素、垂直４画素のうち、２、３、５、及び６列目の画素を読み出さない水平間引き動作を示している。読み出される１及び４列目の画素については、同一画素のノイズ信号及び画素信号の読み出し動作を行って得られた２つの信号を減算処理して固体撮像装置の外部に出力している。

図４において、行選択信号Ｐｖ１がハイレベルの期間、１行目の画素が選択される。１行目の１度目の水平ブランキングステータスでは、上記のように、１行目の画素のノイズ信号をＡＤＣ１０６に読み出し、読み出されたアナログ電気信号を、続く１度目のＡＤ変換ステータスでデジタル信号に変換する。デジタル信号は、１度目のライトステータスでレジスタ回路１に保持される。

次に、２度目の水平ブランキングステータスでは、上記のように、１行目の画素信号がＡＤＣ１０６に読み出される。これと並行して列選択信号Ｐｈ１３がハイレベルになり、１度目のライトステータスでレジスタ回路１に保持されたノイズ信号が、レジスタ回路２に転送される。２度目の水平ブランキングステータスで読み出された画素信号は、続く２度目のＡＤ変換ステータスでデジタル信号に変換され、２度目のライトステータスでレジスタ回路１に保持される。

レジスタ回路１及び２に保持された画素信号及びノイズ信号は、水平転送ステータスにおいてそれぞれ水平信号線１１２及び１１３に出力され、演算回路１０９で減算処理を施されて、ノイズをキャンセルした画素信号を生成している。図４中、出力信号において、例えば１１´−１１とあるのは、１１´が画素１１の画素信号、１１が画素１１のノイズ信号を意味している。

２行目以降についても、上と同様の動作を行うことによって、ノイズをキャンセルした画像を得ることができる。

以上で説明した本実施形態によれば、レジスタ回路の出力端子と、このレジスタ回路とは異なる画素の列に設けられたレジスタ回路の入力端子とを接続する接続手段を有する。これにより、水平間引き動作を行いつつノイズキャンセルした画像を得る場合に、従来と比較して動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。なお、本実施形態において接続手段とは、図１において、ｎ列目の画素について、列選択信号Ｐｈｎ３がハイレベルに遷移した時に、異なるレジスタ回路同士を接続する経路を指す。

１水平ブランキング期間に、ノイズ信号のＡＤ変換と画素信号のＡＤ変換を行う。どちらから先にＡＤ変換してもよい。ノイズ信号をＡＤ変換した後にレジスタ回路１にノイズ信号を書き込み、画素信号をＡＤ変換する前に、ノイズ信号を隣のレジスタ回路２に転送する。レジスタ回路１及び２に画素信号及びノイズ信号を保持して、水平信号線１１２及び１１３に水平転送する。演算回路１０９は、画素信号からノイズ信号を減算する。未使用のＡＤＣ１０６をオフすれば省電力化に有利である。本実施形態は、画素信号からノイズ信号を減算することにより、ＡＤＣ１０６のオフセットを低減することができる。

（第５の実施形態）
図８は、本発明の第５の実施形態による固体撮像装置の構成例を示す図である。以下、本実施形態が第４の実施形態と異なる点を説明する。図１の水平転送回路１０２は、第１の水平転送回路１０２ａ及び第２の水平転送回路１０２ｂに分割される。第１の水平転送回路１０２ａは、奇数番目のレジスタ回路１、３、５及び７の前段及び後段の接続手段（スイッチ）１０８を制御する。第２の水平転送回路１０２ｂは、偶数番目のレジスタ回路２、４、６及び８の前段及び後段の接続手段（スイッチ）１０８を制御する。画素１０３には、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラーフィルタが設けられ、赤信号、緑信号及び青信号を生成することができる。水平信号線ＯＵＴ１は図１の水平信号線１１２に対応し、水平信号線ＯＵＴ２は図１の水平信号線１１３に対応する。また、動作としては第４の実施形態と同様に、ＣＤＳ回路を持たない構成になっており、画素に基づくノイズ信号と画素信号とをそれぞれＡＤ変換する。

ノイズ信号のＡＤ変換と画素信号のＡＤ変換を行うにあたっては、どちらから先にＡＤ変換してもよい。一例としてノイズ信号をＡＤ変換した後に、信号Ｐｈ１１をハイレベルにし、レジスタ回路１にノイズ信号を書き込む。次に、画素信号をＡＤ変換する前に、信号Ｐｈ１２をハイレベルにして、ノイズ信号をレジスタ回路１から隣のレジスタ回路３に転送する。隣接するレジスタ回路１及び３に画素信号とノイズ信号を保持して、水平信号線ＯＵＴ１に順次、水平転送する。信号が出力される順番は画素Ｒ１１の画素信号→画素Ｒ１１のノイズ信号→画素Ｒ１５の画素信号→画素Ｒ１５のノイズ信号・・・というようになる。後段の演算回路１０９は、遅延回路及び減算回路を有し、画素信号を遅延させ、画素信号からノイズを減算する。未使用のＡＤＣ３、ＡＤＣ７、ＡＤＣ４及びＡＤＣ８をオフすれば省電力化に有利になる。本実施形態は、画素信号からノイズ信号を減算することにより、ＡＤＣ１０６のオフセットを低減することができる。

図１０に、より具体的な回路の構成例を示す。例えば、図１０（Ａ）に示す構成を有する場合に、図１０（Ｂ）に示す動作を行えば、ノイズ信号と画素信号とを順にＡＤ変換することができる。

まず信号Ｐｒｅｓがハイレベルの期間にフローティングディフュージョンがリセットされる。その後、信号Ｐｓｅｌがハイレベルになると、ノイズ信号に相当するレベルがＡＤＣに入力され、ノイズ信号のＡＤ変換が行われる。次に、信号Ｐｔｘをハイレベルにすると光電変換素子に蓄積された電荷がフローティングディフュージョンに転送され、ノイズ信号を含む画素信号に相当するレベルがＡＤＣに入力される。そして、信号Ｐｒｅｓによりフローティングディフュージョンがリセットされるまでの期間に画素信号のＡＤ変換を行うことができる。

（第６の実施形態）
図９は、本発明の第６の実施形態による固体撮像装置の構成例を示す図である。以下、本実施形態が第５の実施形態と異なる点を説明する。ノイズ信号のＡＤ変換と画素信号のＡＤ変換を行う。どちらから先にＡＤ変換してもよい。ノイズ信号をＡＤ変換した後に、信号Ｐｈ１２とＰｈ３１をハイレベルにし、ＡＤＣ１により出力されるノイズ信号をレジスタ回路３に書き込む。次に、画素信号をＡＤ変換して、信号Ｐｈ１１をハイレベルにし、ＡＤＣ１により出力される画素信号をレジスタ回路１に書き込む。隣接するレジスタ回路１及び３に画素信号及びノイズ信号を保持して、水平信号線ＯＵＴ１に順次、水平転送する。信号が出力される順番は、画素Ｒ１１の画素信号→画素Ｒ１１のノイズ信号→画素Ｒ１５の画素信号→画素Ｒ１５のノイズ信号・・・というようになる。後段の演算回路１０９は、遅延回路及び減算回路を有し、画素信号を遅延させ、画素信号からノイズ信号を減算する。未使用のＡＤＣ３、ＡＤＣ７、ＡＤＣ４及びＡＤＣ８をオフすれば省電力化に有利である。

（第７の実施形態）
本発明の第７の実施形態に係る撮像システム２００の概略構成及び概略動作を、図５を用いて説明する。図５は、本実施形態に係る撮像システム２００の構成図である。

撮像システム２００は、光学系１１０、固体撮像装置１２０、及び、信号処理部１８０を備える。信号処理部１８０は、信号処理回路部１３０、記録／通信部１４０、タイミング制御回路部１５０、システムコントロール回路部１６０、及び、再生／表示部１７０を含む。

光学系１１０は、固体撮像装置１２０の撮像面である画素配列へ被写体の像を形成する。

固体撮像装置１２０は、第１〜６の実施形態に係る固体撮像装置のうちのいずれかである。固体撮像装置１２０は、画素配列に形成された被写体の像を画像信号に変換する。固体撮像装置１２０は、その画像信号を画素配列から読み出して信号処理回路部１３０へ出力する。

信号処理回路部１３０は、予め決められた方法にしたがって、固体撮像装置１２０から供給された画像信号に対して、例えば、画像データの圧縮処理のような信号処理を行う。信号処理回路部１３０は、信号処理された画像データを記録／通信部１４０及び再生／表示部１７０へ供給する。

記録／通信部１４０は、信号処理回路部１３０から供給された画像データを、不図示の記録媒体に記録したり、同じく不図示の外部装置へ送信したりする。あるいは、記録／通信部１４０は、記録媒体から画像データを読み出して再生／表示部１７０へ供給したり、不図示の入力部から所定の指示を受け取ってシステムコントロール回路部１６０へ供給したりする。

再生／表示部１７０は、信号処理回路部１３０又は記録／通信部１４０から供給された画像データを、表示デバイスに表示する。

タイミング制御回路部１５０は、固体撮像装置１２０を駆動するタイミングを制御するための信号を供給するもので、モード切り換え手段としての役割を有する。例えば、水平間引き動作を行うモードで駆動させるための信号を供給したり、全画素の信号を読み出すモードで駆動させるための信号を供給したりする。

システムコントロール回路部１６０は、所定の指示の情報を記録／通信部１４０から受け取る。システムコントロール回路部１６０は、所定の指示に応じて、光学系１１０、記録／通信部１４０、再生／表示部１７０、及びタイミング制御回路部１５０を制御する。例えば、全画素読み出しモードや間引き読み出しモードで、光学系１１０、記録／通信部１４０、再生／表示部１７０、及びタイミング制御回路部１５０をそれぞれのモードに応じて制御する。

本実施形態によれば、第１〜第６の実施形態と同様に、間引き動作時において、信号を読み出されない画素の列に設けられたレジスタ回路にデジタル信号を保持させることができる。これにより、水平間引き動作を行う場合に、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させながら、減算（差分）、平均といった演算処理を実現できる。

上述の実施形態ではいずれも、固体撮像装置の内部に演算回路１０９及びセレクタ１１０とが含まれる構成を挙げてきたが、これらは必ずしも固体撮像装置１２０の内部に設ける必要はない。例えば、図５において、信号処理回路部１３０の中に設けられてもよい。この場合には、固体撮像装置１２０の半導体基板上の面積を低減でき、なおかつ、上述した効果が得られる。上述の実施形態において重要なのは、水平間引き動作を行う場合に、信号を読み出されない画素の列に設けられたレジスタ回路にデジタル信号を保持させることができる構成を有していることである。

第１〜第６の実施形態の固体撮像装置において、複数の画素１０３は、各々が入射光をアナログ電気信号に変換して出力し、行列状に配列される。複数のＡＤ変換器（ＡＤＣ）１０６は、前記複数の画素１０３の各列に設けられ、前記画素１０３からのアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力する。複数のレジスタ回路１０７は、前記複数の画素１０３の各列に設けられ、前記ＡＤ変換器１０６の前記出力端子から出力された前記デジタル信号を入力端子に受けて、該デジタル信号を保持する。接続手段１０８は、前記ＡＤ変換器１０６の出力端子と、該ＡＤ変換器１０６とは異なる前記複数の画素１０３の列に設けられた前記レジスタ回路１０７の入力端子とを接続する。または、接続手段１０８は、前記レジスタ回路１０７の出力端子と、該レジスタ回路１０７とは異なる前記複数の画素１０３の列に設けられた前記レジスタ回路１０７の入力端子とを接続する。演算手段（演算回路）１０９は、前記複数のレジスタ回路１０７の出力端子の各々から出力された前記デジタル信号に差分処理を施して出力しうる。

第１〜第３の実施形態では、前記複数の画素１０３は、入射光に依存したアナログ電気信号を出力する有効画素及び入射光に依存しないアナログ電気信号を出力する非有効画素を有する。前記複数のレジスタ回路１０７は、それぞれ前記有効画素のデジタル信号及び前記非有効画素のデジタル信号を保持する。前記演算手段１０９は、前記複数のレジスタ回路１０７に保持された前記有効画素のデジタル信号と前記非有効画素のデジタル信号に差分処理を施す。

前記非有効画素は、前記有効画素と同じ回路構成を有し、表面が遮光膜で覆われていること。また、前記有効画素は、前記変換されたアナログ電気信号の電荷を蓄積するための不純物領域を有し、前記非有効画素は、前記変換されたアナログ電気信号の電荷を蓄積するための不純物領域を有さない。また、前記非有効画素は、基準電位に固定されたアナログ電気信号を出力する。

第４〜第６の実施形態では、前記画素１０３は、リセットした時のリセットアナログ電気信号（リセット信号）及び入射光に依存した画素アナログ電気信号（画素信号）を順次出力する。前記複数のレジスタ回路１０７は、それぞれ前記リセットアナログ電気信号及び前記画素アナログ電気信号が変換されたデジタル信号を保持する。前記演算手段１０９は、前記複数のレジスタ回路１０７に保持された前記リセットアナログ電気信号及び前記画素アナログ電気信号が変換されたデジタル信号に差分処理を施す。

以上のように、第１〜第７の実施形態によれば、水平間引き動作を行い、複数のレジスタ回路に保持されるデジタル信号を用いて差分処理を行う場合でも、動作に関与しないレジスタ回路の数を低減でき、回路の利用効率を向上させることができる。また、差分処理を施すことにより、ＡＤ変換器のオフセットを低減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態に係る固体撮像装置のブロック図である。 本発明の第１の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 本発明の第１の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 本発明の第４の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 本発明の第７の実施形態に係る撮像システムのブロック図である。 本発明の第１の実施形態に係る画素部の構成例を示す図である。 図７（Ａ）及び（Ｂ）は本発明の第４の実施形態に係る画素及び信号保持部の構成例を示す図及びその動作を説明するためのタイミングチャートである。 本発明の第５の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 本発明の第６の実施形態に係る固体撮像装置の駆動方法を示すタイミングチャートである。 図１０（Ａ）及び（Ｂ）は本発明の実施形態に係る回路の構成例を示す図及びその動作を説明するためのタイミングチャートである。

符号の説明

１００ 画素部
１０１ 垂直走査回路
１０２ 水平走査回路
１０３ 画素
１０４ 行選択線
１０５ 垂直出力線
１０６ ＡＤ変換器
１０７ レジスタ回路
１０８ 接続手段
１０９ 演算回路
１１０ セレクタ
１１１ 列選択信号
１１２、１１３ 水平出力線
１１４ ＣＤＳ回路
１１０ 光学系
１２０ 固体撮像装置
１３０ 信号処理回路部
１４０ 記録／通信部
１５０ タイミング制御回路部
１６０ システムコントロール回路部
１７０ 再生／表示部
１８０ 信号処理部
２００ 撮像システム

Claims (6)

1. 各々が入射光をアナログ電気信号に変換して出力する、行列状に配列された複数の画素と、
   前記複数の画素の各列に設けられ、前記画素からのアナログ電気信号をデジタル信号に変換し、該デジタル信号を出力端子から出力する複数のＡＤ変換器と、
   前記複数の画素の各列に設けられ、前記ＡＤ変換器の前記出力端子から出力された前記デジタル信号を入力端子に受けて、該デジタル信号を保持する複数のレジスタ回路と、
   前記ＡＤ変換器の出力端子と、該ＡＤ変換器とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する、または、前記レジスタ回路の出力端子と、該レジスタ回路とは異なる前記複数の画素の列に設けられた前記レジスタ回路の入力端子とを接続する接続手段と、
   前記複数のレジスタ回路の出力端子の各々から出力された前記デジタル信号に差分処理を施して出力しうる演算手段と
   を有することを特徴とする固体撮像装置。
2. 前記複数の画素は、入射光に依存したアナログ電気信号を出力する有効画素及び入射光に依存しないアナログ電気信号を出力する非有効画素を有し、
   前記複数のレジスタ回路は、それぞれ前記有効画素のデジタル信号及び前記非有効画素のデジタル信号を保持し、
   前記演算手段は、前記複数のレジスタ回路に保持された前記有効画素のデジタル信号と前記非有効画素のデジタル信号に差分処理を施すことを特徴とする請求項１記載の固体撮像装置。
3. 前記非有効画素は、前記有効画素と同じ回路構成を有し、表面が遮光膜で覆われていることを特徴とする請求項２記載の固体撮像装置。
4. 前記有効画素は、前記変換されたアナログ電気信号の電荷を蓄積するための不純物領域を有し、前記非有効画素は、前記変換されたアナログ電気信号の電荷を蓄積するための不純物領域を有さないことを特徴とする請求項２記載の固体撮像装置。
5. 前記非有効画素は、基準電位に固定されたアナログ電気信号を出力することを特徴とする請求項２記載の固体撮像装置。
6. 前記画素は、リセットした時のリセットアナログ電気信号及び入射光に依存した画素アナログ電気信号を順次出力し、
   前記複数のレジスタ回路は、それぞれ前記リセットアナログ電気信号及び前記画素アナログ電気信号が変換されたデジタル信号を保持し、
   前記演算手段は、前記複数のレジスタ回路に保持された前記リセットアナログ電気信号及び前記画素アナログ電気信号が変換されたデジタル信号に差分処理を施すことを特徴とする請求項１記載の固体撮像装置。

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