JP4440100B2 - 半導体装置 - Google Patents

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Description

本発明はデジタル信号に基づいて動作するデジタル回路に関する。より詳しくは、入力信号の信号電圧の振幅が、デジタル回路の電源電圧の振幅よりも小さい場合におけるデジタル回路を１つまたは複数有する半導体装置に関する。
デジタル信号を処理する論理回路（以下、デジタル回路と呼ぶ）は、基本単位となる論理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数の入力に対して一の出力が得られる回路であり、例えばインバータ、ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、トランスミッションゲート（アナログスイッチ）等がこれに相当する。
論理素子は、トランジスタ、抵抗、容量素子等の単数または複数の回路素子が接続されて構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回路素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される。
論理素子の１つであるインバータを例に挙げ、その構成と動作について具体的に説明する。
図１６に一般的なインバータの回路図を示す。図１６においてＩＮは入力される信号（入力信号）を意味し、ＯＵＴは出力される信号（出力信号）を意味している。またＶＤＤ、ＶＳＳは電源電位を意味しており、ＶＤＤ＞ＶＳＳとする。
図１６に示すインバータは、ｐチャネル型ＴＦＴ１３０１とｎチャネル型ＴＦＴ１３０２とを有している。ｐチャネル型ＴＦＴ１３０１のゲート（Ｇ）とｎチャネル型ＴＦＴ１３０２のゲートは互いに接続されており、該２つのゲートに入力信号ＩＮが入力されている。そして、ｐチャネル型ＴＦＴ１３０１の第１の端子にはＶＤＤが与えられており、ｎチャネル型ＴＦＴ１３０２の第１の端子にはＶＳＳが与えられている。またｐチャネル型ＴＦＴ１３０１の第２の端子とｎチャネル型ＴＦＴ１３０２の第２の端子は互いに接続されており、該２つの第２の端子から後段の回路へ出力信号ＯＵＴが出力される。
なお、第１の端子と第２の端子は、いずれか一方がソース、他方がドレインに相当する。ｐチャネル型ＴＦＴの場合、電位の高い方がソース、低い方がドレインとなる。またｎチャネル型ＴＦＴは電位の低い方がソース、高い方がドレインとなる。よって図１６では、２つのＴＦＴにおいて第１の端子がソース（Ｓ）、第２の端子がドレイン（Ｄ）に相当する。
一般的に入力信号には、２値の電位を有するデジタル信号を用いる。該入力信号ＩＮの電位に従ってインバータが有する２つの回路素子が動作し、出力信号ＯＵＴの電位が制御される。
入力信号ＩＮに、ＶＤＤやＶＳＳが入力されると、出力信号ＯＵＴの電位はそれぞれ、ＶＳＳやＶＤＤとなり、信号の論理が反転する。
また、入力信号ＩＮに振幅が電源電圧の振幅よりも大きいＶＤＤ’、ＶＳＳ’が入力された場合も、ＶＤＤ、ＶＳＳが入力された場合と同様に各回路素子は動作し、出力信号ＯＵＴの電位はそれぞれＶＳＳ、ＶＤＤとなり、所望の電位を有する出力信号ＯＵＴが得られる。
このように、通常は、入力信号ＩＮの電位に従って各回路素子が動作し、出力信号ＯＵＴの電位が制御される。
しかし、入力信号ＩＮに振幅が電源電圧の振幅よりも小さいＶＤＤ’、ＶＳＳ’が入力されると、各回路素子が正常に動作せず、所望の出力信号が得られない場合がある。
入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’＜ＶＤＤ、ＶＳＳ’＞ＶＳＳと仮定したときの、インバータの動作について検証する。ただしＶＳＳ’＜ＶＤＤ’とする。
まず図１６（Ａ）に、入力信号ＩＮが高電位側の電位ＶＤＤ’（ＶＤＤ’＜ＶＤＤ）を有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするためにｎチャネル型ＴＦＴの閾値電圧ＶＴＨｎ≧０、ｐチャネル型ＴＦＴの閾値電圧ＶＴＨｐ≦０と仮定する。
入力信号ＩＮに高電位側の電位ＶＤＤ’が入力されると、ｎチャネル型ＴＦＴ１３０２のゲート・ソース間電圧ＶＧＳは（ＶＤＤ’−ＶＳＳ）＞０となる。通常は、（ＶＤＤ’−ＶＳＳ）はｎチャネル型ＴＦＴ１３０２のしきい値電圧ＶＴＨｎよりも大きいため、ｎチャネル型ＴＦＴ１３０２はオンする。
一方、入力信号ＩＮに高電位側の電位ＶＤＤ’が入力されると、ｐチャネル型ＴＦＴ１３０１のゲート・ソース間電圧ＶＧＳは（ＶＤＤ’−ＶＤＤ）＜０となる。ｐチャネル型ＴＦＴ１３０１のゲート・ソース間電圧ＶＧＳがｐチャネル型ＴＦＴ１３０１のしきい値電圧ＶＴＨｐと等しい若しくはそれよりも大きい場合は、ｐチャネル型ＴＦＴ１３０１はオフし、その結果、ｎチャネル型ＴＦＴ１３０２に与えられる電位ＶＳＳが出力され、信号の論理が反転する。しかし、ｐチャネル型ＴＦＴ１３０１のゲート・ソース間電圧ＶＧＳがｐチャネル型ＴＦＴ１３０１のしきい値電圧ＶＴＨｐよりも小さい場合は、ｐチャネル型ＴＦＴ１３０１はオンする。ゲート・ソース間電圧ＶＧＳが（ＶＤＤ’−ＶＤＤ）＜０であり、また閾値電圧もＶＴＨｐ≦０であるので、両者の絶対値をとって比較すると、｜ＶＧＳ｜≦｜ＶＴＨｐ｜のときは、ｐチャネル型ＴＦＴ１３０１はオフするが、｜ＶＧＳ｜＞｜ＶＴＨｐ｜のとき、すなわち｜ＶＤＤ’−ＶＤＤ｜＞｜ＶＴＨｐ｜のときは、ｐチャネル型ＴＦＴ１３０１はオンする。
このように、電位ＶＤＤ’がｐチャネル型ＴＦＴ１３０１のゲートに与えられると、ＶＤＤ’＜ＶＤＤであるのでゲート・ソース間電圧はＶＧＳ＜０となる。よって｜ＶＧＳ｜＞｜ＶＴＨｐ｜のとき、すなわち｜ＶＤＤ’−ＶＤＤ｜＞｜ＶＴＨｐ｜のときは、ｐチャネル型ＴＦＴ１３０１はオンする。
よって、ＶＤＤ、ＶＤＤ’、ＶＴＨｐの値によっては、ｐチャネル型ＴＦＴ１３０１とｎチャネル型ＴＦＴ１３０２が共にオンになる。その場合は、入力信号が高電位側の電位ＶＤＤ’を有していても、出力信号ＯＵＴの電位がＶＳＳとはならない。
ｐチャネル型ＴＦＴ１３０１とｎチャネル型ＴＦＴ１３０２が共にオンしたときの、出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流、つまりオン抵抗（または、ソース・ドレイン間電圧）によって定まる。入力信号が高電位側の電位ＶＤＤ’である図１６（Ａ）では、ｎチャネル型ＴＦＴのＶＧＳをＶＧＳｎとし、ｐチャネル型ＴＦＴのＶＧＳをＶＧＳｐとすると、｜ＶＧＳｎ｜＞｜ＶＧＳｐ｜なので、各々のトランジスタの特性や、チャネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＤＤよりもＶＳＳに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号ＯＵＴの電位がＶＳＳよりもＶＤＤに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
また図１６（Ｂ）に、入力信号ＩＮが低電位側の電位ＶＳＳ’（ＶＳＳ’＞ＶＳＳ）を有するときの、各回路素子の動作の様子を示す。説明を簡単にするためにｎチャネル型ＴＦＴの閾値電圧ＶＴＨｎ≧０、ｐチャネル型ＴＦＴの閾値電圧ＶＴＨｐ≦０と仮定する。
入力信号ＩＮに低電位側の電位ＶＳＳ’が入力されると、ｐチャネル型ＴＦＴ１３０１のゲート・ソース間電圧ＶＧＳは（ＶＳＳ’−ＶＤＤ）＜０となる。通常は、（ＶＳＳ’−ＶＤＤ）はｐチャネル型ＴＦＴ１３０１のしきい値電圧ＶＴＨｐよりも小さいため、ｐチャネル型ＴＦＴ１３０１はオンする。
一方、入力信号ＩＮに低電位側の電位ＶＳＳ’が入力されると、ｎチャネル型ＴＦＴ１３０２のゲート・ソース間電圧ＶＧＳは（ＶＳＳ’−ＶＳＳ）＞０となる。ｎチャネル型ＴＦＴ１３０２のゲート・ソース間電圧ＶＧＳがｎチャネル型ＴＦＴ１３０２のしきい値電圧ＶＴＨｎと等しい若しくはそれよりも小さい場合は、ｎチャネル型ＴＦＴ１３０２はオフする。その結果、ｐチャネル型ＴＦＴ１３０１に与えられる電位ＶＤＤが出力され、信号の論理が反転する。しかし、ｎチャネル型ＴＦＴ１３０２のゲート・ソース間電圧ＶＧＳがｎチャネル型ＴＦＴ１３０２のしきい値電圧ＶＴＨｎよりも大きい場合は、ｎチャネル型ＴＦＴ１３０２はオンする。ゲート・ソース間電圧ＶＧＳが（ＶＳＳ’−ＶＳＳ）＞０であり、また閾値電圧もＶＴＨｎ≧０であるので、両者の絶対値をとって比較すると、｜ＶＧＳ｜≦｜ＶＴＨｎ｜のときは、ｎチャネル型ＴＦＴ１３０２はオフするが、｜ＶＧＳ｜＞｜ＶＴＨｎ｜のとき、すなわち｜ＶＳＳ’−ＶＳＳ｜＞｜ＶＴＨｎ｜のときは、ｎチャネル型ＴＦＴ１３０２はオンする。
このように、ＶＳＳ’がｎチャネル型ＴＦＴ１３０２のゲートに与えられると、ＶＳＳ’＞ＶＳＳであるのでゲート・ソース間電圧はＶＧＳ＞０となる。よって｜ＶＧＳ｜＞｜ＶＴＨｎ｜のとき、すなわち｜ＶＳＳ’−ＶＳＳ｜＞｜ＶＴＨｎ｜のときは、ｎチャネル型ＴＦＴ１３０２はオンする。
よってＶＳＳ、ＶＳＳ’、ＶＴＨｎの値によっては、ｐチャネル型ＴＦＴ１３０１とｎチャネル型ＴＦＴ１３０２が共にオンになる。その場合は、入力信号が低電位側の電位ＶＳＳ’を有していても、出力信号ＯＵＴの電位がＶＤＤとはならない。
ｐチャネル型ＴＦＴ１３０１とｎチャネル型ＴＦＴ１３０２が共にオンしたときの、出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流、つまりオン抵抗（または、ソース・ドレイン間電圧）によって定まる。入力信号が低電位側の電位ＶＳＳ’である図１６（Ｂ）では｜ＶＧＳｎ｜＜｜ＶＧＳｐ｜なので、各々のトランジスタの特性や、チャネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＳＳよりもＶＤＤに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては、出力信号ＯＵＴの電位がＶＤＤよりもＶＳＳに近い電位となることがある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
このように、図１６に示したインバータでは、入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳであるときに、所望の電位を有する出力信号ＯＵＴが得られ、インバータが正常に動作するといえる。しかし入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’＜ＶＤＤ、ＶＳＳ’＞ＶＳＳだと、所望の電位を有する出力信号ＯＵＴが得られず、インバータは正常に動作しない場合がある。
これはインバータに限らず、他のデジタル回路についてもあてはまる。つまり、入力信号が有する２値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が誤作動するため、所望の電位を有する出力信号ＯＵＴが得られなくなり、該デジタル回路が正常に動作しない。
前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一般的にレベルシフタは、レベルシフタ内において１つの回路素子が動作することで初めて他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりがちである。
さらに、ｎチャネル型ＴＦＴ１３０２とｐチャネル型ＴＦＴ１３０１が同時にオンして貫通電流が流れることから、消費電流が増大するという問題も生じる。
上述した問題に鑑み、本発明では入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタル回路の提供を課題とする。より詳しくは、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることが可能なデジタル回路の提供を課題とする。
本発明は、上記の問題点を解決するために、以下に示す手段を用いる。
本発明は、補正手段とトランジスタとを有する半導体装置であって、前記補正手段は、入力端子と出力端子とを有しており、前記補正手段の入力端子には、第１の入力電位または第２の入力電位のいずれか１つが入力され、前記補正手段は、前記入力端子に入力される電位によって、第１の電源電位または第１の入力電位のいずれか１つを前記出力端子に出力する手段を有し、前記補正手段の出力端子が、前記トランジスタのゲート端子に接続されていることを特徴とする半導体装置が提供される。
つまり、正常に動作をさせたいとするデジタル回路の前に、補正手段を設ける。補正手段が出力する信号は、対象となるデジタル回路の中のトランジスタがオフ状態にならければならないときには、補正手段から、それを満足するような信号つまり、第１の電源電位が出力される。そのとき、前記トランジスタは、オフする。一方、前記トランジスタをオンさせたいときは、補正手段から、第１の入力電位が出力される。その結果、対象となるデジタル回路は、オフ状態にならなければならないときには、オフになり、オン状態にならなければならないときには、オンする。よって、対象となるデジタル回路は、正常に動作することが可能となる。
また、オフすべきときに、オフになるため、電流が漏れて、流れつづけることを防ぐことが出来る。したがって、消費電力を低減することができる。
ここで、図２に本発明のデジタル回路の構成を示す。デジタル回路２０１は、入力端子２０２に入力された信号の電位を補正する補正手段２０４と、該補正手段２０４によって補正された入力信号によって動作が制御される１つまたは複数の回路素子２０５を有している。回路素子２０５が、補正される対象となるデジタル回路である。そして該回路素子２０５の動作に従って、出力端子２０３から、信号が出力される。
なお、デジタル回路２０１は、入力端子２０２や出力端子２０３を複数有するものもある。同様に、デジタル回路２０１は、補正手段２０４や回路素子２０５を複数有する場合もある。
また、本発明は、第１のトランジスタと第２のトランジスタと第３のトランジスタとを有する半導体装置であって、前記第１のトランジスタのゲート端子と前記第２のトランジスタのゲート端子とは、電気的に接続され、前記第１のトランジスタのソース端子には、第１の電源電位が供給され、前記第２のトランジスタのソース端子には、第１の信号電位と同じ電位が供給され、前記第１のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と電気的に接続され、前記第１のトランジスタのドレイン端子は、前記第３のトランジスタのゲート端子と電気的に接続され、前記第３のトランジスタのソース端子は、第２の電源電位が供給され、前記第１のトランジスタのゲート端子に、第１の信号電位または第２の信号電位のいずれか１つが供給されることを特徴とする半導体装置が提供される。
また、本発明は、上記構成において、前記第１のトランジスタと前記第２のトランジスタとは、導電型が異なることを特徴とする半導体装置が提供される。
また、本発明は、第１のトランジスタと第２のトランジスタと第３のトランジスタとを有する半導体装置であって、前記第１のトランジスタのゲート端子と前記第２のトランジスタのゲート端子とは、電気的に接続され、前記第１のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と電気的に接続され、前記第１のトランジスタのドレイン端子は、前記第３のトランジスタのゲート端子と電気的に接続され、前記第１のトランジスタのゲート端子には、第１の信号電位または第２の信号電位のいずれか１つが供給され、前記第１のトランジスタのソース端子には、第１の電源電位が供給され、前記第２のトランジスタのソース端子には、前記第１の信号電位と同じ電位が供給され、前記第３のトランジスタのソース端子には、第２の電源電位が供給され、前記第１のトランジスタおよび前記第３のトランジスタはＰチャネル型のトランジスタであり、前記第２のトランジスタはＮチャネル型のトランジスタであり、前記第１の電源電位および前記第２の電源電位は高電位側電源電位であり、前記第１の信号電位は低電位側の電位であり、前記第２の信号電位は高電位側の電位であることを特徴とする半導体装置が提供される。
また、本発明は、第１のトランジスタと第２のトランジスタと第３のトランジスタとを有する半導体装置であって、前記第１のトランジスタのゲート端子と前記第２のトランジスタのゲート端子とは、電気的に接続され、前記第１のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と電気的に接続され、前記第１のトランジスタのドレイン端子は、前記第３のトランジスタのゲート端子と電気的に接続され、前記第１のトランジスタのゲート端子には、第１の信号電位または第２の信号電位のいずれか１つが供給され、前記第１のトランジスタのソース端子には、第１の電源電位が供給され、前記第２のトランジスタのソース端子には、前記第１の信号電位と同じ電位が供給され、前記第３のトランジスタのソース端子は、第２の電源電位が供給され、前記第１のトランジスタおよび前記第３のトランジスタはＮチャネル型のトランジスタであり、前記第２のトランジスタはＰチャネル型のトランジスタであり、前記第１の電源電位および前記第２の電源電位は低電位側電源電位であり、前記第１の信号電位は高電位側の電位であり、前記第２の信号電位は低電位側の電位であることを特徴とする半導体装置が提供される。
なお、本発明におけるトランジスタは、どのような材料、手段、製造方法によりできたトランジスタでもよいし、どのようなタイプのトランジスタでもよい。例えば、薄膜トランジスタ（ＴＦＴ）でもよい。ＴＦＴのなかでも、半導体層が非晶質（アモルファス）のものでもよいし、多結晶（ポリクリスタル）でも、単結晶のものでもよい。その他のトランジスタとして、単結晶基板において作られたトランジスタでもよいし、ＳＯＩ基板において作られたトランジスタでもよいし、プラスチック基板の上に形成されたトランジスタでもよいし、ガラス基板上に形成されたトランジスタでもよい。その他にも、有機物やカーボンナノチューブで形成されたトランジスタでもよい。また、ＭＯＳ型トランジスタでもよいし、バイポーラ型トランジスタでもよい。
なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、間に、別の素子などが配置されていてもよい。
本発明は上記構成によって、入力信号の振幅が電源電圧の振幅よりも小さくても、デジタル回路を正常に動作させることができる。
（実施の形態１）
本実施の形態では、デジタル回路２０１を構成する補正手段２０４と、補正対象となる回路素子２０５の、具体的な構成と動作について説明する。
図３に、補正対象となる回路素子２０５を構成するトランジスタ３０１の極性が、Ｐチャネル型である場合の補正手段２０４の構成の例を簡単に示す。
デジタル回路２０１は、入力端子２０２に入力された信号の電位を補正する補正手段２０４と、該補正手段２０４によって補正された入力信号によって動作が制御される回路素子２０５を有している。そして該回路素子２０５の動作に従って、出力端子２０３から信号が出力される。補正手段２０４は、インバータ回路により構成されている。
入力端子２０２には、入力信号として、高電位側入力電位ＶＨ、または、低電位側入力電位ＶＬのどちらかが入力される。高電位側入力電位ＶＨは、高電位側電源（Ｖｄｄ、Ｖｄｄ１、Ｖｄｄ２など）以下の電位であり、低電位側入力電位ＶＬは、低電位側電源（Ｖｓｓ、Ｖｓｓ１、Ｖｓｓ２など）以上の電位であるとする。
なお、簡単のため、入力値が１（Ｈ信号）の場合、高電位側入力電位ＶＨが入力され、入力値が０（Ｌ信号）の場合、低電位側入力電位ＶＬが入力されるもとのとする。ただし、これに限定されない。
補正対象となる回路素子２０５を構成するトランジスタ３０１のソース端子は、高電位側電源Ｖｄｄ１と接続され、ドレイン端子は、出力端子２０３と接続されている。トランジスタ３０１のゲート端子は、補正手段２０４の出力端子と接続されている。補正手段２０４は、インバータ回路により、構成されている。該インバータを構成しているＮチャネル型トランジスタ３０３のソース端子は、低電位側入力電位ＶＬと等しい電位あるいは低電位側入力電位ＶＬと概ね等しい電位と接続されている。Ｎチャネル型トランジスタ３０３のゲート端子は、入力端子２０２と接続されており、ドレイン端子は、補正手段２０４の出力端子としてトランジスタ３０１のゲート端子に接続されている。該インバータを構成しているＰチャネル型トランジスタ３０２のソース端子は、高電位側電源Ｖｄｄ２と接続されている。Ｐチャネル型トランジスタ３０２のゲート端子は、入力端子２０２と接続されており、ドレイン端子は、補正手段２０４の出力端子としてトランジスタ３０１のゲート端子に接続されている。
次に、図３におけるデジタル回路２０１の動作について説明する。
まず、入力端子２０２に、低電位側入力電位ＶＬが入力された場合は、Ｎチャネル型トランジスタ３０３のゲート・ソース間電圧は、０Ｖあるいは概ね０Ｖである。Ｎチャネル型トランジスタ３０３のしきい値電圧が０Ｖ以上であるとすると、この場合、Ｎチャネル型トランジスタ３０３は、オフする。一方、Ｐチャネル型トランジスタ３０２のゲート・ソース間電圧には、（ＶＬ−Ｖｄｄ２）が加わる。通常は、Ｐチャネル型トランジスタ３０２のゲート・ソース間電圧 （ＶＬ−Ｖｄｄ２）がＰチャネル型トランジスタ３０２のしきい値電圧よりも小さいため、Ｐチャネル型トランジスタ３０２は、オンする。その結果、トランジスタ３０１のゲートには、高電位側電源Ｖｄｄ２が加えられる。この場合、トランジスタ３０１のゲート・ソース間電圧（Ｖｄｄ２−Ｖｄｄ１）が、トランジスタ３０１のしきい値電圧よりも大きければ、トランジスタ３０１は、オフする。すなわち、入力端子２０２に、低電位側入力電位ＶＬが入力された場合は、トランジスタ３０１はオフする。
次に、入力端子２０２に、高電位側入力電位ＶＨが入力された場合は、Ｎチャネル型トランジスタ３０３のゲート・ソース間電圧は、（ＶＨ−ＶＬ）である。したがって、通常は、（ＶＨ−ＶＬ）は、Ｎチャネル型トランジスタ３０３のしきい値電圧よりも大きいため、Ｎチャネル型トランジスタ３０３は、オンする。一方、Ｐチャネル型トランジスタ３０２のゲート・ソース間電圧は、（ＶＨ−Ｖｄｄ２）である。（ＶＨ−Ｖｄｄ２）が、Ｐチャネル型トランジスタ３０２のしきい値電圧よりも大きい場合は、Ｐチャネル型トランジスタ３０２は、オフする。したがって、トランジスタ３０１のゲート端子には、ＶＬが加えられ、トランジスタ３０１は、オンする。すなわち、入力端子２０２に、高電位側入力電位ＶＨが入力された場合は、トランジスタ３０１はオンし、高電位側電源Ｖｄｄ１を出力する。
ただし、Ｐチャネル型トランジスタ３０２のゲート・ソース間電圧（ＶＨ−Ｖｄｄ２）が、Ｐチャネル型トランジスタ３０２のしきい値電圧よりも小さい場合は、Ｐチャネル型トランジスタ３０２は、オンする。この場合、Ｎチャネル型トランジスタ３０３もオンしているため、トランジスタ３０１のゲート端子に加えられる電位は、Ｐチャネル型トランジスタ３０２とＮチャネル型トランジスタ３０３のオン抵抗（または、ソース・ドレイン間電圧）によって決まり、Ｖｄｄ２からＶＬまでの間の大きさを持つ電位になる。この場合は、トランジスタ３０１のゲート端子には、出来るだけ、オンしやすい電位を加えたい。したがって、Ｎチャネル型トランジスタ３０３のオン抵抗を小さくするようにする。その結果、トランジスタ３０１のゲート端子には、ＶＬに近い電位が加えられ、トランジスタ３０１は、オンする。
このように、入力端子２０２に、低電位側入力電位ＶＬが入力された場合は、トランジスタ３０１はオフする。逆に、高電位側入力電位ＶＨが入力された場合は、トランジスタ３０１はオンし、高電位側電源Ｖｄｄ１を出力する。つまり、トランジスタ３０１は、オフすべきときには、オフになり、オンすべきときには、オンする。したがって、正常に動作させることが出来る。
また、オフすべきときに、オフになるため、電流が漏れて、流れつづけることを防ぐことが出来る。したがって、消費電力を低減することができる。なお、補正手段２０４がインバータ回路により構成されているため、このトランジスタ３０１には、入力信号を反転させた信号が入力されることに注意する必要がある。
なお、Ｎチャネル型トランジスタ３０３のオン抵抗を、Ｐチャネル型トランジスタ３０２のオン抵抗よりも小さくするためには、Ｎチャネル型トランジスタ３０３の電流駆動能力を向上させればよい。一般に、トランジスタの電流駆動能力は、ゲート幅Ｗとゲート長Ｌの比率であるＷ／Ｌに比例する。したがって、Ｎチャネル型トランジスタ３０３のＷ／Ｌを、Ｐチャネル型トランジスタ３０２のＷ／Ｌよりも、非常に大きくすればよい。具体的には、Ｎチャネル型トランジスタ３０３のＷ／Ｌを、Ｐチャネル型トランジスタ３０２の場合よりも５倍以上大きくすればよい。
このように、Ｎチャネル型トランジスタ３０３のＷ／Ｌを大きくしても、大きな副作用は生じない。例えば、入力端子２０２に、低電位側入力電位ＶＬが入力された場合、Ｐチャネル型トランジスタ３０２を、オンさせて、トランジスタ３０１のゲートに、高電位側電源Ｖｄｄ２が加えられるようにしている。このとき、Ｎチャネル型トランジスタ３０３がオフしていなければ、Ｎチャネル型トランジスタ３０３のオン抵抗が小さいため、トランジスタ３０１のゲートには、高電位側電源Ｖｄｄ２よりも低い電位が加わり、結果として、トランジスタ３０１がオフしなくなることが想定できる。しかしながら、入力端子２０２に、低電位側入力電位ＶＬが入力された場合、Ｎチャネル型トランジスタ３０３は、オフしている。したがって、Ｎチャネル型トランジスタ３０３のＷ／Ｌを大きくしても、大きな副作用は生じない。
なお、高電位側電源Ｖｄｄ１と高電位側電源Ｖｄｄ２とは、入力端子２０２に低電位側入力電位ＶＬが入力された場合にトランジスタ３０１がオフする条件、すなわちトランジスタ３０１のしきい値電圧よりもトランジスタ３０１のゲート・ソース間電圧（Ｖｄｄ２−Ｖｄｄ１）が大きいという条件を満たせば、同じ電位であってもよいし、異なっていてもよい。つまり、デジタル回路２０１が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、高電位側電源Ｖｄｄ１と高電位側電源Ｖｄｄ２とは、同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。また、同じ電位であれば、同じ配線に接続することが可能である。その結果、レイアウト面積を小さくすることが出来る。
なお、Ｎチャネル型トランジスタ３０３のソース端子の電位と、低電位側入力電位ＶＬとは、同じ電位であってもよいし、異なっていてもよい。デジタル回路２０１が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、Ｎチャネル型トランジスタ３０３のソース端子の電位は、低電位側入力電位ＶＬと同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。
図３では、補正対象となる回路素子２０５を構成するトランジスタ３０１の極性が、Ｐチャネル型である場合の補正手段２０４について説明したが、次に、図４に、補正対象となる回路素子２０５を構成するトランジスタ４０１の極性が、Ｎチャネル型である場合の補正手段２０４について説明する。
この場合も、トランジスタ４０１がオフすべきときに、オフするように動作させる。
図４において、デジタル回路２０１は、入力端子２０２に入力された信号の電位を補正する補正手段２０４と、該補正手段２０４によって補正された入力信号によって動作が制御される回路素子２０５を有している。そして該回路素子２０５の動作に従って、出力端子２０３から信号が出力される。補正手段２０４は、インバータ回路により構成されている。
補正対象となる回路素子２０５を構成するトランジスタ４０１のソース端子は、低電位側電源Ｖｓｓ１と接続され、ドレイン端子は、出力端子２０３と接続されている。トランジスタ４０１のゲート端子は、補正手段２０４の出力端子と接続されている。補正手段２０４は、インバータ回路により、構成されている。該インバータを構成しているＰチャネル型トランジスタ４０３のソース端子は、高電位側入力電位ＶＨと等しい電位あるいは高電位側入力電位ＶＨと概ね等しい電位と接続されている。Ｐチャネル型トランジスタ４０３のゲート端子は、入力端子２０２と接続されており、ドレイン端子は、補正手段２０４の出力端子としてトランジスタ４０１のゲート端子に接続されている。該インバータを構成しているＮチャネル型トランジスタ４０２のソース端子は、低電位側電源Ｖｓｓ２と接続されている。Ｎチャネル型トランジスタ４０２のゲート端子は、入力端子２０２と接続されており、ドレイン端子は、補正手段２０４の出力端子としてトランジスタ４０１のゲート端子に接続されている。
次に、図４におけるデジタル回路２０１の動作について説明する。
まず、入力端子２０２に、高電位側入力電位ＶＨが入力された場合は、Ｐチャネル型トランジスタ４０３のゲート・ソース間電圧は、０Ｖあるいは概ね０Ｖである。Ｐチャネル型トランジスタ４０３のしきい値電圧が０Ｖ以下であるとすると、この場合、Ｐチャネル型トランジスタ４０３は、オフする。一方、Ｎチャネル型トランジスタ４０２のゲート・ソース間電圧には、（ＶＨ−Ｖｓｓ２）が加わる。通常は、Ｎチャネル型トランジスタ４０２のゲート・ソース間電圧 （ＶＨ−Ｖｓｓ２）がＮチャネル型トランジスタ４０２のしきい値電圧よりも大きいため、Ｎチャネル型トランジスタ４０２は、オンする。その結果、トランジスタ４０１のゲートには、低電位側電源Ｖｓｓ２が加えられる。この場合、トランジスタ４０１のゲート・ソース間電圧（Ｖｓｓ２−Ｖｓｓ１）が、トランジスタ４０１のしきい値電圧よりも小さければ、トランジスタ４０１は、オフする。すなわち、入力端子２０２に、高電位側入力電位ＶＨが入力された場合は、トランジスタ４０１はオフする。
次に、入力端子２０２に、低電位側入力電位ＶＬが入力された場合は、Ｐチャネル型トランジスタ４０３のゲート・ソース間電圧は、（ＶＬ−ＶＨ）である。したがって、通常は、（ＶＬ−ＶＨ）は、Ｐチャネル型トランジスタ４０３のしきい値電圧よりも小さいため、Ｐチャネル型トランジスタ４０３は、オンする。一方、Ｎチャネル型トランジスタ４０２のゲート・ソース間電圧は、（ＶＬ−Ｖｓｓ２）である。（ＶＬ−Ｖｓｓ２）が、Ｎチャネル型トランジスタ４０２のしきい値電圧よりも小さい場合は、Ｎチャネル型トランジスタ４０２は、オフする。したがって、トランジスタ４０１のゲート端子には、ＶＨが加えられ、トランジスタ４０１は、オンする。すなわち、入力端子２０２に、低電位側入力電位ＶＬが入力された場合は、トランジスタ４０１はオンし、低電位側電源Ｖｓｓ１を出力する。
ただし、Ｎチャネル型トランジスタ４０２のゲート・ソース間電圧（ＶＬ−Ｖｓｓ２）が、Ｎチャネル型トランジスタ４０２のしきい値電圧よりも大きい場合は、Ｎチャネル型トランジスタ４０２は、オンする。この場合、Ｐチャネル型トランジスタ４０３もオンしているため、トランジスタ４０１のゲート端子に加えられる電位は、Ｎチャネル型トランジスタ４０２とＰチャネル型トランジスタ４０３のオン抵抗によって決まり、Ｖｓｓ２からＶＨまでの間の大きさを持つ電位になる。この場合は、トランジスタ４０１のゲート端子には、出来るだけ、オンしやすい電位を加えたい。したがって、Ｐチャネル型トランジスタ４０３のオン抵抗を小さくするようにする。その結果、トランジスタ４０１のゲート端子には、ＶＨに近い電位が加えられ、トランジスタ４０１は、オンする。
このように、入力端子２０２に、高電位側入力電位ＶＨが入力された場合は、トランジスタ４０１はオフする。逆に、低電位側入力電位ＶＬが入力された場合は、トランジスタ４０１はオンし、低電位側電源Ｖｓｓ１を出力する。つまり、トランジスタ４０１は、オフすべきときには、オフになり、オンすべきときには、オンする。したがって、正常に動作させることが出来る。
また、オフすべきときに、オフになるため、電流が漏れて、流れつづけることを防ぐことが出来る。したがって、消費電力を低減することができる。なお、補正手段２０４がインバータ回路により構成されているため、このトランジスタ４０１には、入力信号を反転させた信号が入力されることに注意する必要がある。
なお、Ｐチャネル型トランジスタ４０３のオン抵抗を、Ｎチャネル型トランジスタ４０２のオン抵抗よりも小さくするためには、Ｐチャネル型トランジスタ４０３の電流駆動能力を向上させればよい。したがって、Ｐチャネル型トランジスタ４０３のＷ／Ｌを、Ｎチャネル型トランジスタ４０２のＷ／Ｌよりも、非常に大きくすればよい。具体的には、Ｐチャネル型トランジスタ４０３のＷ／Ｌを、Ｎチャネル型トランジスタ４０２の場合よりも１０倍以上大きくすればよい。一般に、Ｐチャネル型トランジスタは、Ｎチャネル型トランジスタよりも移動度が小さい。つまり、電流駆動能力が小さい。したがって、Ｐチャネル型トランジスタ４０３のＷ／Ｌは、より大きくすることが望ましい。
このように、Ｐチャネル型トランジスタ４０３のＷ／Ｌを大きくしても、大きな副作用は生じない。例えば、入力端子２０２に、高電位側入力電位ＶＨが入力された場合、Ｎチャネル型トランジスタ４０２を、オンさせて、トランジスタ４０１のゲートに、低電位側電源Ｖｓｓ２が加えられるようにしている。このとき、Ｐチャネル型トランジスタ４０３がオフしていなければ、Ｐチャネル型トランジスタ４０３のオン抵抗が小さいため、トランジスタ４０１のゲートには、低電位側電源Ｖｓｓ２よりも高い電位が加わり、結果として、トランジスタ４０１がオフしなくなることが想定できる。しかしながら、入力端子２０２に、高電位側入力電位ＶＨが入力された場合、Ｐチャネル型トランジスタ４０３は、オフしている。したがって、Ｐチャネル型トランジスタ４０３のＷ／Ｌを大きくしても、大きな副作用は生じない。
なお、低電位側電源Ｖｓｓ１と低電位側電源Ｖｓｓ２とは、入力端子２０２に高電位側入力電位ＶＨが入力された場合にトランジスタ４０１がオフする条件、すなわちトランジスタ４０１のしきい値電圧よりもトランジスタ４０１のゲート・ソース間電圧（Ｖｓｓ２−Ｖｓｓ１）が小さいという条件を満たせば、同じ電位であってもよいし、異なっていてもよい。つまり、デジタル回路２０１が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、低電位側電源Ｖｓｓ１と低電位側電源Ｖｓｓ２とは、同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。また、同じ電位であれば、同じ配線に接続することが可能である。その結果、レイアウト面積を小さくすることが出来る。
なお、Ｐチャネル型トランジスタ４０３のソース端子の電位は、高電位側入力電位ＶＨは、同じ電位であってもよいし、異なっていてもよい。デジタル回路２０１が、正常な論理を出力するのであれば、または、後段に設けられたデジタル回路が誤動作しなければ、どのような状態であってもよい。通常は、Ｐチャネル型トランジスタ４０３のソース端子の電位は、高電位側入力電位ＶＨと同じ電位にすることが望ましい。同じ電位にすることにより、供給すべき電位の数を少なくすることができるため、電源回路の数を減らすことができる。
なお、図３、図４において、補正手段２０４は、インバータを用いて構成されていたが、これに限定されない。ＮＡＮＤ回路やＮＯＲ回路などのように、別の回路を用いて、補正手段２０４を構成してもよい。
また本発明の構成によって、入力信号の振幅が電源電圧の振幅よりも小さくても正常に動作できるため、別途昇圧回路を設けなくとも良く、コスト削減に貢献する。またＩＣからの信号を、ガラス基板上に形成したデジタル回路に入力信号として供給する場合、昇圧回路を用いずに直接デジタル回路に入力信号を供給することができる。
（実施の形態２）
本実施の形態では、デジタル回路の１つであるインバータに、本発明を適用した場合について説明する。ただし、正確には、インバータに本発明を適用すると、出力信号の論理が逆になる。デジタル回路の補正手段がインバータにより構成されているからである。つまり、入力信号を反転させた信号を、インバータに入力したときに、インバータから出力される信号が、出力信号となる。その結果、入力信号として、１（Ｈ信号）を入力すると、論理が反転せず、１（Ｈ信号）が出力される、という点に注意する必要がある。
図１に本実施の形態の、インバータを補正対象としたデジタル回路２０１の構成を示す。図１において、デジタル回路２０１は、入力端子２０２に入力された信号の電位を補正する補正手段２０４と、該補正手段２０４によって補正された入力信号によって動作が制御される回路素子２０５を有している。そして該回路素子２０５の動作に従って、出力端子２０３から信号が出力される。
補正対象となる回路素子２０５は、Ｐチャネル型トランジスタ３０１とＮチャネル型トランジスタ４０１とで構成されている。補正手段２０４は、Ｐチャネル型トランジスタ３０１に対応した部分と、Ｎチャネル型トランジスタ４０１に対応する部分とに分かれる。
補正手段２０４において、Ｐチャネル型トランジスタ３０１に対応した部分は、図３に示した補正手段２０４と同じ構成をしている。つまり、補正手段２０４は、インバータにより構成されている。該インバータは、Ｎチャネル型トランジスタ３０３とＰチャネル型トランジスタ３０２とで構成されている。図３では、Ｐチャネル型トランジスタ３０２のソース端子は、高電位側電源Ｖｄｄ２と接続されている。しかし、図１では、高電位側電源を１つにまとめている。よって、Ｐチャネル型トランジスタ３０２のソース端子と、Ｐチャネル型トランジスタ３０１のソース端子は、高電位側電源Ｖｄｄに接続されている。なお、図３と同様に、高電位側電源を別々にしてもよい。
補正手段２０４において、Ｎチャネル型トランジスタ４０１に対応した部分は、図４に示した補正手段２０４と同じ構成をしている。つまり、補正手段２０４は、インバータにより構成されている。該インバータは、Ｐチャネル型トランジスタ４０３とＮチャネル型トランジスタ４０２とで構成されている。図４では、Ｎチャネル型トランジスタ４０２のソース端子は、低電位側電源Ｖｓｓ２と接続されている。しかし、図１では、低電位側電源を１つにまとめている。よって、Ｎチャネル型トランジスタ４０２のソース端子と、Ｎチャネル型トランジスタ４０１のソース端子は、低電位側電源Ｖｓｓに接続されている。なお、図４と同様に、低電位側電源を別々にしてもよい。
このように、Ｎチャネル型トランジスタ４０１に対応した部分は、図４に示した補正手段２０４と同じ構成を用い、Ｐチャネル型トランジスタ３０１に対応した部分は、図３に示した補正手段２０４と同じ構成を用いればよい。
次に、図１に示したデジタル回路２０１の動作について説明する。なお、基本的な動作は、図３、図４と同様なので、詳しい説明は省略する。
まず、入力端子２０２に、０（Ｌ信号）が入力されたとする。そのときの電位は、低電位側入力電位ＶＬである。なお、低電位側入力電位ＶＬは、低電位側電源Ｖｓｓよりも高いとする。先ず、このときのＰチャネル型トランジスタ３０１の動作を説明する。入力端子２０２に低電位側入力電位ＶＬが入力されると、Ｐチャネル型トランジスタ３０２がオンし、Ｎチャネル型トランジスタ３０３がオフする。そのため、Ｐチャネル型トランジスタ３０１のゲート端子には、高電位側電源Ｖｄｄが入力される。よって、Ｐチャネル型トランジスタ３０１はオフする。
次に、Ｎチャネル型トランジスタ４０１の動作を説明する。入力端子２０２に低電位側入力電位ＶＬが入力されると、Ｐチャネル型トランジスタ４０３がオンし、Ｎチャネル型トランジスタ４０２がオフする。ただし、Ｎチャネル型トランジスタ４０２のゲート・ソース間電圧（ＶＬ−Ｖｓｓ）が、Ｎチャネル型トランジスタ４０２のしきい値電圧よりも大きい場合は、Ｎチャネル型トランジスタ４０２はオンする。この場合、Ｐチャネル型トランジスタ４０３もオンしているため、Ｎチャネル型トランジスタ４０１のゲート端子の電位は、Ｐチャネル型トランジスタ４０３とＮチャネル型トランジスタ４０２のオン抵抗によって決まり、高電位側入力電位ＶＨから低電位側電源Ｖｓｓまでの間の電位になる。このとき、Ｐチャネル型トランジスタ４０３のオン抵抗を小さくしておくと、Ｎチャネル型トランジスタ４０１のゲート端子には、高電位側入力電位ＶＨに近い電位が加えられる。したがって、Ｎチャネル型トランジスタ４０１は、オンする。
このように、入力端子２０２に、０（Ｌ信号）が入力されると、Ｐチャネル型トランジスタ３０１はオフし、Ｎチャネル型トランジスタ４０１はオンする。したがって、出力端子２０３の電位は、低電位側電源Ｖｓｓになる。つまり、０（Ｌ信号）が出力される。
次に、入力端子２０２に、１（Ｈ信号）が入力されたとする。そのときの電位は、高電位側入力電位ＶＨである。なお、高電位側入力電位ＶＨは、高電位側電源Ｖｄｄよりも低いとする。先ず、このときのＮチャネル型トランジスタ４０１の動作を説明する。入力端子２０２に高電位側入力電位ＶＨが入力されると、Ｎチャネル型トランジスタ４０２がオンし、Ｐチャネル型トランジスタ４０３がオフする。そのため、Ｎチャネル型トランジスタ４０１のゲート端子には、低電位側電源Ｖｓｓが入力される。よって、Ｎチャネル型トランジスタ４０１はオフする。
次に、Ｐチャネル型トランジスタ３０１の動作を説明する。入力端子２０２に高電位側入力電位ＶＨが入力されると、Ｎチャネル型トランジスタ３０３がオンし、Ｐチャネル型トランジスタ３０２がオフする。ただし、Ｐチャネル型トランジスタ３０２のゲート・ソース間電圧（ＶＨ−Ｖｄｄ）が、Ｐチャネル型トランジスタ３０２のしきい値電圧よりも小さい場合は、Ｐチャネル型トランジスタ３０２はオンする。この場合、Ｎチャネル型トランジスタ３０３もオンしているため、Ｐチャネル型トランジスタ３０１のゲート端子の電位は、Ｐチャネル型トランジスタ３０２とＮチャネル型トランジスタ３０３のオン抵抗によって決まり、高電位側電源Ｖｄｄから低電位側入力電位ＶＬまでの間の電位になる。このとき、Ｎチャネル型トランジスタ３０３のオン抵抗を小さくしておくと、Ｐチャネル型トランジスタ３０１のゲート端子には、低電位側入力電位ＶＬに近い電位が加えられる。したがって、Ｐチャネル型トランジスタ３０１は、オンする。
このように、入力端子２０２に、１（Ｈ信号）が入力されると、Ｐチャネル型トランジスタ３０１はオンし、Ｎチャネル型トランジスタ４０１はオフする。したがって、出力端子２０３の電位は、高電位側電源Ｖｄｄになる。つまり、１（Ｈ信号）が出力される。
以上のような構成にすることにより、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路２０１から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路２０１の出力端子２０３に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。
なお、図１のデジタル回路２０１では、入力信号と同じ論理値を持つ信号が出力される。したがって、信号の論理が反転していないことになる。よって、論理を反転させたい場合は、デジタル回路２０１の出力端子２０３に、通常のインバータ回路を接続すればよい。
なお図１では、ＣＭＯＳ型のインバータについて示したが、Ｐチャネル型トランジスタ３０１かＮチャネル型トランジスタ４０１のどちらかを、抵抗やダイオード接続のトランジスタなどで置き換えて、インバータを構成させてもよい。図５には、Ｐチャネル型トランジスタ３０１の代わりに、ダイオード接続のトランジスタを用いた場合の回路図を示す。図６には、Ｐチャネル型トランジスタ３０１の代わりに、抵抗素子を用いた場合の回路図を示す。図５および図６において、図１と同じ部分には同じ符号を用いている。符号の説明は図１と同じであるため省略する。図５および図６の場合も図１の場合と同様に動作する。なお、図５、６では、Ｐチャネル型トランジスタ３０１の代わりに、別の素子を用いたが、Ｎチャネル型トランジスタ４０１の代わりに、別の素子を用いてもよい。
なお、実施の形態１で説明したことは、本実施の形態にも適用することが可能である。
（実施の形態３）
本実施の形態では、デジタル回路の１つであるクロックドインバータに、本発明を適用した場合について説明する。
まず、クロックドインバータを構成するトランジスタのうち、信号を伝達するかどうかを制御するトランジスタの部分に、本発明を適用した場合の構成を、図７に示す。図７において、デジタル回路２０１は、入力端子２０２ａ、２０２ｂに入力された信号の電位を補正する補正手段２０４と、該補正手段２０４によって補正された入力信号によって動作が制御される回路素子２０５を有している。そして該回路素子２０５の動作に従って、出力端子２０３から信号が出力される。
補正対象となる回路素子２０５であるクロックドインバータは、トランジスタ３０１、４０１、７０２、７０３を用いて構成される。補正手段２０４は、トランジスタ３０２、３０３、４０２、４０３を用いて構成される。
トランジスタ３０１、４０１には、同期信号が入力される。つまり、入力端子７０１から入力される信号を、出力端子２０３に出力するかどうかを制御している。したがって、トランジスタ３０１とトランジスタ４０１とは、同時にオンし、同時にオフする。図７では、同期信号の信号振幅が、電源電圧の振幅よりも小さい場合について、示している。同期信号用の入力端子２０２ａ、２０２ｂに、電位がＶＨまたはＶＬの信号が入力される。すると、同期信号の信号振幅が電源電圧の振幅よりも小さくても、補正手段２０４によって、適切な信号がトランジスタ３０１、４０１に入力される。なお、詳しい動作の説明は、実施の形態１，２の場合と同様であるため、省略する。
なお、入力端子２０２ａと入力端子２０２ｂとには、互いに、反対の論理を持った信号が入力される。たとえば、入力端子２０２ａに１（Ｈ信号）として、電位ＶＨが入力されると、入力端子２０２ｂには、０（Ｌ信号）として、電位ＶＬが入力される。
トランジスタ７０２、７０３には、入力端子７０１より、データ信号が入力される。このデータ信号の振幅は、電源電圧の振幅と同じであるとする。すると、トランジスタ３０１、４０１のオンオフに同期して、出力端子２０３に、信号が出力される。
なお、トランジスタ４０１は、トランジスタ７０３と低電位側電源Ｖｓｓの間に配置されているが、これに限定されない。トランジスタ７０３が、トランジスタ４０１と低電位側電源Ｖｓｓの間に配置されていてもよい。
同様に、トランジスタ３０１は、トランジスタ７０２と高電位側電源Ｖｄｄの間に配置されているが、これに限定されない。トランジスタ７０２が、トランジスタ３０１と高電位側電源Ｖｄｄの間に配置されていてもよい。
なお、同期信号用の入力端子２０２ａ、２０２ｂから入力される信号は、補正手段２０４によって、論理が反転する。その結果、トランジスタ３０１、４０１のオンオフも逆になることに注意する必要がある。
次に、クロックドインバータを構成するトランジスタのうち、データ信号を入力する部分のトランジスタに、本発明を適用した場合の構成を、図８に示す。図８において、デジタル回路２０１は、入力端子２０２に入力された信号の電位を補正する補正手段２０４と、該補正手段２０４によって補正された入力信号によって動作が制御される回路素子２０５を有している。そして該回路素子２０５の動作に従って、出力端子２０３から信号が出力される。
補正対象となる回路素子２０５であるクロックドインバータは、トランジスタ３０１、４０１、８０２、８０４を用いて構成される。補正手段２０４は、トランジスタ３０２、３０３、４０２、４０３を用いて構成される。
トランジスタ８０２、８０４には、同期信号用の入力端子８０１、８０３から、同期信号が入力される。同期信号の信号振幅は、電源電圧の振幅と同じであるとする。なお、トランジスタ８０２とトランジスタ８０４とは、同時にオンし、同時にオフする。これにより、入力端子２０２から入力される信号を、出力端子２０３に出力するかどうかを制御している。よって、トランジスタ８０２とトランジスタ８０４とは、導電型が反対なので、同期信号も、論理が逆になる。
一方、トランジスタ３０１、４０１には、入力端子２０２より、データ信号が入力される。図８では、データ信号の信号振幅が、電源電圧の振幅よりも小さい場合について、示している。データ信号用の入力端子２０２に、電位がＶＨまたはＶＬの信号が入力される。すると、データ信号の信号振幅が電源電圧の振幅よりも小さくても、補正手段２０４によって、適切な信号がトランジスタ３０１、４０１に入力される。なお、詳しい動作の説明は、実施の形態１，２の場合と同様であるため、省略する。
なお、トランジスタ８０４は、トランジスタ４０１と低電位側電源Ｖｓｓの間に配置されているが、これに限定されない。トランジスタ４０１が、トランジスタ８０４と低電位側電源Ｖｓｓの間に配置されていてもよい。
同様に、トランジスタ８０２は、トランジスタ３０１と高電位側電源Ｖｄｄの間に配置されているが、これに限定されない。トランジスタ３０１が、トランジスタ８０２と高電位側電源Ｖｄｄの間に配置されていてもよい。
なお、データ信号用の入力端子２０２から入力される信号は、補正手段２０４によって、論理が反転する。その結果、出力端子２０３からは、入力端子２０２から入力される信号と同じ論理を持った信号が出力されることに注意する必要がある。
なお、図７では、同期を制御する部分に補正手段２０４を適用し、図８では、データを制御する部分に補正手段２０４を適用したが、これに限定されない。両方の部分に補正手段２０４を適用してもよい。
このように、Ｎチャネル型トランジスタ４０１に対応した部分は、図４に示した補正手段２０４と同じ構成を用い、Ｐチャネル型トランジスタ３０１に対応した部分は、図３に示した補正手段２０４と同じ構成を用いればよい。
以上のような構成にすることにより、データ信号や同期信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路２０１から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路２０１の出力端子２０３に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。
なお、実施の形態１、２で説明したことは、本実施の形態にも適用することが可能である。
（実施の形態４）
本実施の形態では、デジタル回路の１つであるＮＡＮＤ回路に、本発明を適用した場合について説明する。ただし、正確には、ＮＡＮＤ回路に本発明を適用すると、出力信号の論理は、通常のＮＡＮＤ回路の場合とは異なる。より正確には、ＯＲ回路と同じになる。つまり、入力信号を反転させた信号を、ＮＡＮＤ回路に入力したときに、ＮＡＮＤ回路から出力される信号が、出力信号となる。
図９に、ＮＡＮＤ回路に本発明を適用した場合の回路図を示す。補正手段２０４は、トランジスタ３０２ａ、３０３ａ、３０２ｂ、３０３ｂ、４０２ａ、４０３ａ、４０２ｂ、４０３ｂを用いて、構成される。
図９に示すように、Ｎチャネル型トランジスタに対応した部分は、図４に示した補正手段２０４と同じ構成を用い、Ｐチャネル型トランジスタに対応した部分は、図３に示した補正手段２０４と同じ構成を用いればよい。
入力端子２０２ａ、２０２ｂから入力される信号は、補正手段２０４を用いることにより、適切な電位の信号となって、各トランジスタに入力される。なお、詳しい動作の説明は、実施の形態１，２の場合と同様であるため、省略する。
以上のような構成にすることにより、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路２０１から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路２０１の出力端子２０３に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。
なお、実施の形態１、２で説明したことは、本実施の形態にも適用することが可能である。
（実施の形態５）
本実施の形態では、デジタル回路の１つであるＮＯＲ回路に、本発明を適用した場合について説明する。ただし、正確には、ＮＯＲ回路に本発明を適用すると、出力信号の論理は、通常のＮＯＲ回路の場合とは異なる。より正確には、ＡＮＤ回路と同じになる。つまり、入力信号を反転させた信号を、ＮＯＲ回路に入力したときに、ＮＯＲ回路から出力される信号が、出力信号となる。
図１０に、ＮＯＲ回路に本発明を適用した場合の回路図を示す。補正手段２０４は、トランジスタ３０２ａ、３０３ａ、３０２ｂ、３０３ｂ、４０２ａ、４０３ａ、４０２ｂ、４０３ｂを用いて、構成される。
図１０に示すように、Ｎチャネル型トランジスタに対応した部分は、図４に示した補正手段２０４と同じ構成を用い、Ｐチャネル型トランジスタに対応した部分は、図３に示した補正手段２０４と同じ構成を用いればよい。
入力端子２０２ａ、２０２ｂから入力される信号は、補正手段２０４を用いることにより、適切な電位の信号となって、各トランジスタに入力される。なお、詳しい動作の説明は、実施の形態１，２の場合と同様であるため、省略する。
以上のような構成にすることにより、入力信号の振幅が、電源電圧の振幅よりも小さくても、正常に動作させることができる。そして、デジタル回路２０１から出力される信号の振幅は、電源電圧の振幅と、ほぼ等しい。したがって、デジタル回路２０１の出力端子２０３に、別のデジタル回路を接続した場合、その回路には、電源電圧の振幅とほぼ等しい信号が入力されるため、正常に動作することになる。
なお、実施の形態１、２で説明したことは、本実施の形態にも適用することが可能である。
本実施例では、表示装置、および、信号線駆動回路などの構成とその動作について、説明する。信号線駆動回路の一部や、ゲート線駆動回路の一部に、本発明の回路を適用することができる。
表示装置の例を図１１に示す。表示装置は、図１１に示すように、画素部１１０１、ゲート線駆動回路１１０２、信号線駆動回路１１１０を有している。ゲート線駆動回路１１０２は、画素部１１０１に選択信号を順次出力する。信号線駆動回路１１１０は、画素部１１０１にビデオ信号を順次出力する。画素部１１０１では、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路１１１０から画素部１１０１へ入力するビデオ信号は、電圧であることが多い。つまり、画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路１１１０から入力されるビデオ信号（電圧）によって、状態を変化させるものであることが多い。まれに、画素部１１０１へ入力するビデオ信号が、電流である場合もある。画素に配置する表示素子の例としては、液晶ディスプレイ（ＬＣＤ）や有機ＥＬ（エレクトロルミネッセンス）ディスプレイやＦＥＤ（フィールドエミッションディスプレイ）などに用いる表示素子があげられる。
なお、ゲート線駆動回路１１０２や信号線駆動回路１１１０は、複数配置されていてもよい。
信号線駆動回路１１１０は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジスタ１１０３、第１ラッチ回路（ＬＡＴ１）１１０４、第２ラッチ回路（ＬＡＴ２）１１０５、デジタル・アナログ変換回路１１０６などに分けられる。
そこで、信号線駆動回路１１１０の動作を簡単に説明する。シフトレジスタ１１０３は、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ）１１１２、スタートパルス（ＳＰ） １１１３、クロック反転信号（Ｓ−ＣＬＫｂ） １１１１が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ１１０３より出力されたサンプリングパルスは、第１ラッチ回路１１０４に入力される。第１ラッチ回路１１０４には、ビデオ信号線１１０８より、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路１１０６を配置している場合は、ビデオ信号はデジタル値である。
第１ラッチ回路１１０４において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線１１０９よりラッチパルス（Ｌａｔｃｈ Ｐｕｌｓｅ）が入力され、第１ラッチ回路１１０４に保持されていたビデオ信号は、一斉に第２ラッチ回路１１０５に転送される。その後、第２ラッチ回路１１０５に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ変換回路１１０６へと入力される。そして、デジタル・アナログ変換回路１１０６から出力される信号は、画素部１１０１へ信号が入力される。
第２ラッチ回路１１０５に保持されたビデオ信号が、さまざまな回路を経由して、画素部１１０１に入力されている間、シフトレジスタ１１０３においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、第１ラッチ回路１１０４や第２ラッチ回路１１０５が、アナログ値を保存できる回路である場合は、デジタル・アナログ変換回路１１０６は省略しても良い。また、画素部１１０１に出力するデータが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路１１０６は省略しても良い。また、信号線駆動回路１１１０には、レベルシフト回路やガンマ補正回路や電圧電流変換回路、増幅回路などが内蔵されている場合もある。このように、信号線駆動回路１１１０の構成は、図１１に限定されず、様々なものがある。
一方、ゲート線駆動回路１１０２は、画素部１１０１に選択信号を順次出力するだけである場合が多いので、信号線駆動回路１１１０のシフトレジスタ１１０３と同様な構成をもつシフトレジスタやレベルシフト回路、増幅回路などにより、構成されることが多い．ただし、ゲート線駆動回路１１０２の構成は、これに限定されず、様々なものがある。
本発明は、信号線駆動回路１１１０やゲート線駆動回路１１０２などにおけるシフトレジスタや、信号線駆動回路１１１０の第１ラッチ回路（ＬＡＴ１）１１０４などに適用できる。
図１２に、シフトレジスタの一部を示す。インバータやクロックドインバータ１２０１、１２０２、１２０３、１２０４、により、構成されている。そして、クロック信号（Ｓ−ＣＬＫ）１１１２、クロック反転信号（Ｓ−ＣＬＫｂ）１１１１に同期して、シフトレジスタが動作する。ここで、クロック信号（Ｓ−ＣＬＫ）１１１２、クロック反転信号（Ｓ−ＣＬＫｂ） １１１１の信号の振幅が、電源電圧の振幅よりも小さいとする。このような場合、電源電圧の振幅よりも小さい信号が入力される部分に、本発明を適用することが出来る。つまり、クロックドインバータ１２０１、１２０２、１２０３、１２０４に、図７に示したようなクロックドインバータを用いることが出来る。図７における同期信号用の入力端子２０２ａ、２０２ｂに、クロック信号（Ｓ−ＣＬＫ）１１１２やクロック反転信号（Ｓ−ＣＬＫｂ） １１１１を入力すればよい。
次に、第１ラッチ回路（ＬＡＴ１）１１０４の一部を、図１３に示す。インバータやクロックドインバータ１３００１、１３００２により、構成されている。そして、配線１３００３には、シフトレジスタ１１０３から出力されるサンプリングパルスが入力される。また、ビデオ信号線１１０８より、ビデオ信号が入力される。よって、サンプリングパルスに同期して、ビデオ信号が第１ラッチ回路（ＬＡＴ１）１１０４に保存される。ここで、ビデオ信号の振幅が、電源電圧の振幅よりも小さいとする。このような場合、電源電圧の振幅よりも小さい信号が入力される部分に、本発明を適用することが出来る。つまり、クロックドインバータ１３００１に、図８に示したようなクロックドインバータを用いることが出来る。クロックドインバータ１３００２には、電源電圧の振幅よりも小さい信号が入力される部分が存在しないため、通常の回路構成でよい。よって、図８における同期信号用の入力端子８０１、８０３に、サンプリングパルスを入力し、図８におけるデータ信号用の入力端子２０２に、ビデオ信号線１１０８からビデオ信号を入力すればよい。
なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図１１で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図１１における回路の一部が、ある基板に形成されており、図１１における回路の別の一部が、別の基板に形成されていてもよい。つまり、図１１における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図１１において、画素部１１０１とゲート線駆動回路１１０２とは、ガラス基板上にＴＦＴを用いて形成し、信号線駆動回路１１１０（もしくはその一部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。
本実施例では、本発明を適用したインバータのレイアウト図について説明する。対応する回路図は、図１に示す。
図１４には、図１に示したインバータを補正対象としたデジタル回路のレイアウト図を示す。多結晶シリコンなどによる半導体層１４０１の上の層にゲート絶縁膜の層があり、その上の層にゲート配線（第１配線）１４０２がある部分がトランジスタである。ゲート配線（第１配線）１４０２の上の層には、層間絶縁膜があり、その上には第２配線１４０４がある。第２配線１４０４と半導体層１４０１や、第２配線１４０４とゲート配線（第１配線）１４０２は、コンタクト１４０３を開口することにより、接続している。
図１４において、図１に対応する部分には同じ符号を用いている。符号の説明は図１と同じであるため省略する。補正対象となる回路素子は、Ｐチャネル型トランジスタ３０１とＮチャネル型トランジスタ４０１とで構成されている。補正手段は、Ｐチャネル型トランジスタ３０１に対応した部分と、Ｎチャネル型トランジスタに対応する部分とに分かれる。Ｐチャネル型トランジスタ３０１に対応した部分は、Ｎチャネル型トランジスタ３０３とＰチャネル型トランジスタ３０２とで構成されている。また、Ｎチャネル型トランジスタ４０１に対応した部分は、Ｐチャネル型トランジスタ４０３とＮチャネル型トランジスタ４０２とで構成されている。
図１４のようなレイアウト図を使って、公知の技術を用いれば、本発明の半導体装置を実現することが出来る。
なお、図１４では、トランジスタ４０３とトランジスタ３０３のゲート幅Ｗを大きくしている。これにより、トランジスタ４０３とトランジスタ３０３の電流駆動能力を高め、オン抵抗を小さくしている。
なお、本実例は、実施の形態１〜５、実施例１と任意に組み合わせることが可能である。
本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１５に示す。
図１５（Ａ）は発光装置であり、筐体１３００１、支持台１３００２、表示部１３００３、スピーカー部１３００４、ビデオ入力端子１３００５等を含む。本発明は表示部１３００３を構成する電気回路に用いることができる。また本発明により、図１５（Ａ）に示す発光装置が完成される。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図１５（Ｂ）はデジタルスチルカメラであり、本体１３１０１、表示部１３１０２、受像部１３１０３、操作キー１３１０４、外部接続ポート１３１０５、シャッター１３１０６等を含む。本発明は、表示部１３１０２を構成する電気回路に用いることができる。また本発明により、図１５（Ｂ）に示すデジタルスチルカメラが完成される。
図１５（Ｃ）はノート型パーソナルコンピュータであり、本体１３２０１、筐体１３２０２、表示部１３２０３、キーボード１３２０４、外部接続ポート１３２０５、ポインティングマウス１３２０６等を含む。本発明は、表示部１３２０３を構成する電気回路に用いることができる。また本発明により、図１５（Ｃ）に示すノート型パーソナルコンピュータが完成される。
図１５（Ｄ）はモバイルコンピュータであり、本体１３３０１、表示部１３３０２、スイッチ１３３０３、操作キー１３３０４、赤外線ポート１３３０５等を含む。本発明は、表示部１３３０２を構成する電気回路に用いることができる。また本発明により、図１５（Ｄ）に示すモバイルコンピュータが完成される。
図１５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体１３４０１、筐体１３４０２、表示部Ａ１３４０３、表示部Ｂ１３４０４、記録媒体（ＤＶＤ等）読み込み部１３４０５、操作キー１３４０６、スピーカー部１３４０７等を含む。表示部Ａ１３４０３は主として画像情報を表示し、表示部Ｂ１３４０４は主として文字情報を表示するが、本発明は、表示部Ａ、Ｂ１３４０３、１３４０４を構成する電気回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、図１５（Ｅ）に示すＤＶＤ再生装置が完成される。
図１５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体１３５０１、表示部１３５０２、アーム部１３５０３を含む。本発明は、表示部１３５０２を構成する電気回路に用いることができる。また本発明により、図１５（Ｆ）に示すゴーグル型ディスプレイが完成される。
図１５（Ｇ）はビデオカメラであり、本体１３６０１、表示部１３６０２、筐体１３６０３、外部接続ポート１３６０４、リモコン受信部１３６０５、受像部１３６０６、バッテリー１３６０７、音声入力部１３６０８、操作キー１３６０９等を含む。本発明は、表示部１３６０２を構成する電気回路に用いることができる。また本発明により、図１５（Ｇ）に示すビデオカメラが完成される。
図１５（Ｈ）は携帯電話であり、本体１３７０１、筐体１３７０２、表示部１３７０３、音声入力部１３７０４、音声出力部１３７０５、操作キー１３７０６、外部接続ポート１３７０７、アンテナ１３７０８等を含む。本発明は、表示部１３７０３を構成する電気回路に用いることができる。なお、表示部１３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図１５（Ｈ）に示す携帯電話が完成される。
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態１〜５、実施例１〜２に示したいずれの構成の半導体装置を用いても良い。
図１は、本発明をインバータに適用した場合の回路構成を示す図である。 図２は、本発明のデジタル回路の構成を示す図である。 図３は、本発明のデジタル回路の構成を示す図である。 図４は、本発明のデジタル回路の構成を示す図である。 図５は、本発明をインバータに適用した場合の回路構成を示す図である。 図６は、本発明をインバータに適用した場合の回路構成を示す図である。 図７は、本発明をクロックドインバータに適用した場合の回路構成を示す図である。 図８は、本発明をクロックドインバータに適用した場合の回路構成を示す図である。 図９は、本発明をＮＡＮＤ回路に適用した場合の回路構成を示す図である。 図１０は、本発明をＮＯＲ回路に適用した場合の回路構成を示す図である。 図１１は、本発明の表示装置の構成を示す図である。 図１２は、本発明のシフトレジスタの構成を示す図である。 図１３は、本発明の第１ラッチ回路の構成を示す図である。 図１４は、本発明をインバータに適用した場合の回路のレイアウトを示す図である。 図１５は、本発明が適用される電子機器の図である。 図１６は、一般的なインバータの構成と入力信号の電位が所望の高さにないときにインバータが誤作動する様子を示す図である。

Claims (7)

  1. 第１乃至第６のトランジスタを有する半導体装置であって、
    前記第１乃至第４のトランジスタのゲート端子はそれぞれ、電気的に接続され、
    前記第１のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と電気的に接続され、
    前記第３のトランジスタのドレイン端子は、前記第４のトランジスタのドレイン端子と電気的に接続され、
    前記第５のトランジスタのゲート端子は、前記第１のトランジスタのドレイン端子と電気的に接続され、
    前記第６のトランジスタのゲート端子は、前記第３のトランジスタのドレイン端子と電気的に接続され、
    前記第５のトランジスタのドレイン端子は、前記第６のトランジスタのドレイン端子と電気的に接続され、
    前記第１のトランジスタ、前記第３のトランジスタおよび前記第５のトランジスタはＰチャネル型のトランジスタであり、
    前記第２のトランジスタ、前記第４のトランジスタおよび前記第６のトランジスタはＮチャネル型のトランジスタであり、
    前記第１乃至第４のトランジスタのゲート端子には、第１の信号電位または第２の信号電位が供給され、
    前記第１のトランジスタのソース端子および前記第５のトランジスタのソース端子は、第１の電源電位を供給する第１の電源と電気的に接続され、
    前記第２のトランジスタのソース端子には、前記第１の信号電位と同じ電位が供給され、
    前記第３のトランジスタのソース端子には、前記第２の信号電位と同じ電位が供給され、
    前記第４のトランジスタのソース端子および前記第６のトランジスタのソース端子は、第２の電源電位を供給する第２の電源と電気的に接続され、
    前記第２の信号電位は、前記第１の信号電位より高く、
    前記第１の信号電位は、前記第２の電源電位より高く、
    前記第２の信号電位は、前記第１の電源電位より低いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    さらに第７のトランジスタおよび第８のトランジスタを有し、
    前記第７のトランジスタのゲート端子と前記第８のトランジスタのゲート端子は電気的に接続され、
    前記第７のトランジスタは、前記第５のトランジスタのソース端子と前記第１の電源との間、又は前記第５のトランジスタのドレイン端子と前記第８のトランジスタのドレイン端子との間に、電気的に接続され、
    前記第８のトランジスタは、前記第６のトランジスタのソース端子と前記第２の電源との間、又は前記第６のトランジスタのドレイン端子と前記第７のドレイン端子とのドレイン端子との間に、電気的に接続され、
    前記第７のトランジスタはＰチャネル型のトランジスタであり、
    前記第８のトランジスタはＮチャネル型のトランジスタであり、
    前記第７のトランジスタおよび前記第８のトランジスタのゲート端子には、前記第１の電源電位または前記第２の電源電位と同じ電位が供給されることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    さらに第７のトランジスタおよび第８のトランジスタを有し、
    前記第７のトランジスタは、前記第５のトランジスタのソース端子と前記第１の電源との間、又は前記第５のトランジスタのドレイン端子と前記第８のトランジスタのドレイン端子との間に、電気的に接続され、
    前記第８のトランジスタは、前記第６のトランジスタのソース端子と前記第２の電源との間、又は前記第６のトランジスタのドレイン端子と前記第７のドレイン端子とのドレイン端子との間に、電気的に接続され、
    前記第７のトランジスタはＰチャネル型のトランジスタであり、
    前記第８のトランジスタはＮチャネル型のトランジスタであり、
    前記第７のトランジスタおよび前記第８のトランジスタのゲート端子には、前記第１の電源電位または前記第２の電源電位と同じ電位が供給されることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置を具備することを特徴とするＮＡＮＤ回路。
  5. 請求項１に記載の半導体装置を具備することを特徴とするＮＯＲ回路。
  6. 請求項１乃至請求項５のいずれか１項に記載の半導体装置を具備することを特徴とする表示装置。
  7. 請求項６に記載の表示装置を具備することを特徴とする電子機器。
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