JP4430130B2 - 半導体装置 - Google Patents
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Description
する。特に、逆スタガ構造の薄膜トランジスタ(以下、TFTと略記する)の構成に関す
る。
イッチング素子としてTFTが利用されている。現在では非晶質珪素膜(アモルファスシ
リコン膜)を活性層として利用したTFTで回路構成を行う製品が市場を占めている。特
に、TFT構造としては製造工程の簡単な逆スタガ構造が多く採用されている。
度)は厳しくなる傾向にある。そのため、非晶質珪素膜を用いたTFTの動作速度では十
分な性能を有する素子を得ることが困難となった。
脚光を浴び、多結晶珪素膜を活性層とするTFTの開発が著しい勢いで進んできている。
現在では、その一部で製品化も行われている。
表がなされている。例えば、「Fabrication of Low-Temperature Bottom-Gate Poly-Si T
FTs on Large-Area Substrate by Linear-Beam Excimer Laser Crystallization and Ion
Doping Method:H.Hayashi et.al.,IEDM95,PP829-832,1995」などの報告がある。
いるが、この様な構造の逆スタガ構造(いわゆるチャネルストップ型)では様々な問題も
抱えている。
合部において衝突電離(Impact Ionization )が発生し、ホットキャリア注入などの劣化
現象が顕著に現れてしまう。そのため、大きなLDD領域(Light Doped Drain region)
を形成する必要性が生じる。
領域の長さの制御が非常に微妙であり、特に長さ制御が問題となる。現状ではマスクパタ
ーンによってLDD領域の長さを規定する方式が採られているが、微細化が進めば僅かな
パターニング誤差が大きなTFT特性の差を生む。
。さらに、ゲイト電極のテーパー角度等のバラツキもLDD領域の効果のバラツキを招く
要因となりうる。
製造工程の増加、スループットの低下を招く。上記報告書に記載された逆スタガ構造では
最低でもマスク6枚(ソース/ドレイン電極形成まで)が必要であると予想される。
平面内でLDD領域を形成しなくてはならず、再現性のあるLDD領域を形成することは
非常に困難である。
性の高い半導体装置を作製する技術を提供することを課題とする。
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向かって少なくとも第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有することを特徴とする。
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有し、
前記第1の導電層から前記第2の導電層にかけて当該第1及び第2の導電層を構成する
不純物の濃度プロファイルが連続的に変化していることを特徴とする。
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有し、
前記第2の導電層は 5×1017〜 1×1019atoms/cm3 の範囲内で連続的に変化する不純物
によって形成されていることを特徴とする。
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第2の導電層との間には、膜厚の異なる二つのオフセット
領域が存在することを特徴とする。
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第2の導電層との間には、前記チャネル形成領域よりも膜
厚の厚いオフセット領域が存在することを特徴とする。
絶縁表面を有する基板上に形成されたゲイト電極と、
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域と、
前記ソース領域及びドレイン領域上のそれぞれに形成されたソース電極及びドレイン電
極と、
を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有し、
前記ソース電極及び/又はドレイン電極は前記ゲイト電極に、前記チャネル形成領域上
でオーバーラップしていることを特徴とする。
結晶構造を有する半導体層で構成されたソース領域、ドレイン領域及びチャネル形成領
域を有するボトムゲイト型の半導体装置であって、
前記半導体層は溶融結晶化膜に特有の粒界分布を示し、
前記ソース領域及びドレイン領域は、少なくともゲイト絶縁膜に向かって第1の導電層
、当該第1の導電層よりも高抵抗な第2の導電層及び前記チャネル形成領域と同一導電型
の半導体層からなる積層構造を有し、
前記チャネル形成領域と前記第1の導電層との間には、膜厚の異なる二つのオフセット
領域と前記第2の導電層からなるHRD構造が存在することを特徴とする。
導電型かつ同一膜厚の半導体層からなる膜面方向のオフセットであり、他方は前記チャネ
ルと同一導電型かつ前記チャネル形成領域よりも膜厚の厚い半導体層からなる膜厚方向の
オフセットであることを特徴とする。
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程
と、
前記非晶質半導体膜に対してレーザー光またはそれと同等の強度を持つ強光を照射する
ことにより結晶化し、結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対してイオン注入法またはイオンドーピング法により
13族及び/又は15族から選ばれた不純物を添加して、当該不純物を含む第1及び第2
の導電層を形成する工程と、
レーザー光またはそれと同等の強度を持つ強光を照射することにより前記不純物を活性
化させる工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッ
チングすることでチャネル形成領域を形成する工程と、
を有し、
前記不純物の濃度プロファイルでもって前記第1及び第2の導電層の厚さを制御するこ
とを特徴とする。
絶縁表面を有する基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜を形成する工程
と、
前記非晶質半導体膜に対してレーザー光またはそれと同等の強度を持つ強光を照射する
ことにより結晶化し、結晶構造を有する半導体膜を得る工程と、
前記結晶構造を有する半導体膜に対してイオン注入法またはイオンドーピング法により
13族及び/又は15族から選ばれた不純物を添加して、当該不純物を含む第1及び第2
の導電層を形成する工程と、
レーザー光またはそれと同等の強度を持つ強光を照射することにより前記不純物を活性
化させる工程と、
前記導電層上にソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして前記結晶構造を有する半導体膜をエッ
チングすることでチャネル形成領域を形成する工程と、
前記ソース電極及びドレイン電極をマスクとしてしきい値電圧制御用の不純物を添加す
る工程と、
を有し、
前記不純物の濃度プロファイルでもって前記第1及び第2の導電層の厚さを制御するこ
とを特徴とする。
半導体装置を作製することができる。
層(LDD領域、マスクオフセット領域、厚さオフセット領域等)が形成できるので、信
頼性が高く且つ再現性の高い半導体装置を実現することが可能である。
細な説明を行うこととする。
本願発明の半導体装置の作製方法を説明する。
縁膜でなる下地膜102を形成する。その上に導電性膜でなるゲイト電極(第1配線)1
03を形成する。
は 200〜500 nm(代表的には 250〜300 nm)とする。本実施例では 250nm厚のアルミニウ
ム膜(2wt% のスカンジウムを含有)を用いて線幅3μmのゲイト電極を形成する。
タン、クロム、モリブデン、導電性シリコン、金属シリサイドまたはそれらの積層膜等を
用いることができる。ここで1回目のパターニング工程(ゲイト電極形成)が行われる。
104を50〜200 nm(典型的には 100〜150 nm)形成する。本実施例では3%の酒石酸を
含むエチレングリコール溶液(アンモニアで中性に中和する)中で印加電圧80V、化成電
流5〜6mAの条件で形成する。こうして100 nm程度の厚さに形成することができる。
)、SiOx Ny で示される酸化窒化珪素膜又は酸化珪素膜(膜厚は 150〜300 nm、代表
的には200 nm)106からなるゲイト絶縁層を形成する。
絶縁層として酸化珪素膜を用いることもできる。
する。本実施例では非晶質珪素膜を例とするが他の化合物半導体膜(ゲルマニウムを含有
する非晶質珪素膜等)を用いても良い。
7の膜厚は厚く形成しておく。膜厚範囲は 100〜600 nm(典型的には 200〜300 nm、好ま
しくは250 nm)とする。本実施例では200 nmとする。また、後述するが、最適な膜厚は本
願発明のTFTにどの様なオフセット領域、LDD領域を設けるかによって適宜決定する
必要がある。
に炭素、酸素、窒素といった不純物の濃度を徹底的に管理することが望ましい。これらの
不純物が多いと後に結晶性半導体膜の結晶性の均一性を崩す恐れがある。
1018atoms/cm3 未満(代表的には 5×1017atoms/cm3 以下)、酸素が 1.5×1019atoms/cm
3 未満(代表的には 1×1018atoms/cm3 以下)となる様に制御する。この様な管理を行っ
ておけば最終的にTFTのチャネル形成領域中に含まれる不純物濃度は上記範囲内に収ま
る。
照射により非晶質珪素膜107の結晶化を行う。(図1(B))
(193 nm)等を用いたパルス発振型エキシマレーザーを用いれば良い。また、Nd:YA
Gレーザーの高調波など他のあらゆるレーザー光を用いることができる。
いレーザー光を用いた方が全体を均一に結晶化しやすい。また、レーザー光を照射する際
に、基板を50〜500 ℃程度の範囲で補助的に加熱する方法も有効である。また、レーザー
光の波長周期を鑑みて光吸収効率が高まる様な膜厚に調節しておくことも有効である。
した後、基板の一端から他端に向かって走査することで非晶質珪素膜全面に対してレーザ
ーアニールを行う。
J/cm2 とし、基板を裏面側から400 ℃に加熱して処理する。こうして、結晶性半導体膜(
本実施例では結晶性珪素膜)108を得る。
ば非晶質珪素膜の温度を集中的に上げることが可能である。そのため、ガラス基板の耐熱
温度(650 ℃付近)以上の温度で非晶質珪素膜を加熱することが可能である。
は溶融結晶化膜と呼ぶ)はレーザー結晶化に特有の粒界分布(結晶粒界の存在分布)を有
する。セコエッチングと呼ばれる公知の技術によって粒界を顕著化して観察すると、結晶
粒と粒界とが明確に判別でき、数十〜数百nmの粒径を持つ結晶粒の集合体であることが判
る。
示す。なぜならばレーザー光(またはそれと同等の強度を持つ強光)。を用いた結晶化で
は一旦半導体層が溶融するが、他の手段は基本的に固相成長であり、結晶化機構が異なる
からである。
ン注入法(質量分離あり)またはイオンドーピング法(質量分離なし)により添加する。
本実施例では結晶性珪素膜108の表面から深さ30〜100nm (代表的には30〜50nm)の範
囲において、リン濃度が 1×1019〜 1×1021atoms/cm3 (代表的には 1×1020atoms/cm3
)となる様に調節する。
第1の導電層)と呼ぶ。この層の厚さは30〜100nm (代表的には30〜50nm)の範囲で決定
する。この場合、n+ 層109は後にソース/ドレイン電極の一部として機能する。本実
施例では30nm厚のn+ 層を形成する。
第2の導電層)と呼ぶ。この場合、n- 層110はn+ 層109よりも高抵抗となり、後
に電界緩和のためのLDD領域として機能する。本実施例では30nm厚のn- 層を形成する
。(図1(C))
この事について図4を用いて説明する。なお、図4に示す濃度プロファイルは加速電圧を
80keV 、RF電力を20Wとしてイオンドーピング法によりフォスフィン(PH3 )を添
加した場合の例である。
示している。この濃度プロファイルはRF電力、添加イオン種、加速電圧等の設定条件に
よって決定される。
結晶性珪素膜401の深くにいく程(ゲイト絶縁膜に向かうほど)、リン濃度は低下する
。この時、リン濃度は膜内部全域に渡って連続的に変化するためn+ 層403の下には必
ずn- 層404が形成される。
例では、リン濃度が 1×1019atoms/cm3 を超える領域をn+ 層403として考え、 5×10
17〜 1×1019atoms/cm3 の濃度範囲にある領域をn- 層404として考えている。ただし
、明確な境界は存在しないため、目安として考えている程度である。
領域(i層)405となる。なお、真性な領域とは意図的に不純物が添加されない領域を
言う。また、実質的に真性な領域とは、不純物濃度(ここではリン濃度)が珪素膜のスピ
ン密度以下である領域又は不純物濃度が 1×1014〜 1×1017atoms/cm3 の範囲で一導電性
を示す領域を指す。
層405は基本的にチャネル形成領域と同一導電型の半導体層から構成される。即ち、チ
ャネル形成領域が弱いn型又はp型を示す様な場合には、同様の導電型を示す。
n+ 層の下にn- 層を形成することができる。従来の様にn+ 層を成膜で設けた場合には
この様な構成は実現できない。また、イオン添加時の条件を適切に設定することでn+ 層
とn- 層の厚さ制御を容易に行うことができる。
要である。イオンドーピング法等では添加条件の設定によって深さ方向の濃度プロファイ
ルが精密に制御できるので、LDD領域の厚さ制御が容易に行える。本願発明ではn- 層
110の厚さを30〜200 nm(代表的には50〜150 nm)の範囲で調節すれば良い。
加した不純物(リン)の活性化を行う。(図1(D))
電熱炉による加熱)を行うこともできる。ただし、ファーネスアニールの場合にはガラス
基板の耐熱性を考慮して処理を行う必要がある。
基本的に上述の結晶化工程と同一で良いが、レーザーエネルギーは 200〜350mJ/cm2 (代
表的には 250〜300mJ/cm2 )で良い。また、基板は裏面側から 300℃に加熱して活性化率
の向上を図る。
ージを回復することができる。そして、添加時のイオン衝突により非晶質化した領域を再
結晶化することができる。
導体層111を形成する。この時、最終的にTFTが完成した時にキャリアの移動方向に
対して垂直な方向の長さ(チャネル幅(W))が1〜30μm(代表的には10〜20μm)と
なる様に調節する。ここで2回目のパターニング工程が行われる。(図2(A))
ト電極(第1配線)と次に形成する電極(第2配線)との電気的接続をとるためのコンタ
クトホール(図2(C)の118で示される領域)を開口する。ここで3回目のパターニ
ング工程が行われる。
12、ドレイン電極113を形成する。本実施例ではTi(50nm)/Al( 200〜300 nm
)/Ti(50nm)の3層構造からなる積層膜を用いる。また、上述の様にゲイト電極と電
気的に接続するための配線も同時に形成されている。ここで4回目のパターニング工程が
行われる。(図2(B))
電極113とで挟まれた領域(以下、チャネルエッチ領域と呼ぶ)114の長さ(C1 で
示される)が後にチャネル形成領域とオフセット領域の長さを決定する。C1 は2〜20μ
m(代表的には5〜10μm)の範囲から選べるが、本実施例ではC1 =4μmとする。
い、自己整合的に島状半導体層111をエッチングする。そのため、チャネルエッチ領域
114のみでエッチングが進行する。(図2(C))
)のみが残された形でエッチングを止める。本願発明では最終的に10〜100 nm(代表的に
は10〜75nm、好ましくは15〜45nm)の半導体層のみを残す。本実施例では30nm厚の半導体
層を残すことにする。
膜115として酸化珪素膜また窒化珪素膜を形成して、図2(C)に示す様な構造の逆ス
タガ型TFTを得る。
2の真上に位置する領域はチャネル形成領域116となる。本実施例の構成ではゲイト電
極幅がチャネル形成領域の長さに対応し、L1 で示される長さをチャネル長と呼ぶ。また
、ゲイト電極113の端部よりも外側に位置する領域117は、ゲイト電極103からの
電界が及ばず、オフセット領域となる。この長さはX1 で示される。
分の減りを考慮すると約 2.8μmであり、チャネルエッチ領域114の長さ(C1 )が4
μmであるので、オフセット領域の長さ(X1 )は約 0.6μmとなる。
に示す。図3において、103はゲイト電極、301はチャネル形成領域、302はn+
層(ソースまたはドレイン電極)、303、304は膜厚の異なるオフセット領域、30
5はn- 層(LDD領域)である。
の構造を有している。
ある。本願発明を構成するにあたって最も好ましい構成は、膜厚の厚さがn+ 層302<
n- 層305<オフセット領域(i層)304の関係にある場合である。
- 層305及びオフセット領域304は電界緩和を効果的に行うために適切な厚さが必要
である。
異なる二つのオフセット領域303、304及びLDD領域305が存在する。なお、3
03はマスク合わせにより形成される膜面方向のオフセット領域であり、マスクオフセッ
ト領域と呼ぶ。
ット領域と呼ぶ。厚さオフセット領域304の厚さは100 〜300 nm(代表的には 150〜20
0nm )の範囲で決定すれば良い。ただし、チャネル形成領域の膜厚よりも膜厚をが厚くす
る必要がある。チャネル形成領域よりも膜厚が薄いと良好なオフセット効果を望めない。
ain )構造と呼び、通常のLDD構造とは区別して考えている。本実施例の場合、HRD
構造はマスクオフセット+厚さオフセット+LDDの3段構造で構成されることになる。
、非常に再現性が高く、特性バラツキが小さいという利点を有する。パターニングによっ
て形成されたLDD領域ではパターニング誤差による特性バラツキが問題となることは従
来例で述べた通りである。
ため、パターニングやガラスの縮み等による誤差の影響を受ける。しかしながら、その後
に厚さオフセット領域304とLDD領域305とが存在するので誤差による影響は緩和
され、特性バラツキを小さくすることができる。
長さ(C1 )を用いて(C1 −L1 )/2で表される。従って、ソース/ドレイン電極形
成時のパターニング工程によって所望のオフセット長(X1 )を設定することが可能であ
る。本実施例の構成ではオフセット長(X1 )は 0.3〜3μm(代表的には1〜2μm)
とすることができる。
(島状半導体層)として利用したTFTでは実現できない。なぜならば、非晶質珪素膜を
用いる場合、ソース/ドレイン電極とゲイト電極とがオーバーラップする様な構造にしな
いとキャリア(電子または正孔)の移動度が極めて遅くなってしまうからである。
晶質珪素膜を用いたTFTのモビリティ(電界効果移動度)はせいぜい1〜10cm2/Vs程度
である。それに対して本実施例の様な構造を採用してしまってはモビリティが低すぎてス
イッチング素子として機能しない。
が十分に速い。従って、本実施例の様な構造としても十分なモビリティを得ることが可能
である。即ち、本実施例の構造は半導体層として結晶構造を有する半導体膜を用いたから
こそ実現できるのである。
ットキャリア注入などの劣化現象に対して非常に強く、高い信頼性を有している。しかも
、LDD領域の効果が支配的な上、そのLDD領域が非常に制御性よく形成されているの
で特性バラツキが非常に小さい。
ない様な回路を構成するTFTに好適である。
を得るのに4枚のマスクしか必要としていない。これは従来のチャネルストップ型TFT
が6枚マスクを必要としていた事を考えると、スループット及び歩留りが飛躍的に向上す
ることを意味している。
現性を有するボトムゲイト型TFTを作製することが可能である。
T)のモビリティは10〜150cm2/Vs (代表的には60〜120cm2/Vs )、しきい値電圧は1〜
4Vを実現しうる。
製工程は基本的には実施例1に従えば良いので、本実施例では必要な部分のみを説明する
ことにする。
点は、ソース電極501、ドレイン電極502を形成する際にチャネルエッチ領域500
の長さをC2 とする点にある。この時、C2 はゲイト電極幅よりも狭く、2〜9μm(代
表的には2〜4μm)の範囲で選ばれる。即ち、ゲイト電極とソース/ドレイン電極とが
オーバーラップする様に設けることが本実施例の特徴となる。
B)の状態を得る。この時、503で示される領域がチャネル形成領域となり、そのチャ
ネル長はL2 (=C2 )で表される。また、マスク設計によりオーバーラップさせた領域
(マスクオーバーラップ領域と呼ぶ)504の長さ(Y2 )はゲイト電極幅をEとすると
、(E−L2 )/2で表される。
成領域503(厚さ50nm)、マスクオーバーラップ領域504(厚さ160 nm)、LDD領
域505(厚さ50nm)を通ってn+ 層506(厚さ40nm)、ドレイン電極502へと到達
する。
れるが、LDD領域505に近づくにつれて電界は弱まるので、その様な領域は実質的に
LDD領域と同様の機能を持つ。勿論、さらにLDD領域505に近づけば完全に電界が
形成されなくなり、オフセット(厚さオフセット)領域としても機能しうる。
さオフセット+低濃度不純物によるLDDで構成される。また、オーバーラップ領域50
4の膜厚が薄い場合には、オーバーラップによる実質的なLDD+低濃度不純物によるL
DDのみからなるLDD構造もとりうる。
の膜厚で制御されるので非常に特性バラツキが小さい。また、オーバーラップ領域の長さ
(Y2 )はパターニング等による誤差を含むが、オーバーラップによるLDD、厚さ方向
のオフセット及び低濃度不純物によるLDDはその様な誤差の影響を受けないのでY2 の
誤差による特性バラツキは緩和される。
回路を構成するTFTに好適である。
アが速やかにソース電極へと引き抜かれるので基板浮遊効果を起こしにくいという利点を
有する。そのため、動作速度が速い上に非常に耐圧特性の高いTFTを実現することが可
能である。
の作製工程は基本的には実施例1に従えば良いので、本実施例では必要な部分のみを説明
することにする。
点は、ソース電極601、ドレイン電極602を形成する際にチャネルエッチ領域600
の長さをC3 とする点にある。この時、C3 はゲイト電極幅と一致させるため、1〜10μ
m(代表的には3〜5μm)となる。
B)の状態を得る。この時、603で示される領域がチャネル形成領域となり、そのチャ
ネル長はL3 (=C3 )で表される。
成領域603(厚さ100 nm)、厚さオフセット領域604(厚さ150 nm)、LDD領域6
05(厚さ100 nm)を通ってn+ 層606(厚さ50nm)、ドレイン電極602へと到達す
る。即ち、本実施例の構造ではHRD構造が厚さオフセット+LDDの2段構造で構成さ
れる。
の膜厚で制御されるので非常に特性バラツキが小さい。また、十分な耐圧特性を得ること
が可能である。
の作製工程は基本的には実施例1に従えば良いので、本実施例では必要な部分のみを説明
することにする。
点は、ソース電極701、ドレイン電極702を形成する際にソース電極またはドレイン
電極のいずれか一方をゲイト電極にオーバーラップさせ、他方はオーバーラップさせない
構成とする点にある。
〜10μm(代表的には3〜6μm)の範囲で選ばれる。
B)の状態を得る。この時、703で示される領域がチャネル形成領域となり、そのチャ
ネル長はL4 (=C4 −X4 )で表される。
実施例1を参考にすれば良い。また、マスクオーバーラップ領域705の長さの数値範囲
は実施例2を参考にすれば良い。
LDD構造)とを組み合わせた構成である。構造的な説明は実施例1及び実施例2で既に
説明したのでここでの説明は省略する。
またはLDD構造)を用い、ドレイン領域に実施例1で説明したHRD構造を用いること
が好ましい。
1に示した様な抵抗成分の多いHRD構造が望ましい。逆に、ソース側ではそこまでの高
耐圧対策は必要ないので、実施例2に示した様な抵抗成分の少ないHRD(またはLDD
)構造が適している。
組み合わせることも可能である。この様に、実施例1〜3に示したHRD構造またはLD
D構造を実施者が適宜選択してソース/ドレイン領域に採用し、回路設計を鑑みて最適な
構造を設計すれば良い。この場合、32 =9通りの組み合わせパターンが可能である。
(インバータ回路)を構成する場合の例について図8を用いて説明する。なお、CMOS
回路は同一基板上に形成されたNチャネル型TFTとPチャネル型TFTとを相補的に組
み合わせて構成する。
FTのソース電極、802はNチャネル型TFTのソース電極、803はN/P共通のド
レイン電極である。
5、n- 層806、807が形成されている。一方、Pチャネル型TFTの方にはp++層
808、809、p- 層810、811が形成されている。
、まず、実施例1の工程に従って図2(A)の状態を得る。
Pチャネル型TFTを作製する場合にはNチャネル型TFTとする領域をレジストマスク
等で隠して13族から選ばれた元素(代表的にはボロン、インジウムまたはガリウム)を
添加すれば良い。
を反転させなければならない。また、n+ 層及びn- 層全てを完全にp++層及びp- 層に
反転させるためには、ボロン添加時の濃度プロファイルを調節してリンの添加深さよりも
深く添加することが重要である。
00は半導体層、901はボロン添加前のリンの濃度プロファイル、902はボロン添加
後のボロンの濃度プロファイル、903はp++層、904はp- 層、905はi層である
。
4の厚さは30〜300 nm(代表的には 100〜200 nm)とする。ただし、Pチャネル型TFT
は元来劣化に強いのでp- 層をLDD領域として利用する必要性は必ずしもない。わざわ
ざp- 層904の膜厚について言及したのは、イオン注入法等の添加手段を用いる限り、
連続的に変化する濃度勾配によって必ずp- 層が形成されるからである。
域側には実施例2に示した構成のHRD構造(オーバーラップ領域を利用したタイプ)を
用い、ドレイン領域側には実施例1に示した構成のHRD構造(マスクオフセットを利用
したタイプ)を設けている。
持つオーバーラップ領域を有し、ドレイン領域側にはXiの長さを持つマスクオフセット
領域を有している。また、Nチャネル型TFTのソース領域側にはYj の長さを持つオー
バーラップ領域を有し、ドレイン領域側にはXj の長さを持つマスクオフセット領域を有
している。
る。従って、それぞれの長さは回路構成の必要に応じて適宜決定すれば良く、Nチャネル
型とPチャネル型とで揃える必要はない。
ことができるので、動作電圧の高い回路を構成する場合において、非常に有効な構成であ
る。
が、これ以外の全ての組み合わせも可能であることは言うまでもない。可能な構成パター
ンとしては、一つのTFTについて9通りあるので、CMOS回路では92 =81通りが
ある。これらの複数の組み合わせの中から、回路が必要する性能に応じて最適な組み合わ
せを採用していけば良い。
できる。その場合、本願発明のボトムゲイト型TFT(Pチャネル型TFT)のモビリテ
ィは10〜100cm2/Vs (代表的には50〜100cm2/Vs )、しきい値電圧は-1.5〜-5Vを実現し
うる。
場合の例について説明する。
たは15族(代表的にはリン、砒素、アンチモン)から選ばれた元素をチャネル形成領域
に対して添加する技術はチャネルドープと呼ばれている。
簡易で良い。
不純物を含むガス(例えばジボラン、フォスフィン等)を混在させ、成膜と同時に所定量
を含有させる方式がある。この場合、工程数を全く増やす必要がないが、N型及びP型の
両TFTに対して同濃度が添加されるため、両者で濃度を異ならせるといった要求には対
応できない。
が終了した後で、ソース/ドレイン電極をマスクとしてチャネル形成領域(またはチャネ
ル形成領域とマスクオフセット領域)に対して選択的に不純物添加を行う方式がある。
の拡散)、固相法(膜中からの拡散)など様々な方法を用いることができるが、チャネル
形成領域が薄いので、気相法や固相法等の様にダメージをあたえない方法が好ましい。
チャネル形成領域のダメージを減らすことができる。
またはそれらを組み合わせて不純物の活性化工程を行う。この時、チャネル形成領域が受
けたダメージも殆ど回復する。
的には 1×1015〜 5×1017atoms/cm3 )の濃度でしきい値電圧を制御するための不純物を
添加すれば良い。
電圧を 1.5〜3.5 Vの範囲に収めることができる。また、Pチャネル型TFTに適用した
場合にはしきい値電圧を-1.5〜-3.5Vの範囲に収めることが可能である。
た、実施例5のCMOS回路に適用する場合、N型TFTとP型TFTとで添加濃度や添
加する不純物の種類を異なるものとすることもできる。
ドレイン電極113とが形成されている。本実施例ではこれとは別の構成について説明す
る。
ドレイン電極12の形状が異なる点に特徴がある。即ち、一部において島状半導体層(厳
密にはソース/ドレイン領域)よりもaで示される距離だけ内側にソース電極11及びド
レイン電極12が形成されている。
距離aの幅を持つ。図面上では模式的に表しているが、距離aは1〜300 μm(代表的に
は10〜200 μm)である。
)に示す様にソース電極11及びドレイン電極12を形成する。ここで15は島状半導体
層であり、端部16が露出する。
クとなって自己整合的に島状半導体層15がエッチングされる。この場合、端部16も同
時にエッチングされる。
域14と同じ膜厚を有することは明らかである。
(1)チャネルエッチ工程におけるエッチングモニタとして利用する。
(2)後工程で保護膜や層間絶縁膜を形成する際に、島状半導体層の段差によるカバレ
ッジ不良を低減する。
が適切な膜厚となっているかどうかを検査する場合に用いる。
る。
て図11を用いて説明する。
合、回路構成はクロム膜からなるゲイト電極20、N型TFTの半導体層21、P型TF
Tの半導体層22、N型TFTのソース電極23、P型TFTのソース電極24、共通ド
レイン電極25から構成される。
部a、b、c、dに対応している。
体層を共通化した場合の例である。各符号は図11(A)で説明した符号に対応している
。
路を高集積化する場合などに非常に有効である。共通化した半導体層はPN接合を形成す
るが問題とはならない。
使用しているが、レーザー光と同等の強度を持つ強光を用いて結晶化することも可能であ
る。この場合も半導体層は一旦溶融してから再結晶化するので溶融結晶化膜に特有の粒界
分布を示す。
ができる。赤外線ランプを用いたRTA(Rapid Thermal Anneal)技術は数秒から数十秒
の加熱処理で結晶化が可能であるため、大幅にスループットを向上することが可能である
。
、本実施例に示したランプアニール技術とレーザー光照射とを組み合わせて相乗効果を図
ることも有効である。また、本実施例の構成は、他の全ての実施例の構成と組み合わせる
ことが可能である。
102 下地膜
103 ゲイト電極
104 陽極酸化膜
105 窒化珪素膜
106 酸化窒化珪素膜
107 非晶質半導体膜
108 結晶性半導体膜
109 n+ 層(第1導電層)
110 n- 層(第2導電層)
111 島状半導体層
112 ソース電極
113 ドレイン電極
114 チャネルエッチ領域
115 保護膜
116 チャネル形成領域
117 マスクオフセット領域
118 コンタクトホール
Claims (7)
- 絶縁表面を有する基板上に設けられたゲイト電極と、
前記ゲイト電極上に設けられたゲイト絶縁膜と、
前記ゲイト絶縁膜上に設けられた、真性または実質的に真性な層およびリンを含む層を有する半導体膜と、
前記半導体膜上の一部に形成された金属膜と、
前記半導体膜上に設けられた保護膜と、
を有する半導体装置であって、
前記リンを含む層は前記真性または実質的に真性な層上の一部に形成され、
前記金属膜は前記リンを含む層上に形成され、
前記半導体膜は、端部の領域において前記真性または実質的に真性な層から形成された1μm以上300μm以下の幅を持つ突出部を有し、
前記ゲイト電極と重なり、かつ前記金属膜と重ならない前記真性または実質的に真性な層と前記突出部は同じ膜厚を有し、
前記ゲイト電極と重なり、かつ前記金属膜と重ならない前記真性または実質的に真性な層と前記突出部は前記金属膜と重なる前記真性または実質的に真性な層より厚さが薄く、
前記保護膜は前記ゲイト電極と重なり、かつ前記金属膜と重ならない前記真性または実質的に真性な層と前記突出部とを覆っていることを特徴とする半導体装置。 - 請求項1において、前記金属膜は、Alを含んでいることを特徴とする半導体装置。
- 請求項1または請求項2において、前記リンを含む層はn+層を形成することを特徴とする半導体装置。
- 請求項3において、n+層の厚さは30nm〜100nmであることを特徴とする半導体装置。
- 請求項1乃至請求項4のいずれか一項において、前記ゲイト絶縁膜は、窒化珪素膜からなることを特徴とする半導体装置。
- 請求項1乃至請求項5のいずれか一項において、前記ゲイト電極はテーパー形状を有することを特徴とする半導体装置。
- 請求項1乃至請求項6のいずれか一項において、前記ゲイト電極は、アルミニウム、タンタル、タングステン、チタン、クロム、モリブデン、導電性シリコン、金属シリサイドまたはそれらの積層膜からなることを特徴とする半導体装置。
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