JP4417445B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力保護回路を有する半導体装置及びその製造方法に関し、特に、pMOSトランジスタ及びnMOSトランジスタを有するCMOS構造の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路装置等の入/出力端子には内部回路の耐圧を超える過大なサージ電圧が静電気等によって印加される場合があり、この過大なサージ電圧がそのまま内部回路に印加されると、内部回路が破壊される。そこで、入/出力端子と内部回路との間に入力保護回路を設けて、過大なサージ電圧が入/出力端子に印加されても、内部回路にはこのサージ電圧が印加されないようにしている。
【0003】
近時では、半導体装置の高集積化及び高機能化が進み、それに伴って入力保護回路の高性能化が要求されており、入力保護回路の破壊耐圧を高くして駆動力の向上を図る試みがなされている。
【0004】
例えば、特開平7−321320号公報には、p型半導体基板に形成されるMOSトランジスタにおいて、ドレイン側には通常のn型高濃度拡散層を形成し、ソース側のみをLDD構造とされ、高い破壊耐圧を有するオフセット型のMOSトランジスタが開示されている。
【0005】
また、特開平6−53497号公報には、ソース及びドレインの双方が、高濃度拡散層とこの高濃度拡散層に隣接した逆導電型の高濃度拡散層とからなり、ブレークダウン電圧を低くして高い破壊耐圧を有するCMOSトランジスタが開示されている。
【0006】
また、特開平6−260638号公報には、ソース及びドレインの少なくとも一方が、その一部が高濃度拡散層とこの高濃度拡散層に隣接した同一導電型の低濃度拡散層とからなり、その他の部位が高濃度拡散層とこの高濃度拡散層に隣接した逆導電型の低濃度拡散層とからなるように構成され、不純物拡散層の接合耐圧の低いCMOSトランジスタが開示されている。
【0007】
また、特開平6−61438号公報には、ドレインが、低濃度拡散層と高濃度拡散層とのLDD構造を有するとともに、更に低濃度拡散層のチャネル側に逆導電型の低濃度拡散層が設けられて構成され、高い破壊耐圧を有するCMOSトランジスタが開示されている。
【0008】
【発明が解決しようとする課題】
ところで、CMOSトランジスタにおいて、nMOSトランジスタとpMOSトランジスタとを効率よく形成することのできる製造方法として、いわゆるスプリットゲート法が提案されている。
【0009】
このスプリットゲート法は、nMOSトランジスタとpMOSトランジスタの各ゲート電極を分割して形成する手法であり、パターニングの際に用いるレジストマスクを、LDD構造の構成要素である低濃度のn型拡散層やp型拡散層を形成する際のイオン注入に兼用して、工程の削減を図る手法であって、コストメリットの高いCMOSトランジスタの製造方法として注目されている。
【0010】
そこで、このスプリットゲート法によりCMOSトランジスタを形成する際に、CMOSトランジスタと共に入力保護回路を形成することが考えられる。しかしながら、従来のスプリットゲート法では、nチャネル及びpチャネルともに各々1つずつのトランジスタしか形成することができない。このことは、上述の各特許公開公報に開示された技術においても同様であり、これらの技術に従来のスプリットゲート法を適用することは不可能である。
【0011】
そこで、本発明の目的は、スプリットゲート法により、CMOSトランジスタと共に形成される入力保護回路であり、しかも破壊耐圧が高く高機能性を有する入力保護回路を有する半導体装置及びその製造方法を提供することである。
【0012】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に少なくとも第1のトランジスタが形成された半導体装置であって、前記第1のトランジスタは、前記半導体基板上に第1の絶縁膜を介して形成された第1のゲートを備え、前記第1のゲートの一方の片側の前記半導体基板の表面領域に形成された第1の導電領域と、前記第1のゲートの他方の片側の前記半導体基板の表面領域に形成された第2の導電領域と、前記第1のゲートの前記一方の片側の下層部位と前記第1の導電領域との間の前記半導体基板の表面領域に形成された第3の導電領域と、前記第1のゲートの前記他方の片側の下層部位と前記第2の導電領域との間の前記半導体基板の表面領域に形成された第4の導電領域とを備え、前記第1、第2、第3の導電領域は同一な導電型であり、前記第4の導電領域は前記第3の導電領域の導電型の逆導電型であり、前記第3の導電領域は前記第1の導電領域より抵抗が高いものであり、前記第1のゲートは、前記第2の導電領域側に突出部が形成されており、前記第4の導電領域は、前記突出部の両脇における前記半導体基板の表面領域に形成されており、前記突出部の先端部の下層における前記半導体基板の表面領域には、前記第2の導電領域と同じ導電型の導電領域であって前記第2の導電領域よりも抵抗が高い導電領域が形成されている。
【0013】
本発明の半導体装置の一態様例においては、前記半導体装置は、前記半導体基板上に形成された第2のトランジスタを更に有し、前記第2のトランジスタは、前記半導体基板上に第2の絶縁膜を介して形成された第2のゲートと、一対の導電領域とを備え、前記一対の導電領域の一方の導電領域と、前記第1の導電領域と第2の導電領域の内のどちらか一方の導電領域とが少なくとも結線されている。
【0017】
本発明の半導体装置の一態様例において、前記第1の絶縁膜は、前記第2の絶縁膜よりも厚く形成されている。
【0018】
本発明の半導体装置の一態様例においては、第3のトランジスタを更に有し、前記第3のトランジスタは、前記半導体基板上に第3の絶縁膜を介して形成された第3のゲートと、一対の導電領域とを備え、前記第2のトランジスタと前記第3のトランジスタによりCMOSトランジスタが構成されている。
【0019】
本発明の半導体装置は、第1の半導体領域と、前記第1の半導体領域上に第1の絶縁膜を介してパターン形成された第1の導電膜と、前記第1の導電膜の両側の前記第1の半導体領域の表面領域に不純物が導入されて形成されている一対の第1の拡散層とを備えた半導体装置であって、一方の前記第1の拡散層は、前記第1の導電膜の一方の側縁部分に整合して形成され、前記第1の半導体領域と同じ導電型の第1の低濃度部位と、前記第1の導電膜の両側の側縁部分を覆うように形成された一対のサイドウォールのうちの一方のサイドウォールに整合して形成され、前記第1の半導体領域と逆導電型の第1の高濃度部位とを少なくとも有して構成されており、他方の前記第1の拡散層は、前記第1の導電膜の他方の側縁部分に整合して形成され、前記第1の半導体領域と逆導電型の第2の低濃度部位と、前記一対のサイドウォールのうちの他方のサイドウォールに整合して形成され、前記第1の半導体領域と逆導電型の第2の高濃度部位とを有して構成されており、前記第1の導電膜はゲート電極形状に形成されるとともに、そのゲート幅方向の前記一方の第1の拡散層側に突出部を有しており、前記突出部の側縁部における前記第1の半導体領域の表面領域に、前記第1の低濃度部位が形成されており、前記突出部の先端部の下層における前記第1の半導体領域の表面領域には、前記第1の高濃度部位と同じ導電型の導電領域であって前記第1の高濃度部位よりも抵抗が高い導電領域が形成されている。
【0020】
本発明の半導体装置の一態様例においては、前記第1の高濃度部位と前記第1の低濃度部位との濃度比が100のオーダーである。
【0021】
本発明の半導体装置の一態様例においては、前記第1の絶縁膜が、前記第1の導電膜の直下において厚い膜厚に形成されている。
【0024】
本発明の半導体装置の一態様例においては、前記第1の低濃度部位の上層は前記サイドウォールによって覆われている。
【0025】
本発明の半導体装置の一態様例においては、前記第1の高濃度部位の側面から下面にかけての領域を覆うように前記第1の低濃度部位が形成されている。
【0026】
本発明の半導体装置の一態様例においては、前記第2の導電領域と前記第4の導電領域は不純物を含有する導電領域であって、前記第2の導電領域と前記第4の導電領域の不純物濃度比が100のオーダーである。
【0027】
本発明の半導体装置の一態様例においては、前記第2の導電領域の側面から下面にかけての領域を覆うように前記第4の導電領域が形成されている。
【0028】
本発明の半導体装置の一態様例においては、前記第3の導電領域の不純物濃度は前記第1の導電領域の不純物濃度よりも小さい。
【0029】
本発明の半導体装置の一態様例においては、前記第4の導電領域の不純物濃度は前記第2の導電領域の不純物濃度よりも小さい。
【0030】
本発明の半導体装置の一態様例において、前記第2の導電領域は前記第1のトランジスタのドレインとして機能する。
【0031】
本発明の半導体装置の一態様例においては、前記第3の導電領域と前記第1の導電領域の不純物の濃度比が100のオーダーである。
【0032】
本発明の半導体装置の一態様例においては、前記第1の導電領域の側面から下面にかけての領域を覆うように前記第3の導電領域が形成されている。
【0033】
本発明の半導体装置は、トランジスタを備えた半導体装置において、前記トランジスタは、半導体基板上に絶縁膜を介して形成されたゲートを備え、前記ゲートの一方の片側の前記半導体基板の表面領域に形成された第1の導電領域と、前記ゲートの他方の片側の前記半導体基板の表面領域に形成された第2の導電領域とを備え、前記ゲートは、ゲート幅方向の前記第2の導電領域側に突出部を備え、少なくとも前記ゲートの前記一方の片側の下層部位と前記第1の導電領域との間の前記半導体基板の表面領域に第3の導電領域を備え、前記第3の導電領域は、前記第1の導電領域より抵抗が高く、前記ゲートの前記突出部の先端領域の下層における前記半導体基板の基板表面領域には、前記第2の導電領域より抵抗が高い第4の導電領域が形成され、前記第1、第2、第3、第4の導電領域は同一な導電型であり、前記ゲートの前記突出部の側縁部における前記半導体基板の表面領域であって、前記ゲートと前記第2の導電領域との間の領域に、第5の導電領域を備え、前記第5の導電領域は、前記第3の導電領域の導電型の逆導電型である。
【0034】
本発明の半導体装置の一態様例においては、前記トランジスタの前記ゲートの側縁を覆うようにサイドウォールが形成され、前記第3の導電領域と前記第5の導電領域は、前記サイドウォールの下層に形成されている。
【0035】
本発明の半導体装置の一態様例においては、前記第2の導電領域は前記トランジスタのドレインとして機能する。
【0036】
本発明の半導体装置の製造方法は、半導体基板上に同じ導電型の第1及び第2の素子形成領域と、逆導電型の第3の素子形成領域をそれぞれ画定する第1の工程と、前記第1〜第3の素子形成領域に第1の絶縁膜を形成する第2の工程と、前記第1〜第3の素子形成領域上を含む前記半導体基板の全面に導電膜を形成する第3の工程と、前記第1及び第2の素子形成領域上の前記導電膜のみパターニングして、前記第1及び第2の素子形成領域にそれぞれ所定形状に前記導電膜を残す第4の工程と、前記第1〜第3の素子形成領域に残存した前記導電膜をマスクとして前記第1及び第2の素子形成領域と逆導電型の第1の不純物を前記第1及び第2の素子形成領域にそれぞれ低濃度に導入する第5の工程と、残存した前記導電膜を再びパターニングして、前記第2の素子形成領域上の前記導電膜の前記第3の素子形成領域側の一部を除去するとともに、前記第3の素子形成領域に所定形状に前記導電膜を残す第6の工程と、前記第6の工程のパターニングに用いたエッチングマスクをマスクとして前記第1の不純物と逆導電型の第2の不純物を前記第2及び第3の素子形成領域にそれぞれ低濃度に導入し、前記第2の素子形成領域については前記第1の不純物が導入された部位を逆導電型に変える第7の工程と、前記第1〜第3の素子形成領域の前記導電膜の側面のみにそれぞれ第2の絶縁膜を形成する第8の工程と、残存した前記導電膜及び前記第2の絶縁膜をマスクとして、前記第1及び第2の素子形成領域側の前記半導体基板には前記第1の不純物と同じ導電型の第3の不純物を、前記第3の素子形成領域側の前記半導体基板には前記第2の不純物と同じ導電型の第4の不純物を選択的にそれぞれ高濃度に導入する第9の工程とを有する。
【0037】
本発明の半導体装置の製造方法の一態様例においては、前記第2の工程の後、前記第3の工程の前に、前記第1の絶縁膜を選択的に酸化して、前記第2の素子形成領域の前記第1の絶縁膜の一部を厚い膜厚に形成する第10の工程を更に有し、前記第4の工程において、前記第2の素子形成領域における前記第1の絶縁膜の厚い膜厚の部位に前記導電膜を残す。
【0038】
本発明の半導体装置の製造方法の一態様例においては、前記第6の工程において、前記第2の素子形成領域上の前記導電膜の前記第3の素子形成領域側の一部を除去する際に、前記第3の素子形成領域側の前記導電膜を部分的に残して除去するとともに、前記第7の工程において、前記導電膜の前記部分的に残った部位の長手方向に近接する前記第2の素子形成領域の部位を元の導電型に保持する。
【0039】
本発明の半導体装置の製造方法の一態様例においては、前記第2の素子形成領域において、導入された前記第3の不純物と前記第1の不純物との濃度比を100のオーダーとする。
【0040】
本発明の半導体装置の製造方法は、第1の素子形成領域に第1のトランジスタが、第2の素子形成領域に前記第1のトランジスタと逆導電型のチャネルが形成された第2のトランジスタがそれぞれ設けられてなるCMOS構造の半導体装置の製造方法において、前記第1の素子形成領域と前記第2の素子形成領域との間の前記第1の素子形成領域と同じ導電型の部位に第3の素子形成領域を画定し、ゲート絶縁膜を介して前記第1〜第3の素子形成領域を含む全面に導電膜を形成する工程と、前記導電膜のうち、前記第1及び第3の素子形成領域上の前記導電膜のみをパターニングして、前記第1及び第3の素子形成領域に所定形状にそれぞれ前記導電膜を残す工程と、残存する前記導電膜をマスクとして、前記第1及び第3の素子形成領域に前記第1及び第3の素子形成領域と逆導電型の第1の不純物を低濃度に導入する工程と、残存する前記導電膜を再びパターニングして、前記第3の素子形成領域の前記第2のトランジスタ側の前記導電膜の一部を除去するとともに、前記第2の素子形成領域に所定形状に前記導電膜を残す工程と、前記パターニングに用いたエッチングマスクを用いて、前記第2及び第3の素子形成領域に第1の不純物と逆導電型の第2の不純物を導入し、前記第3の素子形成領域については、前記第2のトランジスタ側の前記第1の不純物の導入部位を低濃度の逆導電型に変える工程と、前記第1〜第3の素子形成領域に残存する前記導電膜の側面のみに第2の絶縁膜をそれぞれ形成する工程と、残存する前記導電膜及び前記第2の絶縁膜をマスクとして、前記第1及び第3の素子形成領域には前記第1の不純物と同じ導電型の第3の不純物を、前記第2の素子形成領域には前記第2の不純物と同じ導電型の第4の不純物を選択的にそれぞれ高濃度に導入する工程とを有する。
【0041】
本発明の半導体装置の製造方法の一態様例においては、前記第1の絶縁膜を選択的に酸化して、前記第3の素子形成領域の前記第1の絶縁膜の一部を厚い膜厚に形成し、この厚い膜厚部位上に前記導電膜を残すようにパターニングする。
【0042】
本発明の半導体装置の製造方法の一態様例においては、前記第3の素子形成領域上の前記導電膜の前記第2のトランジスタ側の一部を除去する際に、前記第2のトランジスタ側の前記導電膜を部分的に残して除去するとともに、前記導電膜の前記部分的に残った部位の長手方向に近接する前記第3の素子形成領域の部位を元の導電型に保持する。
【0043】
本発明の半導体装置の製造方法の一態様例においては、前記第3の素子形成領域において、導入された前記第3の不純物と前記第1の不純物との濃度比を100のオーダーとする。
【0044】
【作用】
本発明においては、入力保護機能を有するMOSトランジスタのドレインへ静電気が入った際に、ドレインと逆導電型に形成された不純物拡散層によって接合の耐圧が低く抑えられているため、通常の動作電圧よりは高く、ゲート酸化膜の破壊耐圧よりは低い適度な電圧でブレークダウンを発生させることが可能である。
【0045】
ここで、逆導電型に形成された領域は入力保護機能を有するMOSトランジスタのドレインのゲート長手方向の一部のみに設けることにより、通常のMOSトランジスタの機能と入力保護機能を兼ね備えることができる。
【0046】
また、本発明においては、入力保護機能を有するMOSトランジスタのゲート電極を2段階に分けてパターニングして形成し、2回目のパターニングの前後に渡ってそれぞれ逆導電型となる不純物を導入する。この工程を経ることにより、2回目のパターニングの前にイオン注入した不純物とは逆導電型の不純物を、2回目のパターニングによって初めて露出した半導体基板の表面領域にイオン注入することができる。これにより、スプリットゲート法を用いて入力保護機能を有するMOSトランジスタとともにCMOSトランジスタを形成することが可能である。
【0047】
【発明の実施の形態】
以下、本発明を適用したいくつかの具体的な実施形態について、図面を参照しがら詳細に説明する。
【0048】
(第1の実施形態)
先ず、第1の実施形態について説明する。この第1の実施形態においては、半導体装置としてCMOSトランジスタとその入力保護回路を例示し、その構成を製造方法とともに説明する。第1の実施形態では、入力保護回路をCMOSトランジスタとともにスプリットゲート法により製造する。図1及び図2は、本発明の第1の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【0049】
先ず、図1(a)に示すように、p型のシリコン半導体基板1の所定部位にイオン注入等によりn型の不純物を導入してnウェル3を形成する。このとき、nウェル3以外のシリコン半導体基板1の領域がpウェル2となる。
【0050】
続いて、いわゆるLOCOS法による選択酸化を施して、シリコン半導体基板1に素子分離構造であるフィールド酸化膜4を形成する。このとき、フィールド酸化膜4により、pウェル2には素子形成領域5,6が、nウェル3には素子形成領域7がそれぞれ画定される。なお、素子分離構造としては、フィールド酸化膜4の代わりに、絶縁膜内に導電膜が埋め込まれてなり、下層のシリコン半導体基板1の該当部位の電位を固定するフィールドシールド素子分離構造を形成してもよい。
【0051】
続いて、各素子形成領域5,6及び7に熱酸化を施して、各々の表面にゲート酸化膜8を形成する。
【0052】
次に、図1(b)に示すように、CVD法によりフィールド酸化膜4上を含む全面にn型不純物としてリン(P)がドープされた多結晶シリコン膜9を堆積形成する。
【0053】
次に、図1(c)に示すように、多結晶シリコン膜9にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域5に所定形状のゲート電極11を、素子形成領域6に所定形状のゲート電極パターン12aをそれぞれ形成する。このとき、ゲート電極パターン12aをその中心部位が素子形成領域6上で素子形成領域7側へ寄った形状に形成するとともに、素子形成領域7からその近傍のフィールド酸化膜4上にかけて多結晶シリコン膜9を残しておく。
【0054】
続いて、素子形成領域5,6上のゲート電極11,12a及び素子形成領域7上に残存した多結晶シリコン膜9をマスクとして、全面にn型不純物、ここではリン(P)をドーズ量が3×1013(1/cm2 )、加速エネルギーが20〜30(keV)の各条件でイオン注入し、ゲート電極11の両側のpウェル2の表面領域には一対の低濃度拡散層13(n- 型)を、ゲート電極パターン12aの両側のpウェル2の表面領域には一対の低濃度拡散層14(n- 型)をそれぞれ形成する。このとき、一対の低濃度拡散層13のうち、素子形成領域7側の低濃度拡散層14(ドレインとなる)は、他方の低濃度拡散層14に比して幅狭に形成されることになる。
【0055】
次に、図2(a)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク15を形成する。このレジストマスク15は、素子形成領域5から素子形成領域6のゲート電極パターン12aの素子形成領域7側の一部を除く部位まで覆うとともに、素子形成領域7上にゲート電極形状に形成される。すなわち、ゲート電極パターン12aの素子活性領域7側は露出した状態となる。
【0056】
続いて、レジストマスク15をマスクとしてドライエッチングを施し、レジストマスク15によって覆われずに露出した素子形成領域6のゲート電極パターン12aの一部を除去して、素子形成領域6上にゲート電極12を形成するとともに、素子形成領域7上にゲート電極16を形成する。
【0057】
続いて、レジストマスク15を今度はイオン注入のマスクとして用い、全面にp型不純物、ここではBF2 をドーズ量が4〜5×1013(1/cm2 )、加速エネルギーが50〜70(keV)の各条件でイオン注入する。このとき、素子形成領域6には、素子形成領域7側の低濃度拡散層14が打ち返されて逆導電型(即ち、p- 型)の低濃度拡散層17が形成されるとともに、素子形成領域7には、ゲート電極16の両側のnウェル3の表面領域に低濃度拡散層18(p- 型)が形成される。
【0058】
この工程により、素子形成領域7に低濃度拡散層18(p- 型)を形成すると同時に、素子活性領域6のゲート電極12よりも素子活性領域7側にp型の低濃度拡散層17を形成することができる。
【0059】
次に、図2(b)に示すように、レジストマスク15を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極11,12及び16の側面のみにシリコン酸化膜を残して、サイドウォール19をそれぞれ形成する。
【0060】
続いて、nウェル3上に素子形成領域7を覆う形状のレジストマスクをフォトリソグラフィーにより形成する。そして、このレジストマスクをマスクとして素子形成領域5,6にn型不純物、ここでは砒素(As)をドーズ量が5×1015〜1×1016(1/cm2 )、加速エネルギーが60〜70(keV)の各条件でイオン注入する。
【0061】
これにより、素子形成領域5には各低濃度拡散層13にそれぞれ接続される高濃度拡散層21(n+ 型)を形成するとともに、素子形成領域6には低濃度拡散層14,17にそれぞれ接続される高濃度拡散層22(n+ 型)を形成する。
【0062】
すなわち、サイドウォール19がイオン注入のマスクとして機能するため、素子活性領域6において高濃度不純物拡散層22をゲート電極11,12から離間させて形成することができる。これにより、素子活性領域6において高濃度不純物拡散層22とゲート電極12の下層部位の間に低濃度拡散層17を残存させることが可能である。
【0063】
このときの素子形成領域6の様子を図3(サイドウォール19は省略する)及び図4に示す。このように、帯状のゲート電極12の素子形成領域5側には低濃度拡散層14を介して高濃度拡散層22が低濃度拡散層14と接続されて形成され、ゲート電極12の素子形成領域7側には低濃度拡散層17を介して高濃度拡散層22が低濃度拡散層17と接続されて形成されている。
【0064】
ここで、図5に示すように、ゲート電極12のソースとなる低濃度拡散層14及び高濃度拡散層22と、ドレインとなる低濃度拡散層17及び高濃度拡散層22について、pウェル2内で低濃度拡散層14及び低濃度拡散層17に覆われるように高濃度拡散層22を形成することも好適である。この場合、具体的には、高濃度拡散層22の形成時のイオン注入を、例えばドーズ量が1〜3×1015(1/cm2 )、加速エネルギーが50〜60(keV)の各条件で行えばよい。
【0065】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はpウェル2上に素子形成領域5,6を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域7にp型不純物、ここではBF2 をドーズ量が3〜5×1015(1/cm2 )、加速エネルギーが65〜70(keV)の各条件でイオン注入し、素子形成領域7に各低濃度拡散層18にそれぞれ接続される高濃度拡散層23(p+ 型)を形成する。
【0066】
ここで、素子形成領域5に形成されたゲート電極11及びその両側の低濃度拡散層13と高濃度拡散層21(ソース/ドレインとなる)からnMOSトランジスタが、素子形成領域7に形成されたゲート電極16及びその両側の低濃度拡散層18と高濃度拡散層23(ソース/ドレインとなる)からpMOSトランジスタがそれぞれ形成されてCMOSトランジスタが構成されるとともに、ゲート電極12と、低濃度拡散層14と高濃度拡散層22(ソースとなる)及び低濃度拡散層17と高濃度拡散層22(ドレインとなる)とからCMOSトランジスタの入力保護回路が構成される。この入力保護回路を拡大した様子を図4に示す。
【0067】
なお、上述のpウェル2側のイオン注入とnウェル3側のイオン注入については、その工程順序を逆にしてもよい。
【0068】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第1の実施形態の半導体装置が完成する。
【0069】
図6は、第1の実施形態によるCMOSトランジスタ及び入力保護回路の等価回路図であり、図7は、その結線された様子を断面図とともに示す模式図である。ここで、CMOSトランジスタのnMOSトランジスタをN、pMOSトランジスタをPとし、入力保護回路のトランジスタをMとする。上述のように、トランジスタMのドレインがn+ 型の高濃度拡散層22とp- 型の低濃度拡散層17が接合されて構成され、ボンディングパッドBPに直接接続される(図6中、●で示す)。従って、このドレインへ静電気が入った際に、通常の動作電圧Vccよりも高くnMOSトランジスタNやpMOSトランジスタPのゲート酸化膜8の破壊耐圧よりは低い適度な電圧でブレークダウンが発生し、サージ電流がVss 側へ抜ける。このとき、トランジスタMが適度な電圧でブレークダウンを起こすように、高濃度拡散層22と低濃度拡散層17との濃度比を100のオーダーとなるようにすることが好ましい。
【0070】
以上のように、第1の実施形態によれば、スプリットゲート法により、CMOSトランジスタと共に効率よく形成されるオフセット構造の入力保護回路であり、しかも破壊耐圧が高く高機能性を有する入力保護回路が実現される。
【0071】
なお、第1の実施形態において、上述したウェル及び不純物拡散層のそれぞれを上述した説明と逆の導電型として形成してもよい。図9は、このように逆導電型に形成した場合のCMOSトランジスタ及び入力保護回路の等価回路図を示す。また、図10はその結線された様子を断面図とともに示す模式図である。
【0072】
このように、ウェル及び不純物拡散層のそれぞれを逆の導電型に形成した場合でも、第1の実施形態と同様の効果を得ることができる。
【0073】
(第2の実施形態)
続いて、第2の実施形態について説明する。この第2の実施形態においては、第1の実施形態と同様に、半導体装置としてCMOSトランジスタとその入力保護回路を例示し、その構成を製造方法とともに説明する。第2の実施形態は、第1の実施形態とほぼ同様であるが、入力保護回路をフィールドトランジスタとする点で相違する。図11及び図12は、本発明の第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。なお、第1の実施形態の半導体装置に対応する部材等については同符号を記す。
【0074】
先ず、図1(a)に示すように、nウェル3及びpウェル2、フィールド酸化膜4を形成してシリコン半導体装置1上に素子形成領域5,6及び7を画定し、ゲート酸化膜8を形成する。
【0075】
次に、図11(a)に示すように、素子形成領域6の中央部位のゲート酸化膜8に上述のLOCOS法と同様の手法により選択酸化を施し、所定膜厚のフィールド酸化膜31を形成する。なお、このフィールド酸化膜31をフィールド酸化膜4と同時にLOCOS法により形成するようにしてもよい。
【0076】
次に、図11(b)に示すように、CVD法によりフィールド酸化膜4上を含む全面にn型不純物としてリン(P)がドープされた多結晶シリコン膜9を堆積形成する。
【0077】
次に、図11(c)に示すように、多結晶シリコン膜9にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域5に所定形状のゲート電極11を、素子形成領域6に所定形状のゲート電極パターン12aをそれぞれ形成する。このとき、ゲート電極パターン12を、フィールド酸化膜31を覆い中心部位が素子形成領域6上で素子形成領域7側へ寄った形状に形成するとともに、素子形成領域7からその近傍のフィールド酸化膜4上にかけて多結晶シリコン膜9を残しておく。
【0078】
続いて、素子形成領域5,6上のゲート電極11,12a及び素子形成領域7上に残存した多結晶シリコン膜9をマスクとして、全面にn型不純物、ここではリン(P)をドーズ量が3×1013(1/cm2 )、加速エネルギーが20〜30(keV)の各条件でイオン注入し、ゲート電極11の両側のpウェル2の表面領域には一対の低濃度拡散層13(n- 型)を、ゲート電極パターン12aの両側のpウェル2の表面領域には一対の低濃度拡散層14(n- 型)をそれぞれ形成する。このとき、一対の低濃度拡散層13のうち、素子形成領域7側の低濃度拡散層14(ドレインとなる)は、他方の低濃度拡散層14に比して幅狭に形成されることになる。
【0079】
次に、図12(a)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク15を形成する。このレジストマスク15は、素子形成領域5から素子形成領域6のゲート電極パターン12aの素子形成領域7側の一部を除く部位まで覆うとともに、素子形成領域7上にゲート電極形状に形成される。すなわち、ゲート電極パターン12aの素子活性領域7側は露出した状態となる。
【0080】
続いて、レジストマスク15をマスクとしてドライエッチングを施し、レジストマスク15によって覆われずに露出した素子形成領域6のゲート電極パターン12aの一部を除去して素子形成領域6上にゲート電極12を形成するとともに、素子形成領域7上にゲート電極16を形成する。
【0081】
続いて、レジストマスク15を今度はイオン注入のマスクとして用い、全面にp型不純物、ここではBF2 をドーズ量が4〜5×1013(1/cm2 )、加速エネルギーが50〜70(keV)の各条件でイオン注入する。このとき、素子形成領域6には、素子形成領域7側の低濃度拡散層14が打ち返されて逆導電型(即ち、p- 型)の低濃度拡散層17が形成されるとともに、素子形成領域7には、ゲート電極16の両側のnウェル3の表面領域に低濃度拡散層18(p- 型)が形成される。
【0082】
この工程により、素子形成領域7に低濃度拡散層18(p- 型)を形成すると同時に、素子活性領域6のゲート電極12よりも素子活性領域7側にp型の低濃度拡散層17を形成することができる。
【0083】
次に、図12(b)に示すように、レジストマスク15を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極11,12及び16の側面のみにシリコン酸化膜を残して、サイドウォール19をそれぞれ形成する。
【0084】
続いて、nウェル3上に素子形成領域7を覆う形状のレジストマスクをフォトリソグラフィーにより形成する。そして、このレジストマスクをマスクとして素子形成領域5,6にn型不純物、ここでは砒素(As)をドーズ量が5×1015〜1×1016(1/cm2 )、加速エネルギーが60〜70(keV)の各条件でイオン注入する。
【0085】
これにより、素子形成領域5には各低濃度拡散層13にそれぞれ接続される高濃度拡散層21(n+ 型)を形成するとともに、素子形成領域6には低濃度拡散層14,17にそれぞれ接続される高濃度拡散層22(n+ 型)を形成する。
【0086】
すなわち、サイドウォール19がイオン注入のマスクとして機能するため、素子活性領域6において高濃度不純物拡散層22をゲート電極11,12から離間させて形成することができる。これにより、素子活性領域6において高濃度不純物拡散層22とゲート電極12の下層部位の間に低濃度拡散層17を残存させることが可能である。
【0087】
このときの素子形成領域6の様子は第1の実施形態の図3と同様になる。このように、帯状のゲート電極12の素子形成領域5側には低濃度拡散層14を介して高濃度拡散層22が低濃度拡散層14と接続されて形成され、ゲート電極12の素子形成領域7側には低濃度拡散層17を介して高濃度拡散層22が低濃度拡散層17と接続されて形成されている。
【0088】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はpウェル2上に素子形成領域5,6を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域7にp型不純物、ここではBF2 をドーズ量が3〜5×1015(1/cm2 )、加速エネルギーが65〜70(keV)の各条件でイオン注入し、素子形成領域7に各低濃度拡散層18にそれぞれ接続される高濃度拡散層23(p+ 型)を形成する。
【0089】
ここで、素子形成領域5に形成されたゲート電極11及びその両側の低濃度拡散層13と高濃度拡散層21(ソース/ドレインとなる)からnMOSトランジスタが、素子形成領域7に形成されたゲート電極16及びその両側の低濃度拡散層18と高濃度拡散層23(ソース/ドレインとなる)からpMOSトランジスタがそれぞれ形成されてCMOSトランジスタが構成されるとともに、フィールド酸化膜31上のゲート電極12と、低濃度拡散層14と高濃度拡散層22(ソースとなる)及び低濃度拡散層17と高濃度拡散層22(ドレインとなる)とからCMOSトランジスタの入力保護回路であるフィールドトランジスタ(nMOSトランジスタ)が構成される。
【0090】
なお、上述のpウェル2側のイオン注入とnウェル3側のイオン注入については、その工程順序を逆にしてもよい。
【0091】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第2の実施形態の半導体装置が完成する。
【0092】
この第2の実施形態によるCMOSトランジスタ及びフィールドトランジスタの等価回路は図6と同様である。ここで、CMOSトランジスタのnMOSトランジスタをN、pMOSトランジスタをPとし、フィールドトランジスタをMとする。上述のように、フィールドトランジスタMのドレインがn+ 型の高濃度拡散層22とp- 型の低濃度拡散層17が接合されるとともに、フィールドトランジスタFのゲート酸化膜8が厚いフィールド酸化膜31とされて構成され、ボンディングパッドBPに直接接続される(図6中、●で示す)。従って、このドレインへ静電気が入った際に、通常の動作電圧Vccよりも高くnMOSトランジスタNやpMOSトランジスタPのゲート酸化膜8の破壊耐圧よりは低い適度な電圧でブレークダウンが発生し、サージ電流がVss 側へ抜ける。このとき、フィールドトランジスタMが適度な電圧でブレークダウンを起こすように、高濃度拡散層22と低濃度拡散層17との濃度比を100のオーダーとなるようにすることが好ましい。また、適度な電圧でブレークダウンを起こさせるために、フィ−ルド酸化膜31の膜厚は3000〜5000Åの範囲で形成するのが好適である。
【0093】
以上のように、第2の実施形態によれば、第1の実施形態と同様に、スプリットゲート法により、CMOSトランジスタと共に効率よく形成されるオフセット構造の入力保護回路(フィールトランジスタ)であり、しかも破壊耐圧が高く高機能性を有する入力保護回路が実現される。
【0094】
(第3の実施形態)
続いて、第3の実施形態について説明する。この第3の実施形態においては、半導体装置としてCMOSトランジスタと入出力初段のトランジスタを例示し、その構成を製造方法とともに説明する。即ち、第3の実施形態は、第1及び第2の実施形態とほぼ同様であるが、入力保護回路の代わりに入力保護を兼ねた動作回路に本発明を適用した点で相違する。図13〜図16は、第3の実施形態の半導体装置の製造方法を工程順に示す概略断面図である。また、図17及び図18は、第3の実施形態の半導体装置の製造方法を工程順に示す概略平面図である。図13及び図14は、図17及び図18に示す一点鎖線I−Iに沿った概略断面図を示しており、図15及び図16は図17及び図18に示す一点鎖線II−IIに沿った概略断面図を示している。そして、図19は図16における半導体装置の一部を詳細に示した断面図である。なお、第1の実施形態の半導体装置に対応する部材等については同符号を記す。
【0095】
先ず、図13(a)及び図15(a)に示すように、nウェル3及びpウェル2、フィールド酸化膜4を形成してシリコン半導体装置1上に素子形成領域5,6及び7を画定し、ゲート酸化膜8を形成する。
【0096】
次に、図13(b)及び図15(b)に示すように、CVD法によりフィールド酸化膜4上を含む全面にn型不純物としてリン(P)がドープされた多結晶シリコン膜9を堆積形成する。
【0097】
次に、図13(c)及び図15(c)に示すように、多結晶シリコン膜9にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域5に所定形状のゲート電極11を、素子形成領域6に所定形状のゲート電極パターン12aをそれぞれ形成する。ここで、図17(a)中の一点鎖線I−Iに沿った断面図が図13(c)である、このとき、ゲート電極パターン12をその中心部位が素子形成領域6上で素子形成領域7側へ寄った形状に形成するとともに、素子形成領域7からその近傍のフィールド酸化膜4上にかけて多結晶シリコン膜9を残しておく。
【0098】
続いて、素子形成領域5,6上のゲート電極11,12a及び素子形成領域7上に残存した多結晶シリコン膜9をマスクとして、全面にn型不純物、ここではリン(P)をドーズ量が3×1013(1/cm2 )、加速エネルギーが20〜30(keV)の各条件でイオン注入し、ゲート電極11の両側のpウェル2の表面領域には一対の低濃度拡散層13(n- 型)を、ゲート電極パターン12aの両側のpウェル2の表面領域には一対の低濃度拡散層14(n- 型)をそれぞれ形成する。このとき、一対の低濃度拡散層13のうち、素子形成領域7側の低濃度拡散層14(ドレインとなる)は、他方の低濃度拡散層14に比して幅狭に形成されることになる。
【0099】
次に、図14(a)、図16(a)及び図17(b)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク32を形成する。ここで、図17(b)中の一点鎖線I−Iに沿った断面図が図14(a)であり、図17(b)中の一点鎖線II−IIに沿った断面図が図16(a)である。レジストマスク32は、図16(a)及び図17(b)に示すように、ゲート電極パターン12aの長手方向における素子活性領域6の中央位置では、ゲート電極パターン12aのゲート幅方向の全域及び側面まで覆うように形成される。また、図17(b)に示すように、ゲート電極パターン12aの長手方向における素子活性領域6の端部位置では、素子活性領域7側のゲート電極パターン12aが露出するように形成される。さらに、素子形成領域7上においてもゲート電極形状に形成される。
【0100】
続いて、レジストマスク32をマスクとしてドライエッチングを施し、素子形成領域6のゲート電極パターン12aの一部を除去して素子形成領域6上にゲート電極12を形成するとともに、素子形成領域7上にゲート電極16を形成する。ここで、ゲート電極12はレジストマスク32の形状に倣った形状に形成され、ゲート幅方向の素子活性領域7側には突出部26が形成される。
【0101】
続いて、図18(a)に示すように、レジストマスク32を今度はイオン注入のマスクとして用い、全面にp型不純物、ここではBF2 をドーズ量が4〜5×1013(1/cm2 )、加速エネルギーが50〜70(keV)の各条件でイオン注入する。このとき、素子形成領域6には、素子形成領域7側の低濃度拡散層14の一部が打ち返されて逆導電型(即ち、p- 型)の低濃度拡散層17が形成されるとともに、素子形成領域7には、ゲート電極16の両側のnウェル3の表面領域に低濃度拡散層18(p- 型)が形成される。このときの図16(a)に示す素子形成領域6の近傍を拡大した断面図が図19(a)である。このとき、図19(a)に示すように、ゲート電極パターン12aの一部であってレジストマスク32により側面まで覆われた部分により、その直下の低濃度拡散層14の部分は元の導電型(n- )のまま保持される。
【0102】
この工程により、素子形成領域7に低濃度拡散層18(p- 型)を形成すると同時に、素子活性領域6のゲート電極12よりも素子活性領域7側にp型の低濃度拡散層17を形成することができる。
【0103】
次に、図14(b)及び図16(b)に示すように、レジストマスク32を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極11,12及び16の側面のみにシリコン酸化膜を残して、サイドウォール19をそれぞれ形成する。この際、好適にはサイドウォール19によって低濃度不純物拡散層14を覆うようにする。
【0104】
次に、nウェル3上に素子形成領域7を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域5,6にn型不純物、ここでは砒素(As)をドーズ量が5×1015〜1×1016(1/cm2 )、加速エネルギーが60〜70(keV)の各条件でイオン注入し、素子形成領域5には各低濃度拡散層13にそれぞれ接続される高濃度拡散層21(n+ 型)を形成するとともに、素子形成領域6には低濃度拡散層14,17にそれぞれ接続される高濃度拡散層22(n+ 型)を形成する。
【0105】
すなわち、サイドウォール19がイオン注入のマスクとして機能するため、素子活性領域6において高濃度不純物拡散層22をゲート電極12から離間させて形成することができる。これにより、素子活性領域6において高濃度不純物拡散層22とゲート電極12の下層部位の間に低濃度拡散層14,17を残存させることが可能である。
【0106】
図18(b)は、このときの素子形成領域6の様子を示している(ただし、サイドウォール19は省略している)。また、図16(b)に示す素子形成領域6の近傍を拡大した断面図が図19(b)である。帯状のゲート電極12の素子形成領域5側には低濃度拡散層14を介して高濃度拡散層22が低濃度拡散層14と接続されて形成されている。そして、ゲート電極12の素子形成領域7側においては、高濃度拡散層22が突出部26の両側に形成されたサイドウォール19の下層に残存した低濃度不純物拡散層17と接続されている。そして、素子活性領域6のゲート電極12の長手方向のほぼ中央が両端が高濃度拡散層22が低濃度拡散層14と接続された部分となるように形成されている。
【0107】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はpウェル2上に素子形成領域5,6を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域7にp型不純物、ここではBF2 をドーズ量が3〜5×1015(1/cm2 )、加速エネルギーが65〜70(keV)の各条件でイオン注入し、素子形成領域7に各低濃度拡散層18にそれぞれ接続される高濃度拡散層23(p+ 型)を形成する。
【0108】
ここで、素子形成領域5に形成されたゲート電極11及びその両側の低濃度拡散層13と高濃度拡散層21(ソース/ドレインとなる)からnMOSトランジスタが、素子形成領域7に形成されたゲート電極16及びその両側の低濃度拡散層18と高濃度拡散層23(ソース/ドレインとなる)からpMOSトランジスタがそれぞれ形成されてCMOSトランジスタが構成される。更に、ゲート電極12と、低濃度拡散層14と高濃度拡散層22(ソースとなる)並びに低濃度拡散層14及び低濃度拡散層17と高濃度拡散層22(ドレインとなる)とから入出力初段のトランジスタが構成される。
【0109】
なお、上述のpウェル2側のイオン注入とnウェル3側のイオン注入については、その工程順序を逆にしてもよい。
【0110】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第3の実施形態の半導体装置が完成する。
【0111】
図20(a)は、第3の実施形態によるCMOSトランジスタ及び入出力初段のトランジスタの等価回路図である。ここで、CMOSトランジスタのnMOSトランジスタをN、pMOSトランジスタをPとし、入出力初段のトランジスタをTとする。上述のように、トランジスタTのドレインがn+ 型の高濃度拡散層22とp- 型の低濃度拡散層17が接合される部分(部分aとする)とn+ 型の高濃度拡散層22とn- 型の低濃度拡散層14が接合される部分(部分bとする)とから構成され、ボンディングパッドBPに直接接続される(図20(a)中、●で示す)。従って、トランジスタTは、部分aにより、適度なブレークダウンを保持して入力保護回路としての機能を担保しつつ、部分bにより、通常のトランジスタと等価の動作特性を有する。
【0112】
更に、上述した工程により形成した3つのトランジスタを、図20(b)に示すように接続することが可能である。ここで、CMOSトランジスタのnMOSトランジスタをN、pMOSトランジスタをPとし、入出力初段のトランジスタをTとする。これにより、nMOSトランジスタ、pMOSトランジスタPによって通常のCMOSトランジスタを構成し、トランジスタTによって上述したように適度なブレークダウンを保持して入力保護回路としての機能を担保することができる。
【0113】
以上のように、第3の実施形態によれば、スプリットゲート法により、CMOSトランジスタと共に効率よく形成される入力保護機能を備えた動作回路であり、しかも破壊耐圧が高く高機能性を有する動作回路が実現される。
【0114】
(第4の実施形態)
続いて、第4の実施形態について説明する。この第4の実施形態においては、半導体装置としてCMOSトランジスタと入出力初段のトランジスタを例示し、その構成を製造方法とともに説明する。即ち、入力保護を兼ねた動作回路であるCMOSトランジスタに入力保護回路を追加した例を示す。図21〜図24は、第4の実施形態の半導体装置の製造方法を工程順に示す概略断面図である。また、図25及び図26は、第4の実施形態の半導体装置の製造方法を工程順に示す概略平面図である。図21及び図22は、図25及び図26に示す一点鎖線I−Iに沿った概略断面図を示しており、図23及び図24は図25及び図26に示す一点鎖線II−IIに沿った概略断面図を示している。そして、図27は図22(b)における半導体装置の一部を詳細に示した断面図である。なお、第1の実施形態の半導体装置に対応する部材等については同符号を記す。
【0115】
先ず、図21(a)及び図23(a)に示すように、nウェル3及びpウェル2、フィールド酸化膜4を形成してシリコン半導体装置1上に素子形成領域5,6及び7を画定し、ゲート酸化膜8を形成する。
【0116】
次に、図21(b)及び図23(b)に示すように、CVD法によりフィールド酸化膜4上を含む全面にn型不純物としてリン(P)がドープされた多結晶シリコン膜9を堆積形成する。
【0117】
次に、図21(c)及び図23(c)に示すように、多結晶シリコン膜9にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子形成領域5に所定形状のゲート電極パターン11aを、素子形成領域6に所定形状のゲート電極パターン12aをそれぞれ形成する。
【0118】
図25及び図26は、素子活性領域5の概略平面図を示している。ここで、図25(a)中の一点鎖線I−Iに沿った断面図が図21(c)である、このとき、ゲート電極パターン11a,12aをその中心部位が素子形成領域5,6上で素子形成領域7側へ寄った形状に形成するとともに、素子形成領域7からその近傍のフィールド酸化膜4上にかけて多結晶シリコン膜9を残しておく。
【0119】
続いて、素子形成領域5,6上のゲート電極パターン11a,12a及び素子形成領域7上に残存した多結晶シリコン膜9をマスクとして、全面にn型不純物、ここではリン(P)をドーズ量が3×1013(1/cm2 )、加速エネルギーが20〜30(keV)の各条件でイオン注入し、ゲート電極パターン11aの両側のpウェル2の表面領域には一対の低濃度拡散層13(n- 型)を、ゲート電極パターン12aの両側のpウェル2の表面領域には一対の低濃度拡散層14(n- 型)をそれぞれ形成する。このとき、一対の低濃度拡散層13,14のうち、素子形成領域7側の低濃度拡散層13,14(ドレインとなる)は、他方の低濃度拡散層13,14に比して幅狭に形成されることになる。
【0120】
次に、図22(a)、図24(a)及び図25(b)に示すように、全面にフォトレジストを塗布し、フォトリソグラフィーによりレジストマスク32を形成する。前述したように図25及び図26は素子活性領域5における概略平面図を示している。ここで、図25(b)中の一点鎖線I−Iに沿った断面図が図22(a)であり、図25(b)中の一点鎖線II−IIに沿った断面図が図24(a)である。素子活性領域5におけるレジストマスク32は、図24(a)及び図25(b)に示すように、ゲート電極パターン11aの長手方向における素子活性領域5の中央位置では、ゲート電極パターン11aのゲート幅方向の全域及び側面まで覆うように形成される。また、図25(b)に示すように、ゲート電極パターン11aの長手方向における素子活性領域6の端部位置では、素子活性領域7側のゲート電極パターン11aが露出するように形成される。また、素子活性領域6においては、レジストマスク32は第1の実施形態と同様にゲート電極パターン12aの素子活性領域7側を露出させるように形成される。さらに、レジストマスク32は素子形成領域7上においてもゲート電極形状に形成される。
【0121】
続いて、レジストマスク32をマスクとしてドライエッチングを施し、素子形成領域5においては、第3の実施形態と同様にゲート電極パターン11aの一部を除去して素子形成領域5上にゲート電極11を形成する。また、素子活性領域6においては第1の実施形態と同様にしてゲート電極パターン12aの一部を除去して素子形成領域6上にゲート電極12を形成する。さらに、素子形成領域7上においてはゲート電極16を形成する。ここで、ゲート電極11は、レジストマスク32の形状に倣った形状に形成され、ゲート幅方向の素子活性領域7側には突出部27が形成される。
【0122】
続いて、レジストマスク32を今度はイオン注入のマスクとして用い、全面にp型不純物、ここではBF2 をドーズ量が4〜5×1013(1/cm2 )、加速エネルギーが50〜70(keV)の各条件でイオン注入する。このとき、素子形成領域5,6には、素子形成領域7側の低濃度拡散層14の一部が打ち返されて逆導電型(即ち、p- 型)の低濃度拡散層17が形成されるとともに、素子形成領域7には、ゲート電極16の両側のnウェル3の表面領域に低濃度拡散層18(p- 型)が形成される。このとき、第3の実施形態と同様に素子活性領域5においては、図19(a)に示すように、ゲート電極パターン12aの一部であってレジストマスク32により側面まで覆われた部分により、その直下の低濃度拡散層14の部分は元の導電型(n- )のまま保持される。
【0123】
次に、図22(b)及び図24(b)に示すように、レジストマスク32を灰化処理等により除去した後、全面にシリコン酸化膜を堆積形成し、このシリコン酸化膜の全面を異方性エッチングして、ゲート電極11,12及び16の側面のみにシリコン酸化膜を残して、サイドウォール19をそれぞれ形成する。
【0124】
次に、pウェル2上の素子活性領域6及びnウェル3上の素子形成領域7を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域6にn型不純物、ここでは砒素(As)をドーズ量が5×1015〜1×1016(1/cm2 )、加速エネルギーが60〜70(keV)の各条件でイオン注入し、素子形成領域6には低濃度拡散層14,17にそれぞれ接続される高濃度拡散層22(n+ 型)を形成する。
【0125】
すなわち、サイドウォール19がイオン注入のマスクとして機能するため、素子活性領域5において高濃度不純物拡散層21をゲート電極11から離間させて形成することができる。これにより、素子活性領域5において高濃度不純物拡散層21とゲート電極11の下層部位の間に低濃度拡散層13,17を残存させることが可能である。
【0126】
その後、pウェル2上の素子活性領域5及びnウェル3上の素子形成領域7を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域5にn型不純物、ここでは砒素(As)をドーズ量が1〜3×1015(1/cm2 )、加速エネルギーが50〜60(keV)の各条件でイオン注入する。
【0127】
この条件でイオン注入を行うことにより、素子活性領域6において砒素(As)を低濃度拡散層14,17の底に到達しないようにすることができる。これにより、素子形成領域6においては、pウェル2内で低濃度拡散層13,17に覆われるように高濃度拡散層22を形成することが可能である。
【0128】
図26(b)は、このときの素子形成領域5の様子を示す平面図である(ただし、サイドウォール19は省略している)。また、図22(b)に示す素子形成領域5,6の近傍を拡大した断面図が図27である。素子活性領域5においては第3の実施形態と同様に、帯状のゲート電極11の素子形成領域6と反対側には、低濃度拡散層14を介して高濃度拡散層22が低濃度拡散層14と接続されて形成されている。そして、ゲート電極11の素子形成領域6側においては、高濃度拡散層22がサイドウォール19の下層に形成された低濃度拡散層17と接続されている。そして、素子活性領域5のゲート長手方向の略中央においては、両端の高濃度拡散層22が低濃度拡散層14と接続された部分となるように形成されている。
【0129】
また、図27に示すように、第4の実施形態では素子活性領域6においてpウェル2内で低濃度拡散層14,17に覆われるように高濃度拡散層22を形成することができるため、素子活性領域5に形成された低濃度不純物拡散層17とともに入力保護機能をもたせることができる。
【0130】
続いて、上述のレジストマスクを灰化処理等により除去した後、今度はpウェル2上に素子形成領域5,6を覆う形状のレジストマスクをフォトリソグラフィーにより形成し、このレジストマスクをマスクとして素子形成領域7にp型不純物、ここではBF2 をドーズ量が3〜5×1015(1/cm2 )、加速エネルギーが65〜70(keV)の各条件でイオン注入し、素子形成領域7に各低濃度拡散層18にそれぞれ接続される高濃度拡散層23(p+ 型)を形成する。
【0131】
ここで、素子形成領域6に形成されたゲート電極12及びその両側の低濃度拡散層14と高濃度拡散層22(ソース/ドレインとなる)から入力保護機能のみを有するnMOSトランジスタが形成される。また、素子形成領域5に形成されたゲート電極11及びその両側の低濃度拡散層13,17と高濃度拡散層21(ソース/ドレインとなる)からnMOSトランジスタが、素子形成領域7に形成されたゲート電極16及びその両側の低濃度拡散層18と高濃度拡散層23(ソース/ドレインとなる)からpMOSトランジスタがそれぞれ形成されてCMOSトランジスタが構成される。素子活性領域5におけるnMOSトランジスタは、低濃度不純物拡散層17が形成された部分で適度なブレークダウンを保持して入力保護回路としての機能を担保することができ、低濃度不純物拡散層14が形成された領域で通常のトランジスタとして機能させることが可能である。
【0132】
なお、上述のpウェル2側のイオン注入とnウェル3側のイオン注入については、その工程順序を逆にしてもよい。
【0133】
しかる後、層間絶縁膜や各種配線層等の形成を経て、第4の実施形態の半導体装置が完成する。
【0134】
図8は、第4の実施形態によるCMOSトランジスタ及び入出力初段のトランジスタの等価回路図であり、その結線された様子を断面図とともに示す模式図は図7と同様である。ここで、CMOSトランジスタのnMOSトランジスタであって入出力初段の保護回路機能を有するトランジスタをT、pMOSトランジスタをPとし、保護回路機能を有するトランジスタをMとする。
【0135】
上述のように、トランジスタTのドレインがn+ 型の高濃度拡散層22とp- 型の低濃度拡散層17が接合される部分(部分aとする)とn+ 型の高濃度拡散層22とn- 型の低濃度拡散層14が接合される部分(部分bとする)とから構成され、ボンディングパッドBPに直接接続される(図8中、●で示す)。従って、トランジスタTは、部分aにより、適度なブレークダウンを保持して入力保護回路としての機能を担保しつつ、部分bにより、通常のトランジスタと等価の動作特性を有する。
【0136】
また、第4の実施形態ではp型の低濃度拡散層を有するトランジスタMを入出力初段のトランジスタと並列するように設けているため(図8中、○で示す)、トランジスタMとトランジスタTの双方に入力保護回路としての機能をもたせることができ、保護機能を強化して半導体装置の信頼性をより一層高めることが可能である。
【0137】
以上のように、第4の実施形態によれば、スプリットゲート法により、CMOSトランジスタと共に効率よく形成される入力保護機能を備えた動作回路であり、しかも破壊耐圧が高く高機能性を有する動作回路が実現される。
【0138】
【発明の効果】
本発明によれば、スプリットゲート法により、CMOSトランジスタと共に効率良く形成される入力保護機能(及び入力保護をもつ動作回路)であり、しかも破壊耐圧が高く高機能性を有する入力保護回路(及び入力保護をもつ動作回路)を実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における半導体装置の製造方法を工程順に示す概略断面図である。
【図2】本発明の第1の実施形態における半導体装置の製造方法を工程順に示す概略断面図である。
【図3】本発明の第1の実施形態による半導体装置の入力保護回路のゲート電極近傍を示す概略平面図である。
【図4】本発明の第1の実施形態による半導体装置の入力保護回路のゲート電極近傍を示す概略断面図である。
【図5】本発明の第1の実施形態による半導体装置の他の例において、入力保護回路のゲート電極近傍を示す概略断面図である。
【図6】本発明の第1の実施形態による半導体装置の等価回路図である。
【図7】本発明の第1の実施形態による半導体装置の結線状態を示す概略断面図である。
【図8】本発明の第4の実施形態による半導体装置の等価回路図である。
【図9】本発明の第1の実施形態の変形例による半導体装置の等価回路図である。
【図10】本発明の第1の実施形態の変形例による半導体装置の結線状態を示す概略断面図である。
【図11】本発明の第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図12】本発明の第2の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図13】本発明の第3の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図14】本発明の第3の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図15】本発明の第3の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図16】本発明の第3の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図17】本発明の第3の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図18】本発明の第3の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図19】本発明の第3の実施形態による半導体装置の製造方法において、主要な各工程を示す概略断面図である。
【図20】本発明の第3の実施形態による半導体装置の等価回路図である。
【図21】本発明の第4の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図22】本発明の第4の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図23】本発明の第4の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図24】本発明の第4の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
【図25】本発明の第4の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図26】本発明の第4の実施形態による半導体装置の製造方法を工程順に示す概略平面図である。
【図27】本発明の第4の実施形態による半導体装置の製造方法において、主要な工程を示す概略断面図である。
【符号の説明】
1 シリコン半導体基板
2 pウェル
3 nウェル
4,31 フィ−ルド酸化膜
5〜7 素子形成領域
8 ゲ−ト酸化膜
9 多結晶シリコン膜
11,12,16 ゲ−ト電極
11a,12a ゲ−ト電極パタ−ン
13,14,17,18 低濃度拡散層
15,32 レジストマスク
19 サイドウォ−ル
21,22,23 高濃度拡散層
26,27 突出部
31 フィ−ルド酸化膜
Claims (27)
- 半導体基板上に少なくとも第1のトランジスタが形成された半導体装置であって、
前記第1のトランジスタは、
前記半導体基板上に第1の絶縁膜を介して形成された第1のゲートを備え、
前記第1のゲートの一方の片側の前記半導体基板の表面領域に形成された第1の導電領域と、
前記第1のゲートの他方の片側の前記半導体基板の表面領域に形成された第2の導電領域と、
前記第1のゲートの前記一方の片側の下層部位と前記第1の導電領域との間の前記半導体基板の表面領域に形成された第3の導電領域と、
前記第1のゲートの前記他方の片側の下層部位と前記第2の導電領域との間の前記半導体基板の表面領域に形成された第4の導電領域とを備え、
前記第1、第2、第3の導電領域は同一な導電型であり、前記第4の導電領域は前記第3の導電領域の導電型の逆導電型であり、
前記第3の導電領域は前記第1の導電領域より抵抗が高いものであり、
前記第1のゲートは、前記第2の導電領域側に突出部が形成されており、前記第4の導電領域は、前記突出部の両脇における前記半導体基板の表面領域に形成されており、
前記突出部の先端部の下層における前記半導体基板の表面領域には、前記第2の導電領域と同じ導電型の導電領域であって前記第2の導電領域よりも抵抗が高い導電領域が形成されていることを特徴とする半導体装置。 - 前記半導体装置は、前記半導体基板上に形成された第2のトランジスタを更に有し、
前記第2のトランジスタは、前記半導体基板上に第2の絶縁膜を介して形成された第2のゲートと、一対の導電領域とを備え、
前記一対の導電領域の一方の導電領域と、前記第1の導電領域と第2の導電領域の内のどちらか一方の導電領域とが少なくとも結線されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1の絶縁膜は、前記第2の絶縁膜よりも厚く形成されていることを特徴とする請求項2に記載の半導体装置。
- 第3のトランジスタを更に有し、
前記第3のトランジスタは、前記半導体基板上に第3の絶縁膜を介して形成された第3のゲートと、一対の導電領域とを備え、
前記第2のトランジスタと前記第3のトランジスタによりCMOSトランジスタが構成されていることを特徴とする請求項2に記載の半導体装置。 - 第1の半導体領域と、
前記第1の半導体領域上に第1の絶縁膜を介してパターン形成された第1の導電膜と、
前記第1の導電膜の両側の前記第1の半導体領域の表面領域に不純物が導入されて形成されている一対の第1の拡散層とを備えた半導体装置であって、
一方の前記第1の拡散層は、前記第1の導電膜の一方の側縁部分に整合して形成され、前記第1の半導体領域と同じ導電型の第1の低濃度部位と、前記第1の導電膜の両側の側縁部分を覆うように形成された一対のサイドウォールのうちの一方のサイドウォールに整合して形成され、前記第1の半導体領域と逆導電型の第1の高濃度部位とを少なくとも有して構成されており、
他方の前記第1の拡散層は、前記第1の導電膜の他方の側縁部分に整合して形成され、前記第1の半導体領域と逆導電型の第2の低濃度部位と、前記一対のサイドウォールのうちの他方のサイドウォールに整合して形成され、前記第1の半導体領域と逆導電型の第2の高濃度部位とを有して構成されており、
前記第1の導電膜はゲート電極形状に形成されるとともに、そのゲート幅方向の前記一方の第1の拡散層側に突出部を有しており、前記突出部の側縁部における前記第1の半導体領域の表面領域に、前記第1の低濃度部位が形成されており、
前記突出部の先端部の下層における前記第1の半導体領域の表面領域には、前記第1の高濃度部位と同じ導電型の導電領域であって前記第1の高濃度部位よりも抵抗が高い導電領域が形成されていることを特徴とする半導体装置。 - 前記第1の高濃度部位と前記第1の低濃度部位との濃度比が100のオーダーであることを特徴とする請求項5に記載の半導体装置。
- 前記第1の絶縁膜が、前記第1の導電膜の直下において厚い膜厚に形成されていることを特徴とする請求項5又は6に記載の半導体装置。
- 前記第1の低濃度部位の上層は前記サイドウォールによって覆われていることを特徴とする請求項5に記載の半導体装置。
- 前記第1の高濃度部位の側面から下面にかけての領域を覆うように前記第1の低濃度部位が形成されていることを特徴とする請求項5又は6に記載の半導体装置。
- 前記第2の導電領域と前記第4の導電領域は不純物を含有する導電領域であって、前記第2の導電領域と前記第4の導電領域の不純物濃度比が100のオーダーであることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第2の導電領域の側面から下面にかけての領域を覆うように前記第4の導電領域が形成されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第3の導電領域の不純物濃度は前記第1の導電領域の不純物濃度よりも小さいことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第4の導電領域の不純物濃度は前記第2の導電領域の不純物濃度よりも小さいことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第2の導電領域は前記第1のトランジスタのドレインとして機能することを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第3の導電領域と前記第1の導電領域の不純物の濃度比が100のオーダーであることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第1の導電領域の側面から下面にかけての領域を覆うように前記第3の導電領域が形成されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- トランジスタを備えた半導体装置において、
前記トランジスタは、
半導体基板上に絶縁膜を介して形成されたゲートを備え、
前記ゲートの一方の片側の前記半導体基板の表面領域に形成された第1の導電領域と、
前記ゲートの他方の片側の前記半導体基板の表面領域に形成された第2の導電領域とを備え、
前記ゲートは、ゲート幅方向の前記第2の導電領域側に突出部を備え、
少なくとも前記ゲートの前記一方の片側の下層部位と前記第1の導電領域との間の前記半導体基板の表面領域に第3の導電領域を備え、
前記第3の導電領域は、前記第1の導電領域より抵抗が高く、
前記ゲートの前記突出部の先端領域の下層における前記半導体基板の基板表面領域には、前記第2の導電領域より抵抗が高い第4の導電領域が形成され、
前記第1、第2、第3、第4の導電領域は同一な導電型であり、
前記ゲートの前記突出部の側縁部における前記半導体基板の表面領域であって、前記ゲートと前記第2の導電領域との間の領域に、第5の導電領域を備え、
前記第5の導電領域は、前記第3の導電領域の導電型の逆導電型であることを特徴とする半導体装置。 - 前記トランジスタの前記ゲートの側縁を覆うようにサイドウォールが形成され、
前記第3の導電領域と前記第5の導電領域は、前記サイドウォールの下層に形成されていることを特徴とする請求項17に記載の半導体装置。 - 前記第2の導電領域は前記トランジスタのドレインとして機能することを特徴とする請求項17又は18に記載の半導体装置。
- 半導体基板上に同じ導電型の第1及び第2の素子形成領域と、逆導電型の第3の素子形成領域をそれぞれ画定する第1の工程と、
前記第1〜第3の素子形成領域に第1の絶縁膜を形成する第2の工程と、
前記第1〜第3の素子形成領域上を含む前記半導体基板の全面に導電膜を形成する第3の工程と、
前記第1及び第2の素子形成領域上の前記導電膜のみパターニングして、前記第1及び第2の素子形成領域にそれぞれ所定形状に前記導電膜を残す第4の工程と、
前記第1〜第3の素子形成領域に残存した前記導電膜をマスクとして前記第1及び第2の素子形成領域と逆導電型の第1の不純物を前記第1及び第2の素子形成領域にそれぞれ低濃度に導入する第5の工程と、
残存した前記導電膜を再びパターニングして、前記第2の素子形成領域上の前記導電膜の前記第3の素子形成領域側の一部を除去するとともに、前記第3の素子形成領域に所定形状に前記導電膜を残す第6の工程と、
前記第6の工程のパターニングに用いたエッチングマスクをマスクとして前記第1の不純物と逆導電型の第2の不純物を前記第2及び第3の素子形成領域にそれぞれ低濃度に導入し、前記第2の素子形成領域については前記第1の不純物が導入された部位を逆導電型に変える第7の工程と、
前記第1〜第3の素子形成領域の前記導電膜の側面のみにそれぞれ第2の絶縁膜を形成する第8の工程と、
残存した前記導電膜及び前記第2の絶縁膜をマスクとして、前記第1及び第2の素子形成領域側の前記半導体基板には前記第1の不純物と同じ導電型の第3の不純物を、前記第3の素子形成領域側の前記半導体基板には前記第2の不純物と同じ導電型の第4の不純物を選択的にそれぞれ高濃度に導入する第9の工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第2の工程の後、前記第3の工程の前に、前記第1の絶縁膜を選択的に酸化して、前記第2の素子形成領域の前記第1の絶縁膜の一部を厚い膜厚に形成する第10の工程を更に有し、
前記第4の工程において、前記第2の素子形成領域における前記第1の絶縁膜の厚い膜厚の部位に前記導電膜を残すことを特徴とする請求項20に記載の半導体装置の製造方法。 - 前記第6の工程において、前記第2の素子形成領域上の前記導電膜の前記第3の素子形成領域側の一部を除去する際に、前記第3の素子形成領域側の前記導電膜を部分的に残して除去するとともに、
前記第7の工程において、前記導電膜の前記部分的に残った部位の長手方向に近接する前記第2の素子形成領域の部位を元の導電型に保持することを特徴とする請求項20に記載の半導体装置の製造方法。 - 前記第2の素子形成領域において、導入された前記第3の不純物と前記第1の不純物との濃度比を100のオーダーとすることを特徴とする請求項20〜22のいずれか1項に記載の半導体装置の製造方法。
- 第1の素子形成領域に第1のトランジスタが、第2の素子形成領域に前記第1のトランジスタと逆導電型のチャネルが形成された第2のトランジスタがそれぞれ設けられてなるCMOS構造の半導体装置の製造方法において、
前記第1の素子形成領域と前記第2の素子形成領域との間の前記第1の素子形成領域と同じ導電型の部位に第3の素子形成領域を画定し、ゲート絶縁膜を介して前記第1〜第3の素子形成領域を含む全面に導電膜を形成する工程と、
前記導電膜のうち、前記第1及び第3の素子形成領域上の前記導電膜のみをパターニングして、前記第1及び第3の素子形成領域に所定形状にそれぞれ前記導電膜を残す工程と、
残存する前記導電膜をマスクとして、前記第1及び第3の素子形成領域に前記第1及び第3の素子形成領域と逆導電型の第1の不純物を低濃度に導入する工程と、
残存する前記導電膜を再びパターニングして、前記第3の素子形成領域の前記第2のトランジスタ側の前記導電膜の一部を除去するとともに、前記第2の素子形成領域に所定形状に前記導電膜を残す工程と、
前記パターニングに用いたエッチングマスクを用いて、前記第2及び第3の素子形成領域に第1の不純物と逆導電型の第2の不純物を導入し、前記第3の素子形成領域については、前記第2のトランジスタ側の前記第1の不純物の導入部位を低濃度の逆導電型に変える工程と、
前記第1〜第3の素子形成領域に残存する前記導電膜の側面のみに第2の絶縁膜をそれぞれ形成する工程と、
残存する前記導電膜及び前記第2の絶縁膜をマスクとして、前記第1及び第3の素子形成領域には前記第1の不純物と同じ導電型の第3の不純物を、前記第2の素子形成領域には前記第2の不純物と同じ導電型の第4の不純物を選択的にそれぞれ高濃度に導入する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜を選択的に酸化して、前記第3の素子形成領域の前記第1の絶縁膜の一部を厚い膜厚に形成し、この厚い膜厚部位上に前記導電膜を残すようにパターニングすることを特徴とする請求項24に記載の半導体装置の製造方法。
- 前記第3の素子形成領域上の前記導電膜の前記第2のトランジスタ側の一部を除去する際に、前記第2のトランジスタ側の前記導電膜を部分的に残して除去するとともに、
前記導電膜の前記部分的に残った部位の長手方向に近接する前記第3の素子形成領域の部位を元の導電型に保持することを特徴とする請求項24に記載の半導体装置の製造方法。 - 前記第3の素子形成領域において、導入された前記第3の不純物と前記第1の不純物との濃度比を100のオーダーとすることを特徴とする請求項24〜26のいずれか1項に記載の半導体装置の製造方法。
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JPH10335485A (ja) | 1998-12-18 |
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