JP2017085744A - 基準電圧発生回路及びスイッチング電源装置 - Google Patents
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Abstract
【課題】高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。【解決手段】基準電圧発生回路１０は、周期とデューティを外部から設定できる矩形波の電圧パルスを出力する第１デジタルＰＷＭ回路１２−１と第２デジタルＰＷＭ回路１２−２を備え、それぞれの出力に一端を接続した抵抗１４−１，１４−２の他端をコンデンサ１６に共通接続し、抵抗１４−１，１４−２とコンデンサ１６の接続点で発生する電圧を基準電圧Ｖｒｅｆとして取り出す。第１デジタルＰＷＭ回路１２−１に接続した抵抗１４−１の抵抗値Ｒ１に対し、第２デジタルＰＷＭ回路１２−２に接続した抵抗１４−２の抵抗値Ｒ２が十分に大きくなるように、抵抗１４−１，１４−２の抵抗値が設定される。【選択図】図１
Description
本発明は、デジタルプロセッサ等により基準電圧を変更する制御を可能とする基準電圧発生回路及びスイッチング電源装置に関する。
従来、入力電圧をスイッチング素子のオン、オフにより断続電圧に変換し、これを整流・平滑することで直流の出力電圧を得ることができるスイッチング電源装置が広く用いられている。
スイッチング電源装置は、出力電圧を安定な一定の電圧に制御するためのフィードバック制御回路を備えたものが一般的である。また、フィードバック制御回路には、スイッチング電源装置の出力電圧を所定の値に設定するために、基準電圧発生回路が設けられる。
基準電圧発生回路をＤＡコンバータで構成したスイッチング電源装置が知られている（特許文献１）。ＤＡコンバータで構成した基準電圧発生回路は、ＤＡコンバータをデジタルプロセッサで制御することで、スイッチング電源装置の出力電圧を高精度に制御することが可能となる。例えば、スイッチング電源装置のソフトスタート動作の制御をＤＡコンバータとデジタルプロセッサを用いて行うことで、スイッチング電源が起動する際のオーバーシュートを抑制している。
スイッチング電源装置の基準電圧発生回路としてＤＡコンバータを用いる場合、ＤＡコンバータの分解能が十分に高くなければスイッチング電源装置の実用性を低下させてしまう。例えば、５Ｖを出力するスイッチング電源装置の基準電圧発生回路に８ビットのＤＡコンバータを用いたとする。８ビットのＤＡコンバータの分解能は２５６であるので、ＤＡコンバータの電圧設定は、５Ｖ÷２５６＝１９.５ｍＶ単位となり、離散的にしか出力電圧設定ができないスイッチング電源装置となってしまう。
これでは、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の高精度な電圧設定が求められる半導体デバイス用のスイッチング電源装置として用いることが難しい。
スイッチング電源装置として実用的な出力電圧設定精度を得るためには、基準電圧発生回路に最低でも１２ビット（分解能４０９６、５Ｖ出力のスイッチング電源装置では１．２２ｍＶ単位）、可能であれば１４ビット（分解能１６３８４、５Ｖ出力のスイッチング電源装置では０．３０５ｍＶ単位）の分解能を持つＤＡコンバータを用いる必要がある。
ところで、高分解能のＤＡコンバータは高価であるので、これを用いた基準電圧発生回路は、高価なものになってしまうため、スイッチング電源装置も高価なものになってしまうといった問題を持っている。
（デジタルＰＷＭ回路）
スイッチング電源装置の基準電圧発生回路をデジタルプロセッサで制御する方法として、
デジタルプロセッサで制御可能なパルス幅変調回路（以下「デジタルＰＷＭ回路」という）を用いた方法が知られている（特許文献２）。この方法では、デジタルＰＷＭ回路、抵抗、および、コンデンサを用いて基準電圧発生回路を構成し、デジタルＰＷＭ回路の出力を抵抗とコンデンサで平滑することで得た直流電圧を基準電圧として用いる。
スイッチング電源装置の基準電圧発生回路をデジタルプロセッサで制御する方法として、
デジタルプロセッサで制御可能なパルス幅変調回路（以下「デジタルＰＷＭ回路」という）を用いた方法が知られている（特許文献２）。この方法では、デジタルＰＷＭ回路、抵抗、および、コンデンサを用いて基準電圧発生回路を構成し、デジタルＰＷＭ回路の出力を抵抗とコンデンサで平滑することで得た直流電圧を基準電圧として用いる。
デジタルＰＷＭ回路は、市販のワンチップマイクロコンピュータ等のデジタルプロセッサに一般的に内蔵されているもので、マイクロコンピュータでは、タイマと呼ばれている場合もある。デジタルＰＷＭ回路は、安価なマイクロコンピュータにも内蔵されていることから、安価に基準電圧発生回路を構成することができる。
しかしながら、デジタルＰＷＭ回路を用いた基準電圧発生回路によりスイッチング電源装置の出力電圧設定精度を高めた場合には、スイッチング電源装置の出力電圧を高速に変化させる用途には使用できないという欠点を持つ。以下、その理由を説明する。
（デジタルＰＷＭ回路の動作）
図８はデジタルＰＷＭ回路およびこれを用いた従来の基準電圧発生回路を示した回路ブロック図である。図８に示すように、デジタルＰＷＭ回路１００は、カウンタ回路１０４、第１比較回路１０６、第２比較回路１０８、ＲＳ−フリップフロップ回路１１０から構成される。
図８はデジタルＰＷＭ回路およびこれを用いた従来の基準電圧発生回路を示した回路ブロック図である。図８に示すように、デジタルＰＷＭ回路１００は、カウンタ回路１０４、第１比較回路１０６、第２比較回路１０８、ＲＳ−フリップフロップ回路１１０から構成される。
クロック発振回路１０２は、決まった周期ＴｃｋでＨレベルとＬレベルが繰り返されるクロック信号Ｅ１を出力する回路である。デジタルＰＷＭ回路１００がマイクロコンピュータに内蔵されている場合は、ＣＰＵにクロック信号を供給するためのクロック発振回路とデジタルＰＷＭ回路にクロック信号を供給するクロック発振回路を共用して用いる場合が多い。
カウンタ回路１０４は、クロック発振回路１０２が出力するクロック信号Ｅ１をカウントし、第１比較回路１０６及び第２比較回路１０８にカウント値Ｎを出力する。また、リセット信号Ｅ２が入力されると、カウント値Ｎがゼロにリセットされる。
第１比較回路１０６は、外部から設定できる第１設定値Ｓ１を持ち、カウンタ回路１０４が出力するカウント値Ｎが第１設定値Ｓ１と等しくなって、次のクロック信号Ｅ１が入力されるタイミングでリセット信号Ｅ２を出力する。
第２比較回路１０８は、外部から設定できる第２設定値Ｓ２を持ち、カウンタ回路１０４が出力するカウント値Ｎが第２設定値Ｓ２と等しくなったタイミングで出力反転信号Ｅ３を出力する。
ＲＳ−フリップフロップ回路１１０は、第１比較回路１０６が出力するリセット信号Ｅ２が入力されると出力ＱＢがＨレベル、出力ＱがＬレベルとなってこれを維持し、第２比較回路１０８が出力する出力反転信号Ｅ３が入力されると出力ＱＢがＬレベル、出力ＱがＨレベルとなってこれを維持し、出力ＱＢから矩形波信号（ＰＷＭ信号）Ｅ４を出力する。
デジタルＰＷＭ回路１００は、このような構成を持つことで、クロック信号Ｅ１のクロック周期をＴｃｋとすると、Ｔｃｋ×（Ｓ１＋１）の周期で、Ｓ２／（Ｓ１＋１）のデューティを持つ矩形波信号Ｅ４を出力することができる。
図９は図８のデジタルＰＷＭ回路の動作を示したタイムチャートであり、クロック周期Ｔｃｋ＝１００ｎＳ、第１設定値Ｓ１＝３９９９、第２設定値Ｓ２＝１６００とした場合を例にとっている。ここで、図９（Ａ）はクロック信号Ｅ１を示し、図９（Ｂ）はカウンタ回路のカウント値Ｎを示し、図９（Ｃ）はリセット信号Ｅ２を示し、図９（Ｄ）は出力反転信号Ｅ３を示し、図９（Ｅ）は矩形波信号Ｅ４を示す。
（期間Ａの動作）
図９の期間Ａは、カウンタ回路１０４のカウント値Ｎが０から第２設定値Ｓ２に達した瞬間までの期間である。ここでは、ＲＳ-フリップフロップ回路１１０は出力ＱＢがＨレベル、出力ＱがＬレベルとなっている。
図９の期間Ａは、カウンタ回路１０４のカウント値Ｎが０から第２設定値Ｓ２に達した瞬間までの期間である。ここでは、ＲＳ-フリップフロップ回路１１０は出力ＱＢがＨレベル、出力ＱがＬレベルとなっている。
カウンタ回路１０４は、クロック信号Ｅ１がＬレベルからＨレベルに変化するタイミングでカウント値Ｎが１だけ上昇する。カウント値Ｎが第２設定値Ｓ２＝１６００になった瞬間に、第２比較回路１０８が出力反転信号Ｅ３をＲＳ−フリップフロップ回路１１０のセット端子Ｓへ出力する。このとき、ＲＳ−フリップフロップ回路１１０は出力ＱＢがＬレベル、出力ＱがＨレベルとなる。
（期間Ｂの動作）
期間Ｂは、カウンタ回路１０４のカウント値Ｎが０から第１設定値Ｓ１に１を加えた（Ｓ１＋１）に達する直前までの期間である。
期間Ｂは、カウンタ回路１０４のカウント値Ｎが０から第１設定値Ｓ１に１を加えた（Ｓ１＋１）に達する直前までの期間である。
カウンタ回路１０４は、クロック信号Ｅ１がＬレベルからＨレベルに変化するタイミングでカウント値Ｎが１だけ上昇する。カウント値Ｎが第１設定値Ｓ１と等しくなって、次のクロック信号が入力されるタイミングで第１比較回路１０６がリセット信号Ｅ２を出力し、カウンタ回路１０４をリセットする。即ち、カウント値Ｎが（Ｓ１＋１）＝４０００になるタイミングでリセット信号Ｅ２が出力されることで、カウント値Ｎがリセットされて０となる。
このとき、ＲＳ−フリップフロップ回路１１０のリセット端子Ｒへもリセット信号Ｅ２が出力されるため、ＲＳ−フリップフロップ回路１１０の出力ＱＢがＬレベルからＨレベルとなる。従って、デジタルＰＷＭ回路１００から出力される矩形波信号Ｅ４は、
１００ｎＳ×（３９９９＋１）＝４００μＳ
の周期を持つことになる。
１００ｎＳ×（３９９９＋１）＝４００μＳ
の周期を持つことになる。
このようにデジタルＰＷＭ回路１００からは、（期間Ａ）／（期間Ｂ）のデューティｄｕｔｙと期間Ｂの周期Ｔｐｗｍを持った矩形波信号Ｅ４が出力される。期間Ａは（Ｔｃｋ×Ｓ２）であり、期間Ｂは｛Ｔｃｋ×（Ｓ１＋１）｝であるため、デジタルＰＷＭ回路１００の周期Ｔｐｗｍ、デューティｄｕｔｙは、以下の式で表される。
Ｔｐｍｗ＝Ｔｃｋ×（Ｓ１＋１） （１）
ｄｕｔｙ＝Ｓ２／（Ｓ１＋１） （２）
例えば、図９に示した動作となる図８のデジタルＰＷＭ回路１００からは、周期４００μＳ、デューティ０．４の矩形波信号Ｅ４が出力される。
Ｔｐｍｗ＝Ｔｃｋ×（Ｓ１＋１） （１）
ｄｕｔｙ＝Ｓ２／（Ｓ１＋１） （２）
例えば、図９に示した動作となる図８のデジタルＰＷＭ回路１００からは、周期４００μＳ、デューティ０．４の矩形波信号Ｅ４が出力される。
第１比較回路１０６の第１設定値Ｓ１および第２比較回路１０８の第２設定値Ｓ２は、デジタルプロセッサ等を用いて、外部から設定を変更することが可能であるため、デジタルＰＷＭ回路１００のデューティと周期は自由に設定することができる。
（デジタルＰＷＭ回路を用いた基準電圧発生回路の動作）
デジタルＰＷＭ回路１００を用いた基準電圧発生回路は、デジタルＰＷＭ回路１００の出力する矩形波信号Ｅ４を、抵抗１１２とコンデンサ１１４を用いて平滑した電圧を基準電圧Ｖｒｅｆとしている。基準電圧Ｖｒｅｆは、デジタルＰＷＭ回路１００のＨレベルの出力電圧、Ｌレベルの出力電圧、デジタルＰＷＭ回路１００のデューティで決定される。
デジタルＰＷＭ回路１００を用いた基準電圧発生回路は、デジタルＰＷＭ回路１００の出力する矩形波信号Ｅ４を、抵抗１１２とコンデンサ１１４を用いて平滑した電圧を基準電圧Ｖｒｅｆとしている。基準電圧Ｖｒｅｆは、デジタルＰＷＭ回路１００のＨレベルの出力電圧、Ｌレベルの出力電圧、デジタルＰＷＭ回路１００のデューティで決定される。
例えば、デジタルＰＷＭ回路１００のＨレベルの出力電圧をＶＨ、Ｌレベルの出力電圧をＶＬ、デジタルＰＷＭ回路１００のデューティをｄｕｔｙとすると、基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ＝（ＶＨ−ＶＬ）×ｄｕｔｙ＋ＶＬ （３）
例えば、図８及び図９において、ＶＨ＝５Ｖ、ＶＬ＝０Ｖ、Ｓ１＝３９９９、Ｓ２＝１６００とすると、ｄｕｔｙ＝０.４となるので、図８の基準電圧発生回路は基準電圧Ｖｒｅｆとして２Ｖを出力する。
Ｖｒｅｆ＝（ＶＨ−ＶＬ）×ｄｕｔｙ＋ＶＬ （３）
例えば、図８及び図９において、ＶＨ＝５Ｖ、ＶＬ＝０Ｖ、Ｓ１＝３９９９、Ｓ２＝１６００とすると、ｄｕｔｙ＝０.４となるので、図８の基準電圧発生回路は基準電圧Ｖｒｅｆとして２Ｖを出力する。
（分解能）
デジタルＰＷＭ回路１００を用いた基準電圧発生回路が出力する基準電圧Ｖｒｅｆの電圧分解能は、デジタルＰＷＭ回路１００のデューティ分解能で決定される。デジタルＰＷＭ回路１００はクロック信号Ｅ１をカウントすることで周期Ｔｐｍｗとデューティｄｕｔｙを生成しており、第２設定値Ｓ２が０に設定されたときデューティｄｕｔｙは０になり、設定値Ｓ２が（Ｓ１＋１）に設定されたときデューティｄｕｔｙは１になる。
デジタルＰＷＭ回路１００を用いた基準電圧発生回路が出力する基準電圧Ｖｒｅｆの電圧分解能は、デジタルＰＷＭ回路１００のデューティ分解能で決定される。デジタルＰＷＭ回路１００はクロック信号Ｅ１をカウントすることで周期Ｔｐｍｗとデューティｄｕｔｙを生成しており、第２設定値Ｓ２が０に設定されたときデューティｄｕｔｙは０になり、設定値Ｓ２が（Ｓ１＋１）に設定されたときデューティｄｕｔｙは１になる。
従って、デジタルＰＷＭ回路１００のデューティ分解能は第１設定値Ｓ１で決定され、基準電圧Ｖｒｅｆの電圧分解能となる最小変化幅Ｖｓｔｅｐは以下の式で決定される。
Ｖｓｔｅｐ＝（ＶＨ―ＶＬ）／（Ｓ１＋１） （４）
例えば、図８及び図９において、ＶＨ＝５Ｖ、ＶＬ＝０Ｖ、Ｓ１＝３９９９とすると、図８の基準電圧Ｖｒｅｆの電圧分解能となる最小変化幅Ｖｓｔｅｐは、１.２５ｍＶとなる。
Ｖｓｔｅｐ＝（ＶＨ―ＶＬ）／（Ｓ１＋１） （４）
例えば、図８及び図９において、ＶＨ＝５Ｖ、ＶＬ＝０Ｖ、Ｓ１＝３９９９とすると、図８の基準電圧Ｖｒｅｆの電圧分解能となる最小変化幅Ｖｓｔｅｐは、１.２５ｍＶとなる。
以上より、デジタルＰＷＭ回路１００を用いた基準電圧発生回路において、基準電圧Ｖｒｅｆの電圧分解能を向上させる場合、第１比較回路１０６の第１設定値Ｓ１を大きくする必要がある。
（リップル電圧）
デジタルＰＷＭ回路１００を用いた基準電圧発生回路は、デジタルＰＷＭ回路１００の出力となる矩形波信号Ｅ４を平滑して基準電圧Ｖｒｅｆを作るため、抵抗１１２の抵抗値Ｒ０、コンデンサ１１４の容量Ｃ０、および、矩形波信号Ｅ４の周期Ｔｐｗｍの値で決定されるリップル電圧Ｖｒｉｐが重畳する。出力電圧Ｖｏを、基準電圧Ｖｒｅｆを基に制御を行うスイッチング電源装置の場合、基準電圧Ｖｒｅｆにリップル電圧が重畳していると出力電圧Ｖｏにもリップル電圧が重畳することになる。
デジタルＰＷＭ回路１００を用いた基準電圧発生回路は、デジタルＰＷＭ回路１００の出力となる矩形波信号Ｅ４を平滑して基準電圧Ｖｒｅｆを作るため、抵抗１１２の抵抗値Ｒ０、コンデンサ１１４の容量Ｃ０、および、矩形波信号Ｅ４の周期Ｔｐｗｍの値で決定されるリップル電圧Ｖｒｉｐが重畳する。出力電圧Ｖｏを、基準電圧Ｖｒｅｆを基に制御を行うスイッチング電源装置の場合、基準電圧Ｖｒｅｆにリップル電圧が重畳していると出力電圧Ｖｏにもリップル電圧が重畳することになる。
例えば、基準電圧Ｖｒｅｆ＝２Ｖのとき、出力電圧Ｖｏ＝１２Ｖとなるスイッチング電源装置を考える。出力電圧Ｖoは基準電圧Ｖｒｅｆの６倍になるように制御が行われていることになるので、出力電圧Ｖｏのリップル電圧は基準電圧Ｖｒｅｆのリップル電圧Ｖｒｉｐの６倍の値となる。
一般的なスイッチング電源装置では、出力電圧Ｖｏのリップル電圧は出力電圧の０.２％程度に設計されているが小さいほど望ましい。例えば、１２Ｖを出力するスイッチング電源装置のリップル電圧は２４ｍＶとなる。基準電圧Ｖｒｅｆ＝２Ｖのとき、出力電圧Ｖｏ＝１２Ｖとなるスイッチング電源装置において、出力電圧のリップル電圧を２４ｍＶ以下とする場合、基準電圧Ｖｒｅｆのリップル電圧Ｖｒｉｐを４ｍＶ以下とする必要がある。そこで、基準電圧Ｖｒｅｆに重畳しているリップル電圧Ｖｒｉｐを求めると次のようになる。
デジタルＰＷＭ回路１００がＨレベルのときの出力電圧をＶＨ、Ｌレベルのときの出力電圧を０Ｖとして、以下を説明する。また、抵抗１１２の抵抗値をＲ０、コンデンサ１１４の容量をＣ０とする。デジタルＰＷＭ回路１００の出力がＨレベルのとき、抵抗１１２を流れる電流Ｉｒ０は、以下の式で表される。
Ｉｒ０＝（ＶＨ―Ｖｒｅｆ）／Ｒ０ （５）
Ｉｒ０＝（ＶＨ―Ｖｒｅｆ）／Ｒ０ （５）
抵抗１１２を流れる電流Ｉｒ０は、コンデンサ１１４に流れ込む電流となる。デジタルＰＷＭ回路１００がＨレベルを出力している時間は、デジタルＰＷＭ回路１００の周期Ｔｐｗｍとデューティｄｕｔｙの積である。従って、コンデンサ１１４には、
時間Ｔ＝Ｔｐｗｍ×ｄｕｔｙ
の間、電流Ｉｒ０が流れ込む。この間のコンデンサ１１４の電圧変動ΔＶｃ０がデジタルＰＷＭ回路１００のリップル電圧Ｖｒｉｐとなる。
時間Ｔ＝Ｔｐｗｍ×ｄｕｔｙ
の間、電流Ｉｒ０が流れ込む。この間のコンデンサ１１４の電圧変動ΔＶｃ０がデジタルＰＷＭ回路１００のリップル電圧Ｖｒｉｐとなる。
例えば、図８及び図９ においては、ＶＨ＝５Ｖ、Ｖｒｅｆ＝２Ｖ、Ｔｐｗｍ＝４００μＳ、ｄｕｔｙ＝０.４であるので、Ｖｒｉｐ≦４ｍＶとなる条件は、以下の式で表される。
Ｃ０・Ｒ０ ≧｛ （ＶＨ−Ｖｒｅｆ）・Ｔｐｗｍ・ｄｕｔｙ｝／４ｍＶ
＝ ０.１２ （７）
例えば、Ｃ０＝１０μＦ、Ｒ０＝１２ｋΩとすれば、Ｖｒｉｐ＝４ｍＶが得られる。
Ｃ０・Ｒ０ ≧｛ （ＶＨ−Ｖｒｅｆ）・Ｔｐｗｍ・ｄｕｔｙ｝／４ｍＶ
＝ ０.１２ （７）
例えば、Ｃ０＝１０μＦ、Ｒ０＝１２ｋΩとすれば、Ｖｒｉｐ＝４ｍＶが得られる。
以上より、リップル電圧を小さくしようとする場合、コンデンサ１１４の容量Ｃ０および抵抗１１２の抵抗値Ｒ０を大きくする必要がある。
また、リップル電圧を小さくするための他の方法としては、式（６）からデジタルＰＷＭ回路１００の周期Ｔｐｗｍを短くして周波数を高くする方法がある。
（基準電圧変更時間）
デジタルＰＷＭ回路１００を用いた基準電圧発生回路において、基準電圧Ｖｒｅｆを変更する場合は、デジタルＰＷＭ回路１００からの出力する矩形波信号Ｅ４のデューティを変更する。例えば、図８では、第２比較回路１０８の第２設定値Ｓ２を変更することで、矩形波信号のデューティを変えて、基準電圧Ｖｒｅｆを変更する。
デジタルＰＷＭ回路１００を用いた基準電圧発生回路において、基準電圧Ｖｒｅｆを変更する場合は、デジタルＰＷＭ回路１００からの出力する矩形波信号Ｅ４のデューティを変更する。例えば、図８では、第２比較回路１０８の第２設定値Ｓ２を変更することで、矩形波信号のデューティを変えて、基準電圧Ｖｒｅｆを変更する。
基準電圧Ｖｒｅｆを電圧Ｖｒｅｆ１から電圧Ｖｒｅｆ２に変更する場合、変更に必要な時間を考える。デジタルＰＷＭ回路１００を用いた基準電圧発生回路は、抵抗１１２とコンデンサ１１４を用いた平滑回路を内部に持っているため、平滑回路の時定数τの計算を行うことで、基準電圧Ｖｒｅｆを電圧Ｖｒｅｆ１から電圧Ｖｒｅｆ２に変更する時間を求めることができる。
一般的に、時定数τはτ＝ＲＣで求められる。従って、デジタルＰＷＭ回路１００のデューティを変更してからコンデンサ１１４の容量Ｃ０と抵抗１１２の抵抗値Ｒ０の積で求まる時間τが経過すると、基準電圧Ｖｒｅｆは、
Ｖｒｅｆ＝（Ｖｒｅｆ２―Ｖｒｅｆ１）×０.６３２＋Ｖｒｅｆ１
になっている。
Ｖｒｅｆ＝（Ｖｒｅｆ２―Ｖｒｅｆ１）×０.６３２＋Ｖｒｅｆ１
になっている。
例えば、図８及び図９のデジタルＰＷＭ回路１００を用いた基準電圧発生回路において、第２設定値Ｓ２が１６００のとき基準電圧Ｖｒｅｆは２Ｖであるが、第２設定値Ｓ２を２０００に変更するとデジタルＰＷＭ回路１００のデューティは０.５となり、基準電圧Ｖｒｅｆは２.５Ｖを目指して変化し、０.１２ｓｅｃ（＝１０μＦ×１２ｋΩ）後には、２.３１６Ｖ（＝（２.５Ｖ-２Ｖ）×０.６３２＋２Ｖ）になっている。
このようにスイッチング電源装置の出力電圧を制御するための基準電圧発生回路として、ＤＡコンバータを用いる方法は、基準電圧発生回路は高分解能であることが求められるため、高価なＤＡコンバータが必要となり、基準電圧発生回路が高価なものになってしまう問題がある。
この問題を解決する方法として、前述したように、デジタルＰＷＭ回路から出力された周期とデューティを外部から設定できる矩形波信号を抵抗とコンデンサを用いて平滑して得られた電圧をスイッチング電源の基準電圧とする方法があるが、この方法は、矩形波信号を抵抗とコンデンサにより平滑しているため、基準電圧にリップル電圧が重畳し、基準電圧のリップル電圧は、出力電圧のリップル電圧になってしまう。
一般的に、スイッチング電源装置は出力電圧のリップル電圧が小さいほど良く、出力電圧設定値を変更する際に必要な時間が短いほど良いが、基準電圧のリップル電圧を小さくするためには、矩形波信号の周波数を高くすることが考えられ、周波数を高くしようとすると高速クロックを用いたデジタルＰＷＭ回路が必要となるため、基準電圧発生回路が高価なものになるという問題が発生する。
また、リップル電圧を小さくするためにコンデンサと抵抗の積を大きくする必要があるが、スイッチング電源装置の出力電圧設定値を変更する際に必要な時間を短くするには、コンデンサと抵抗の積を小さくする必要があり、両方を満たすことができない。
従って、従来のデジタルＰＷＭ回路を用いた基準電圧発生回路では、分解能、リップル電圧、設定変更時間の要素を低コストで成り立たせることができないという問題があった。
本発明は、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とするデジタルＰＷＭ回路を用いた基準電圧発生回路及びスイッチング電源装置を提供することを目的とする。
（基準電圧発生回路）
本発明は、基準電圧発生回路に於いて、
周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、
複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、
複数の抵抗の他端を共通接続したコンデンサと、
を備え、
複数の抵抗とコンデンサの接続点に発生する電圧を基準電圧として取り出す構成を備えたことを特徴とする。
本発明は、基準電圧発生回路に於いて、
周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、
複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、
複数の抵抗の他端を共通接続したコンデンサと、
を備え、
複数の抵抗とコンデンサの接続点に発生する電圧を基準電圧として取り出す構成を備えたことを特徴とする。
（２つのパルス幅変調回路の出力抵抗の関係）
複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）に対し第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）が十分に大きな値に設定される。
複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）に対し第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）が十分に大きな値に設定される。
（２つのパルス幅変調回路の出力抵抗比をデューティ分解能に基づき設定）
複数のパルス幅変調回路は所定のデューティ分解能を有し、
複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）と第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）の比（Ｒi+1／Ｒi）が第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、第１抵抗及び第２抵抗の抵抗値が設定される。
複数のパルス幅変調回路は所定のデューティ分解能を有し、
複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）と第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）の比（Ｒi+1／Ｒi）が第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、第１抵抗及び第２抵抗の抵抗値が設定される。
（パルス幅変調回路の詳細とデューティ分解能）
パルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、
カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に第１比較回路から出力されたリセット信号によりリセットされ、
第１比較回路は、カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、カウント値が第１設定値に一致した場合にリセット信号を出力し、
第２比較回路は、カウンタ回路のカウント値を第１設定値以下の外部から設定された第２設定値と比較し、カウント値が第２設定値に一致した場合に出力反転信号を出力し、
出力反転回路は、リセット信号が得られたときに出力をＬレベルからＨレベルに立上げ、出力反転信号が得られた場合に出力をＨレベルからＬレベルに反転して矩形波信号を出力する。
パルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、
カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に第１比較回路から出力されたリセット信号によりリセットされ、
第１比較回路は、カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、カウント値が第１設定値に一致した場合にリセット信号を出力し、
第２比較回路は、カウンタ回路のカウント値を第１設定値以下の外部から設定された第２設定値と比較し、カウント値が第２設定値に一致した場合に出力反転信号を出力し、
出力反転回路は、リセット信号が得られたときに出力をＬレベルからＨレベルに立上げ、出力反転信号が得られた場合に出力をＨレベルからＬレベルに反転して矩形波信号を出力する。
（スイッチング電源装置）
本発明は、
電力変換部、スイッチング素子駆動回路及び基準電圧発生回路を備え、
電力変換部はスイッチング素子のオン、オフによって入力電源が供給する入力電圧を断続電圧に変換すると共に断続電圧を整流平滑して直流電圧を生成し、
スイッチング素子駆動回路は、基準電圧発生回路からの基準電圧に対応してスイッチング素子のオンデューティを制御するスイッチング電源装置に於いて、
基準電圧発生回路は、
周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、
複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、
複数の抵抗の他端を共通接続したコンデンサと、
を備え、
複数の抵抗とコンデンサの接続点で発生する電圧を基準電圧として取り出す構成を備えたことを特徴とする。
本発明は、
電力変換部、スイッチング素子駆動回路及び基準電圧発生回路を備え、
電力変換部はスイッチング素子のオン、オフによって入力電源が供給する入力電圧を断続電圧に変換すると共に断続電圧を整流平滑して直流電圧を生成し、
スイッチング素子駆動回路は、基準電圧発生回路からの基準電圧に対応してスイッチング素子のオンデューティを制御するスイッチング電源装置に於いて、
基準電圧発生回路は、
周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、
複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、
複数の抵抗の他端を共通接続したコンデンサと、
を備え、
複数の抵抗とコンデンサの接続点で発生する電圧を基準電圧として取り出す構成を備えたことを特徴とする。
（２つのパルス幅変調回路の出力抵抗の関係）
スイッチング電源装置に設けた複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）に対し第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）が十分に大きな値に設定される。
スイッチング電源装置に設けた複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）に対し第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）が十分に大きな値に設定される。
（２つのパルス幅変調回路の出力抵抗比をデューティ分解能に基づき設定）
スイッチング電源装置に設けた複数のパルス幅変調回路は所定のデューティ分解能を有し、
複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）と第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）の抵抗値の比（Ｒi+1／Ｒi）が第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、第１抵抗及び第２抵抗の抵抗値が設定される。
スイッチング電源装置に設けた複数のパルス幅変調回路は所定のデューティ分解能を有し、
複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）と第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）の抵抗値の比（Ｒi+1／Ｒi）が第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、第１抵抗及び第２抵抗の抵抗値が設定される。
（パルス幅変調回路の詳細とデューティ分解能）
スイッチング電源装置に設けたパルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、
カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に第１比較回路から出力されたリセット信号によりリセットされ、
第１比較回路は、カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、カウント値が第１設定値に一致した場合にリセット信号を出力し、
第２比較回路は、カウンタ回路のカウント値を第１設定値以下の外部から設定された第２設定値と比較し、カウント値が第２設定値に一致した場合に出力反転信号を出力し、
出力反転回路は、リセット信号が得られたときに出力を正転し、出力反転信号が得られた場合に出力を反転して矩形波信号を出力する。
スイッチング電源装置に設けたパルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、
カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に第１比較回路から出力されたリセット信号によりリセットされ、
第１比較回路は、カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、カウント値が第１設定値に一致した場合にリセット信号を出力し、
第２比較回路は、カウンタ回路のカウント値を第１設定値以下の外部から設定された第２設定値と比較し、カウント値が第２設定値に一致した場合に出力反転信号を出力し、
出力反転回路は、リセット信号が得られたときに出力を正転し、出力反転信号が得られた場合に出力を反転して矩形波信号を出力する。
（基準電圧発生回路の基本的な効果）
本発明は、基準電圧発生回路に於いて、周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、複数の抵抗の他端を共通接続したコンデンサとを備え、複数の抵抗とコンデンサの接続点に発生する電圧を基準電圧として取り出す構成を備えるようにしたため、パルス幅変調回路として低速クロックで動作するデジタルＰＷＭ回路をデューティ分解能を低く設定して用いても、基準電圧の分解能を高くすることが可能となるため、高速クロックで動作する高価なデジタルＰＷＭ回路を用いることなく、矩形波信号の周期を短くすることが可能となり、また、デジタルＰＷＭ回路のデューティ分解能を低く設定したことで矩形波信号の周期を短くできることから、基準電圧の設定電圧変更時間を短くするために、デジタルＰＷＭ回路の出力に接続する抵抗とコンデンサの時定数を小さくした場合でも、基準電圧のリップル電圧が大きくなることが無く、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。
本発明は、基準電圧発生回路に於いて、周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、複数の抵抗の他端を共通接続したコンデンサとを備え、複数の抵抗とコンデンサの接続点に発生する電圧を基準電圧として取り出す構成を備えるようにしたため、パルス幅変調回路として低速クロックで動作するデジタルＰＷＭ回路をデューティ分解能を低く設定して用いても、基準電圧の分解能を高くすることが可能となるため、高速クロックで動作する高価なデジタルＰＷＭ回路を用いることなく、矩形波信号の周期を短くすることが可能となり、また、デジタルＰＷＭ回路のデューティ分解能を低く設定したことで矩形波信号の周期を短くできることから、基準電圧の設定電圧変更時間を短くするために、デジタルＰＷＭ回路の出力に接続する抵抗とコンデンサの時定数を小さくした場合でも、基準電圧のリップル電圧が大きくなることが無く、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。
（２つのパルス幅変調回路の出力抵抗の関係による効果）
また、複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）に対し第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）が十分に大きな値に設定されたため、基準電圧に対しては、第１比較回路からの矩形波信号による電圧変化は直接に基準電圧の電圧変化に反映されることで粗調整として働き、第１比較回路からの矩形波信号による電圧変化は第１抵抗と第２抵抗の大小関係に基づき小さな電圧変化として基準電圧に反映されることで微調整として働き、両者の組合せにより高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。
また、複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）に対し第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）が十分に大きな値に設定されたため、基準電圧に対しては、第１比較回路からの矩形波信号による電圧変化は直接に基準電圧の電圧変化に反映されることで粗調整として働き、第１比較回路からの矩形波信号による電圧変化は第１抵抗と第２抵抗の大小関係に基づき小さな電圧変化として基準電圧に反映されることで微調整として働き、両者の組合せにより高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。
（２つのパルス幅変調回路の出力抵抗比をデューティ分解能に基づき設定する効果）
また、複数のパルス幅変調回路は所定のデューティ分解能を有し、複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）と第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）の比（Ｒi+1／Ｒi）が第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、第１抵抗及び第２抵抗の抵抗値が設定されたため、第１抵抗と第２抵抗の比を第１パルス幅変調回路のデューティ分解能とほぼ等しく設定したことで、デジタルプロセッサ等による外部から周期、デューティ分解能及びデューティを変更する制御により、基準電圧を例えば０Ｖから矩形波信号のＨレベル電圧の範囲で、第１パルス幅変調回路のデューティ分解能と第２パルス幅変調回路のデューティ分解能を掛け合わせた分解能に対応した微小電圧単位に調整が可能となり、基準電圧を高精度に制御することが可能となる。
また、複数のパルス幅変調回路は所定のデューティ分解能を有し、複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒi）と第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒi+1）の比（Ｒi+1／Ｒi）が第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、第１抵抗及び第２抵抗の抵抗値が設定されたため、第１抵抗と第２抵抗の比を第１パルス幅変調回路のデューティ分解能とほぼ等しく設定したことで、デジタルプロセッサ等による外部から周期、デューティ分解能及びデューティを変更する制御により、基準電圧を例えば０Ｖから矩形波信号のＨレベル電圧の範囲で、第１パルス幅変調回路のデューティ分解能と第２パルス幅変調回路のデューティ分解能を掛け合わせた分解能に対応した微小電圧単位に調整が可能となり、基準電圧を高精度に制御することが可能となる。
また、基準電圧は、第１パルス幅変調回路のデューティ分解能と第２パルス幅変調回路のデューティ分解能を掛け合わせた分解能に基づき生成されるため、第１パルス幅変調回路及び第２パルス幅変調回路のデューティ分解能は小さくすることができ、デューティ分解能が小さければ、従来と同じクロック周期とすると、矩形波信号の周期は短くなることで高速動作することとなり、パルス幅変調回路の出力に接続する抵抗とコンデンサの時定数を小さくしても、基準電圧のリップルを小さくすることができる。
その結果、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。
（パルス幅変調回路の詳細とデューティ分解能による効果）
また、パルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に第１比較回路から出力されたリセット信号によりリセットされ、第１比較回路は、カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、カウント値が第１設定値に一致した場合にリセット信号を出力し、第２比較回路は、カウンタ回路のカウント値を外部から設定された第２設定値と比較し、カウント値が第２設定値に一致した場合に出力反転信号を出力し、出力反転回路は、リセット信号が得られたときに出力を正転し、出力反転信号が得られた場合に出力を反転して矩形波信号を出力するようにしたため、このような構成を備えた第１パルス幅変調回路と第２パルス幅変調回路に対し、デジタルプロセッサ等により外部から第１設定値を変更することで矩形波信号の周期とデューティ分解能を変更する制御ができ、また、第２設定値を変更することで矩形波信号のデューティを変更する制御が可能となり、第１パルス幅変調回路のデューティ分解能と第２パルス幅変調回路のデューティ分解能を掛け合わせた分解能に対応した微小電圧単位に基準電圧の調整が可能となり、基準電圧を高精度に制御することができる。
また、パルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に第１比較回路から出力されたリセット信号によりリセットされ、第１比較回路は、カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、カウント値が第１設定値に一致した場合にリセット信号を出力し、第２比較回路は、カウンタ回路のカウント値を外部から設定された第２設定値と比較し、カウント値が第２設定値に一致した場合に出力反転信号を出力し、出力反転回路は、リセット信号が得られたときに出力を正転し、出力反転信号が得られた場合に出力を反転して矩形波信号を出力するようにしたため、このような構成を備えた第１パルス幅変調回路と第２パルス幅変調回路に対し、デジタルプロセッサ等により外部から第１設定値を変更することで矩形波信号の周期とデューティ分解能を変更する制御ができ、また、第２設定値を変更することで矩形波信号のデューティを変更する制御が可能となり、第１パルス幅変調回路のデューティ分解能と第２パルス幅変調回路のデューティ分解能を掛け合わせた分解能に対応した微小電圧単位に基準電圧の調整が可能となり、基準電圧を高精度に制御することができる。
また、基準電圧は、第１パルス幅変調回路のデューティ分解能と第２パルス幅変調回路のデューティ分解能を掛け合わせた分解能に基づき生成されるため、第１パルス幅変調回路及び第２パルス幅変調回路の第１設定値を小さな値に設定することでデューティ分解能を小さくすることができ、デューティ分解能が小さければ、従来と同じクロック周期とすると、矩形波信号の周期は短くなることで高速動作することとなり、パルス幅変調回路の出力に接続する抵抗とコンデンサの時定数を小さくしても基準電圧のリップルを小さくすることができる。
その結果、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さを低コストで両立可能とする。
（スイッチング電源装置の効果）
本発明は、電力変換部、スイッチング素子駆動回路及び基準電圧発生回路を備え、電力変換部はスイッチング素子のオンオフによって入力電源が供給する入力電圧を断続電圧に変換すると共に断続電圧を整流平滑して直流電圧を生成し、スイッチング素子駆動回路は、基準電圧発生回路からの基準電圧に対応してスイッチング素子のオンデューティを制御するスイッチング電源装置に於いて、基準電圧発生回路は、周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、複数の抵抗の他端を共通接続したコンデンサとを備え、複数の抵抗とコンデンサの接続点で発生する電圧を基準電圧として取り出す構成を備えるようにしたため、前述した本発明による基準電圧発生回路の効果により、デジタルプロセッサ等で高精度かつ高速応答に出力電圧を制御でき、出力電圧リップルが小さいスイッチング電源装置を低コストで作ることができる。
本発明は、電力変換部、スイッチング素子駆動回路及び基準電圧発生回路を備え、電力変換部はスイッチング素子のオンオフによって入力電源が供給する入力電圧を断続電圧に変換すると共に断続電圧を整流平滑して直流電圧を生成し、スイッチング素子駆動回路は、基準電圧発生回路からの基準電圧に対応してスイッチング素子のオンデューティを制御するスイッチング電源装置に於いて、基準電圧発生回路は、周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、複数の抵抗の他端を共通接続したコンデンサとを備え、複数の抵抗とコンデンサの接続点で発生する電圧を基準電圧として取り出す構成を備えるようにしたため、前述した本発明による基準電圧発生回路の効果により、デジタルプロセッサ等で高精度かつ高速応答に出力電圧を制御でき、出力電圧リップルが小さいスイッチング電源装置を低コストで作ることができる。
なお、スイッチング電源装置におけるそれ以外の特徴による効果は、基準電圧発生回路の場合と基本的に同様となる。
［基準電圧発生回路の第１実施形態］
図１はデジタルＰＷＭ回路を２回路設けた基準電圧発生回路の概略を示した回路ブロック図、図２は図１の基準電圧発生回路につきデジタルＰＷＭ回路の具体的な回路構成を含めて示した回路ブロック図、図３は基準電圧発生回路のコンデンサ容量を無限大とした場合の等価回路を示した回路ブロック図である。
図１はデジタルＰＷＭ回路を２回路設けた基準電圧発生回路の概略を示した回路ブロック図、図２は図１の基準電圧発生回路につきデジタルＰＷＭ回路の具体的な回路構成を含めて示した回路ブロック図、図３は基準電圧発生回路のコンデンサ容量を無限大とした場合の等価回路を示した回路ブロック図である。
（基準電圧発生回路の概略）
図１に示すように、本実施形態の基準電圧発生回路１０は、第１パルス幅変調回路として機能する第１デジタルＰＷＭ回路１２−１と第２パルス幅変調回路として機能する第２デジタルＰＷＭ回路１２−２を備え、第１デジタルＰＷＭ回路１２−１の出力に第１抵抗１４−１の一端を接続し、第２デジタルＰＷＭ回路１２−２の出力に第２抵抗１４−２の一端を接続し、第１抵抗１４−１及び第２抵抗１４−２の他端はコンデンサ１６の一端に共通接続し、第１抵抗１４−１、第２抵抗１４−２及びコンデンサ１６の接続点から出力端子１８に接続し、基準電圧Ｖｒｅｆを得る構成としている。
図１に示すように、本実施形態の基準電圧発生回路１０は、第１パルス幅変調回路として機能する第１デジタルＰＷＭ回路１２−１と第２パルス幅変調回路として機能する第２デジタルＰＷＭ回路１２−２を備え、第１デジタルＰＷＭ回路１２−１の出力に第１抵抗１４−１の一端を接続し、第２デジタルＰＷＭ回路１２−２の出力に第２抵抗１４−２の一端を接続し、第１抵抗１４−１及び第２抵抗１４−２の他端はコンデンサ１６の一端に共通接続し、第１抵抗１４−１、第２抵抗１４−２及びコンデンサ１６の接続点から出力端子１８に接続し、基準電圧Ｖｒｅｆを得る構成としている。
（第１デジタルＰＷＭ回路）
図２に示すように、基準電圧発生回路１０に設けた第１デジタルＰＷＭ回路１２−１は、カウンタ回路２０−１、第１比較回路２２−１、第２比較回路２４−１、ＲＳ−フリップフロップ回路２６−１から構成される。
図２に示すように、基準電圧発生回路１０に設けた第１デジタルＰＷＭ回路１２−１は、カウンタ回路２０−１、第１比較回路２２−１、第２比較回路２４−１、ＲＳ−フリップフロップ回路２６−１から構成される。
カウンタ回路２０−１は、クロック発振回路１５−１が出力するクロック信号Ｅ１１をカウントし、第１比較回路２２−１及び第２比較回路２４−１にカウント値Ｎ１を出力する。また、カウンタ回路２０−１にリセット信号Ｅ１２が入力されると、カウント値Ｎ１がゼロにリセットされる。
第１比較回路２２−１は、外部から設定できる第１設定値Ｓ１１を持ち、カウンタ回路２０−１が出力するカウント値Ｎ１が第１設定値Ｓ１１と等しくなって、次のクロック信号Ｅ１１が入力されるタイミングでリセット信号Ｅ１２を出力する。
第２比較回路２４−１は、外部から設定できる第２設定値Ｓ１２を持ち、カウンタ回路２０−１が出力するカウント値Ｎ１が第２設定値Ｓ１２と等しくなったタイミングで出力反転信号Ｅ１３を出力する。
ＲＳ−フリップフロップ回路２６−１は、出力反転回路として機能し、第１比較回路２２−１が出力するリセット信号Ｅ１２が入力されると出力ＱＢがＨレベル、出力ＱがＬレベルとなってこれを維持し、第２比較回路２４−１が出力する出力反転信号Ｅ１３が入力されると出力ＱＢがＬレベル、出力ＱがＨレベルとなってこれを維持し、出力ＱＢから矩形波信号（ＰＷＭ信号）Ｅ１４を出力する。
これにより第１デジタルＰＷＭ回路１２−１は、周期Ｔｐｗｍ１とデューティｄｕｔｙ1をもつ矩形波信号Ｅ１４を出力する。ここで、周期Ｔｐｗｍ１とデューティｄｕｔｙ1は次式で与えられる。
Ｔｐｗｍ１＝Ｔｃｋ１×（Ｓ１１＋１）
ｄｕｔｙ1＝Ｓ１２／（Ｓ１１＋１）
Ｔｐｗｍ１＝Ｔｃｋ１×（Ｓ１１＋１）
ｄｕｔｙ1＝Ｓ１２／（Ｓ１１＋１）
（第２デジタルＰＷＭ回路）
図２に示すように、基準電圧発生回路１０に設けた第２デジタルＰＷＭ回路１２−２は、カウンタ回路２０−２、第１比較回路２２−２、第２比較回路２４−２、ＲＳ−フリップフロップ回路２６−２から構成される。
図２に示すように、基準電圧発生回路１０に設けた第２デジタルＰＷＭ回路１２−２は、カウンタ回路２０−２、第１比較回路２２−２、第２比較回路２４−２、ＲＳ−フリップフロップ回路２６−２から構成される。
カウンタ回路２０−２は、クロック発振回路１５−２が出力するクロック信号Ｅ２１をカウントし、第１比較回路２２−２及び第２比較回路２４−２にカウント値Ｎ２を出力する。また、カウンタ回路２０−２は、リセット信号Ｅ２２が入力されると、カウント値Ｎ２がゼロにリセットされる。
第１比較回路２２−２は、外部から設定できる第１設定値Ｓ２１を持ち、カウンタ回路２０−２が出力するカウント値Ｎ２が第１設定値Ｓ２１と等しくなって、次のクロック信号Ｅ２１が入力されるタイミングでリセット信号Ｅ２２を出力する。
第２比較回路２４−２は、外部から設定できる第２設定値Ｓ２２を持ち、カウンタ回路２０−２が出力するカウント値Ｎ２が第２設定値Ｓ２２と等しくなったタイミングで出力反転信号Ｅ２３を出力する。
ＲＳ−フリップフロップ回路２６−２は、出力反転回路として機能し、第１比較回路２２−２が出力するリセット信号Ｅ２２が入力されると出力ＱＢがＨレベル、出力ＱがＬレベルとなってこれを維持し、第２比較回路２４−２が出力する出力反転信号Ｅ２３が入力されると出力ＱＢがＬレベル、出力ＱがＨレベルとなってこれを維持し、出力ＱＢから矩形波信号（ＰＷＭ信号）Ｅ２４を出力する。
これにより第２デジタルＰＷＭ回路１２−２は、周期Ｔｐｗｍ２とデューティｄｕｔｙ2をもつ矩形波信号（ＰＷＭ信号）Ｅ２４を出力する。ここで、周期Ｔｐｗｍ２とデューティｄｕｔｙ2は次式で与えられる。
Ｔｐｗｍ２＝Ｔｃｋ２×（Ｓ２１＋１）
ｄｕｔｙ2＝Ｓ２２／（Ｓ２１＋１）
Ｔｐｗｍ２＝Ｔｃｋ２×（Ｓ２１＋１）
ｄｕｔｙ2＝Ｓ２２／（Ｓ２１＋１）
（整流平滑）
第１デジタルＰＷＭ回路１２−１の出力と第２デジタルＰＷＭ回路１２−２の出力は、第１抵抗１４−１及び第２抵抗１４−２を介して接続される。第１抵抗１４−１と第２抵抗１４−２の接続点にコンデンサ１６を接続し、コンデンサ１６の電圧を基準電圧Ｖｒｅｆとして出力端子１８から取り出す。
第１デジタルＰＷＭ回路１２−１の出力と第２デジタルＰＷＭ回路１２−２の出力は、第１抵抗１４−１及び第２抵抗１４−２を介して接続される。第１抵抗１４−１と第２抵抗１４−２の接続点にコンデンサ１６を接続し、コンデンサ１６の電圧を基準電圧Ｖｒｅｆとして出力端子１８から取り出す。
（基準電圧の生成動作）
図１及び図２に示した基準電圧発生回路１０の基準電圧Ｖｒｅｆの発生動作について、以下に説明する。
図１及び図２に示した基準電圧発生回路１０の基準電圧Ｖｒｅｆの発生動作について、以下に説明する。
コンデンサ１６の容量Ｃ１を無限大とすると、基準電圧Ｖｒｅｆ側から見た第１デジタルＰＷＭ回路１２−１と第２デジタルＰＷＭ回路１２−２の出力電圧は、それぞれが出力するパルス電圧の矩形波信号を平滑した電圧を出力する直流電圧源と考えることができる。
このため、第１及び第２デジタルＰＷＭ回路１２−１，１２−２からの矩形波信号Ｅ１４，Ｅ２４のＨレベル出力電圧をＶＨ１，ＶＨ２とし、Ｌレベル出力電圧をＶＬ１，ＶＬ２とすると、第１デジタルＰＷＭ回路１２−１の出力を平滑した電圧ＶＳＭ１および第２デジタルＰＷＭ回路１２−２の出力を平滑した電圧ＶＳＭ２は以下の式で表される。
ＶＳＭ１＝（ＶＨ１−ＶＬ１）×Ｓ１２／（Ｓ１１＋１）＋ＶＬ１
＝（ＶＨ１−ＶＬ１）・ｄｕｔｙ1＋ＶＬ１ （８）
ＶＳＭ２＝（ＶＨ２−ＶＬ２）×Ｓ２２／（Ｓ２１＋１）＋ＶＬ２
＝（ＶＨ２−ＶＬ２）・ｄｕｔｙ2＋ＶＬ２ （９）
＝（ＶＨ１−ＶＬ１）・ｄｕｔｙ1＋ＶＬ１ （８）
ＶＳＭ２＝（ＶＨ２−ＶＬ２）×Ｓ２２／（Ｓ２１＋１）＋ＶＬ２
＝（ＶＨ２−ＶＬ２）・ｄｕｔｙ2＋ＶＬ２ （９）
第１デジタルＰＷＭ回路１２−１および第２デジタルＰＷＭ回路１２−２は第１抵抗１４−１と第２抵抗１４−２を介して接続されており、第１抵抗１４−１と第２抵抗１４−２の接続点の電圧が基準電圧Ｖｒｅｆとなっているので、基準電圧発生回路１０は図３のように表すことができる。
図３で示すように、第１デジタルＰＷＭ回路１２−１から第１抵抗１４−１及び第２抵抗１４−２を介して第２デジタルＰＷＭ回路１２−２に流れる電流をｉ１として計算すると、基準電圧Ｖｒｅｆを求めることができる。
第１抵抗１４−１を流れる電流ｉ１は、第１抵抗１４−１の抵抗値をＲ１とすると、第１抵抗１４−１の両端の電圧差と抵抗値Ｒ１から、以下の式が成り立つ。
ｉ１＝（ＶＳＭ１−Ｖｒｅｆ）／Ｒ１ （１０）
ｉ１＝（ＶＳＭ１−Ｖｒｅｆ）／Ｒ１ （１０）
また、第２抵抗１４−２にも同じ電流ｉ１が流れるので、第２抵抗１４−２の抵抗値をＲ２とすると、同様に、以下の式が成り立つ。
ｉ１＝（Ｖｒｅｆ−ＶＳＭ２）／Ｒ２ （１１）
ｉ１＝（Ｖｒｅｆ−ＶＳＭ２）／Ｒ２ （１１）
第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の関係を
Ａ＝Ｒ２／Ｒ１
とすると、基準電圧Ｖｒｅｆは以下の式で求められる。
Ｖｒｅｆ＝｛Ａ／（Ａ＋１）｝ＶＳＭ１＋｛１／（Ａ＋１）｝ＶＳＭ２ （１２）
Ａ＝Ｒ２／Ｒ１
とすると、基準電圧Ｖｒｅｆは以下の式で求められる。
Ｖｒｅｆ＝｛Ａ／（Ａ＋１）｝ＶＳＭ１＋｛１／（Ａ＋１）｝ＶＳＭ２ （１２）
ここで、Ａ＞＞１となるように、即ち、第１抵抗１４−１の抵抗値Ｒ１に対し第２抵抗１４−２の抵抗値Ｒ２が十分に大きくなるように、抵抗値Ｒ１，Ｒ２の値を設定すると、
Ａ＋１≒Ａ
となるので、基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ≒ＶＳＭ１＋（１／Ａ）ＶＳＭ２ （１３）
Ａ＋１≒Ａ
となるので、基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ≒ＶＳＭ１＋（１／Ａ）ＶＳＭ２ （１３）
この式（１３）の関係から、基準電圧Ｖｒｅｆに対しては、平滑電圧ＶＳＭ１の電圧変化は直接に基準電圧Ｖｒｅｆの電圧変化に反映され、平滑電圧ＶＳＭ２の電圧変化は（１／Ａ）倍で基準電圧Ｖｒｅｆの電圧変化に反映されることが分かる。
第１デジタルＰＷＭ回路１２−１からの平滑電圧ＶＳＭ１は、基準電圧Ｖｒｅｆの電圧変化に対して粗調整として働くことができ、また、第２デジタルＰＷＭ回路１２−２からの平滑電圧ＶＳＭ２は、基準電圧Ｖｒｅｆの電圧変化に対して微調整として働くことができる。
また、基準電圧Ｖｒｅｆの電圧分解能は、第１デジタルＰＷＭ回路１２−１におけるデューティ分解能が第１比較回路１２−１の第１設定値Ｓ１１に１を加えた（Ｓ１１＋１）であり、また第２デジタルＰＷＭ回路１２−２のデューティ分解能が第１比較回路２２−１の第１設定値Ｓ２１に１を加えた（Ｓ２１＋１）であり、基準電圧Ｖｒｅｆの電圧分解能は、両者のデューティ分解能を掛け合わせた分解能（Ｓ１１＋１）（Ｓ２１＋１）として決定できる。このため第１デジタルＰＷＭ回路１２−１および第２デジタルＰＷＭ回路１２−２のそれぞれのデューティ分解能が低くても基準電圧Ｖｒｅｆの電圧分解能を高くすることができる。
また、基準電圧Ｖｒｅｆの電圧分解能が第１及び第２デジタルＰＷＭ回路１２−１，１２−２のデューティ分解能を掛け合わせた分解能（Ｓ１１＋１）（Ｓ２１＋１）により決定できるということは、第１デジタルＰＷＭ回路１２−１と第２デジタルＰＷＭ回路１２−２のデューティ分解能が小さくて良いということである。
このように第１デジタルＰＷＭ回路１２−１と第２デジタルＰＷＭ回路１２−２のデューティ分解能を小さくすることができると、両者の周期Ｔｐｗｍ１、Ｔｐｗｍ２を短くして用いることができる。
（本実施形態のメリット）
このような図１乃至図３に示した本実施形態の基準電圧発生回路１０は、低速クロックで動作するデジタルＰＷＭ回路をデューティ分解能を低く設定して用いても、基準電圧Ｖｒｅｆの分解能を高くすることが可能となるため、第１及び第２デジタルＰＷＭ回路１２−１，１２−２に高速クロックで動作する高価なデジタルＰＷＭ回路を用いることなく、デジタルＰＷＭ回路が出力する矩形波信号の周期を短くすることが可能となり、また、デジタルＰＷＭ回路のデューティ分解能を低く設定したことで矩形波信号の周期を短くできることから、基準電圧Ｖｒｅｆの設定電圧変更時間を短くするために、デジタルＰＷＭ回路の出力に接続する抵抗とコンデンサの時定数を小さくした場合でも、基準電圧Ｖｒｅｆのリップルを小さくすることができることになり、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さの全てを低コストで両立できる。
このような図１乃至図３に示した本実施形態の基準電圧発生回路１０は、低速クロックで動作するデジタルＰＷＭ回路をデューティ分解能を低く設定して用いても、基準電圧Ｖｒｅｆの分解能を高くすることが可能となるため、第１及び第２デジタルＰＷＭ回路１２−１，１２−２に高速クロックで動作する高価なデジタルＰＷＭ回路を用いることなく、デジタルＰＷＭ回路が出力する矩形波信号の周期を短くすることが可能となり、また、デジタルＰＷＭ回路のデューティ分解能を低く設定したことで矩形波信号の周期を短くできることから、基準電圧Ｖｒｅｆの設定電圧変更時間を短くするために、デジタルＰＷＭ回路の出力に接続する抵抗とコンデンサの時定数を小さくした場合でも、基準電圧Ｖｒｅｆのリップルを小さくすることができることになり、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さの全てを低コストで両立できる。
（第１実施形態の変形）
図４はデジタルＰＷＭ回路を３回路以上となる複数回路設けた基準電圧発生回路の概略を示した回路ブロック図である。
図４はデジタルＰＷＭ回路を３回路以上となる複数回路設けた基準電圧発生回路の概略を示した回路ブロック図である。
図１乃至図３に示した第１実施形態の基準電圧発生回路では、２回路のデジタルＰＷＭ回路をそれぞれ抵抗を介してコンデンサに接続した回路としているが、３回路以上となる複数のデジタルＰＷＭ回路を、それぞれ抵抗を介してコンデンサに接続した回路としても良く、この場合にも同様の効果を得ることができる。
図４の基準電圧発生回路１０では、３回路以上となる複数のデジタルＰＷＭ回路１２−１〜１２−ｎのそれぞれの出力に、抵抗１４−１〜１４−ｎの一端を接続し、抵抗１４−１〜１４−ｎの他端のすべてをコンデンサ１６と接続し、コンデンサ１６から電圧Ｖｒｅｆを得る構成としている。
この場合、複数のデジタルＰＷＭ回路１２−１〜１２−ｎ及び抵抗１４−１〜１４−ｎを、相互に重なるように並び順に２回路ずつのグループＧ１〜Ｇｎ−１に分け、ｉ番目とｉ＋１番目を含む任意のグループＧｉのデジタルＰＷＭ回路を、グループ内での並び順に第１デジタルＰＷＭ回路１２−ｉと第２デジタルＰＷＭ回路１２−（ｉ＋１）とした場合、第１デジタルＰＷＭ回路１２−ｉに接続した第１抵抗１４−ｉの抵抗値Ｒiに対し第２デジタルＰＷＭ回路１２−（ｉ＋１）に接続した第２抵抗１４−（ｉ＋１）の抵抗Ｒi+1を十分に大きな値に設定し、グループ単位に前記の式（１３）の関係が得られるようにすれば良い。ただし、ｉ＝１〜ｎの整数とする。
ここで、抵抗１４−１〜１４−ｎの抵抗値Ｒ１〜Ｒｎの関係を、
Ｒ２／Ｒ１＝Ａ1
Ｒ３／Ｒ２＝Ａ2
・・・
Ｒｎ／Ｒｎ−１＝Ａn-1
とすると、前記の式（１３）の関係から、本実施形態の基準電圧発生回路１０による基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ＝ＶＳＭ１＋（１／Ａ1）ＶＳＭ２＋（１／Ａ2）ＶＳＭ３＋
・・・＋（１／Ａn-1）ＶＳＭｎ （１４）
Ｒ２／Ｒ１＝Ａ1
Ｒ３／Ｒ２＝Ａ2
・・・
Ｒｎ／Ｒｎ−１＝Ａn-1
とすると、前記の式（１３）の関係から、本実施形態の基準電圧発生回路１０による基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ＝ＶＳＭ１＋（１／Ａ1）ＶＳＭ２＋（１／Ａ2）ＶＳＭ３＋
・・・＋（１／Ａn-1）ＶＳＭｎ （１４）
この第１実施形態の変形例においても、第１実施形態と同様に、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さの全てを低コストで両立できる。
［基準電圧発生回路の第２実施形態］
第２実施形態の基準電圧発生回路は、その構成は図１及び図２に示した第１実施形態と同じであるが、第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の比（Ｒ２／Ｒ１）を、下記の式（１５）のように、第１デジタルＰＷＭ回路１２−１のデューティ分解能（Ｒｄ1−１）に設定することで、基準電圧Ｖｒｅｆを高精度に制御できるようにしたものである。
Ｒ２／Ｒ１ ＝ Ｒｄ1−１ （１５）
第２実施形態の基準電圧発生回路は、その構成は図１及び図２に示した第１実施形態と同じであるが、第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の比（Ｒ２／Ｒ１）を、下記の式（１５）のように、第１デジタルＰＷＭ回路１２−１のデューティ分解能（Ｒｄ1−１）に設定することで、基準電圧Ｖｒｅｆを高精度に制御できるようにしたものである。
Ｒ２／Ｒ１ ＝ Ｒｄ1−１ （１５）
以下、本実施形態による基準電圧の発生動作を、図１及び図２に示した第１デジタルＰＷＭ回路１２−１および第２デジタルＰＷＭ回路１２−２のＨレベル出力電圧を共にＶＨとし、Ｌレベル出力電圧を０として説明を行う。
本実施形態は、第１実施形態で示した式（８）〜式（１５）から得られる以下の式で説明できる。
第１デジタルＰＷＭ回路１２−１および第２デジタルＰＷＭ回路１２−２からの矩形波信号のＨレベル出力電圧をＶＨとすると、ＶＨ１＝ＶＨ２＝ＶＨとなる。また、Ｌレベル出力電圧が０であるので、ＶＬ１＝ＶＬ２＝０となる。この条件を式（８）、式（９）に与える。
また、式（１２）で第１抵抗１４−１と第２抵抗１４−２の抵抗値の関係を記述するのに用いた
Ａ＝Ｒ２／Ｒ１
を、式（１５）に代入すると
Ａ＝Ｒｄ1−１
となるので、これを式（１２）に代入する。これより、以下の式が得られる。
Ｖｒｅｆ＝（ＶＨ・ｄｕｔｙ1） ＋ （１／Ｒｄ1）（ＶＨ・ｄｕｔｙ2） （１６）
Ａ＝Ｒ２／Ｒ１
を、式（１５）に代入すると
Ａ＝Ｒｄ1−１
となるので、これを式（１２）に代入する。これより、以下の式が得られる。
Ｖｒｅｆ＝（ＶＨ・ｄｕｔｙ1） ＋ （１／Ｒｄ1）（ＶＨ・ｄｕｔｙ2） （１６）
第１デジタルＰＷＭ回路１２−１のｄｕｔｙ1は（１／Ｒｄ1）を最小単位として０〜１まで変化することができる。第２デジタルＰＷＭ回路１２−２のｄｕｔｙ2は（１／Ｒｄ2）を最小単位として０〜１まで変化することができる。
式（１６）より、第２デジタルＰＷＭ回路１２−２のｄｕｔｙ2が基準電圧Ｖｒｅｆの電圧変化に及ぼす寄与率は、（１／Ｒｄ1）となっている。第２デジタルＰＷＭ回路１２−２のｄｕｔｙ2が０〜１の範囲で変化したとき、第２デジタルＰＷＭ回路１２−２がＶｒｅｆの電圧変化に及ぼす影響は、第１デジタルＰＷＭ回路１２−１のｄｕｔｙの最小単位（１／Ｒｄ1）分ということになる。
以上の点に関して、具体的に数値を与えて説明すると次のようになる。まず、
矩形波信号のＨレベル出力電圧ＶＨ＝５Ｖ、
第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１１＝９９
第２デジタルＰＷＭ回路１２−２の第１設定値Ｓ２１＝９９
とする。
矩形波信号のＨレベル出力電圧ＶＨ＝５Ｖ、
第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１１＝９９
第２デジタルＰＷＭ回路１２−２の第１設定値Ｓ２１＝９９
とする。
第１デジタルＰＷＭ回路１２−１からの矩形波信号のデューティｄｕｔｙ1は、
ｄｕｔｙ1＝Ｓ１２／（Ｓ１１＋１）
であるので、第１設定値Ｓ１２＝０のときデューティｄｕｔｙ1＝０、第２設定値Ｓ１２＝１００のときデューティｄｕｔｙ1＝１となる。第２設定値Ｓ１２は０から１００の値を取り得ることからデューティｄｕｔｙ1の分解能Ｒｄ1はＲｄ1＝１００となる。
ｄｕｔｙ1＝Ｓ１２／（Ｓ１１＋１）
であるので、第１設定値Ｓ１２＝０のときデューティｄｕｔｙ1＝０、第２設定値Ｓ１２＝１００のときデューティｄｕｔｙ1＝１となる。第２設定値Ｓ１２は０から１００の値を取り得ることからデューティｄｕｔｙ1の分解能Ｒｄ1はＲｄ1＝１００となる。
そこで、第１抵抗１４−１と第２抵抗１４−２の抵抗値Ｒ１，Ｒ２を、
Ｒ１＝１ｋΩ
Ｒ２＝９９ｋΩ
とすることで、（Ｒ２／Ｒ１＝Ｒｄ1−１）の関係を満たすことができる。
Ｒ１＝１ｋΩ
Ｒ２＝９９ｋΩ
とすることで、（Ｒ２／Ｒ１＝Ｒｄ1−１）の関係を満たすことができる。
また、第２デジタルＰＷＭ回路１２−２から出力される矩形波信号のデューティｄｕｔｙ2は、
ｄｕｔｙ2＝Ｓ２２／（Ｓ２１＋１）
であるので、デューティｄｕｔｙ2は第２設定値Ｓ２２＝０のときｄｕｔｙ2＝０となり、第２設定値Ｓ２２＝１００のときデューティｄｕｔｙ2＝１となる。これにより式（１６）は以下の式に変形できる。
Ｖｒｅｆ＝（５・Ｓ１２／１００ ）＋（１／１００）（５・Ｓ２２／１００）
（１７）
ｄｕｔｙ2＝Ｓ２２／（Ｓ２１＋１）
であるので、デューティｄｕｔｙ2は第２設定値Ｓ２２＝０のときｄｕｔｙ2＝０となり、第２設定値Ｓ２２＝１００のときデューティｄｕｔｙ2＝１となる。これにより式（１６）は以下の式に変形できる。
Ｖｒｅｆ＝（５・Ｓ１２／１００ ）＋（１／１００）（５・Ｓ２２／１００）
（１７）
第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１２＝０のとき（周期Ｔｐｗｍ＝１で出力を０Ｖに固定）、第２デジタルＰＷＭ回路１２−２の第２設定値Ｓ２２を０から１００の範囲で変化させると、式（１７）の右辺第２項から、基準電圧Ｖｒｅｆは、０から５０ｍＶの範囲で変化させることができる。ここで、第２設定値Ｓ２２は整数であるので、Ｓ２２＝１とすると、基準電圧Ｖｒｅｆは式（１７）の右辺第２項から、
（１／１００）・５・（１／１００）＝０．５ｍＶ
単位で値を設定できる。
（１／１００）・５・（１／１００）＝０．５ｍＶ
単位で値を設定できる。
一方、第１設定値Ｓ１２＝０とし、第２設定値Ｓ２２＝１００としたときの基準電圧Ｖｒｅｆ＝５０ｍＶは、第１設定値Ｓ１２＝１とし、第２設定値Ｓ２２＝０としても作ることができる。第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１２＝１ のとき、第２デジタルＰＷＭ回路１２−２の第２設定値Ｓ２２を０から１００の範囲で変化させると、基準電圧Ｖｒｅｆは、５０ｍＶから１００ｍＶの範囲で、先と同様に、０.５ｍＶ単位で値を設定できる。
以上のように、本実施形態にあっては、第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１２の設定値によって基準電圧Ｖｒｅｆを５０ｍＶ単位で変化させることが可能であり（粗調整）、同時に第２デジタルＰＷＭ回路１２−２の第２設定値Ｓ２２によって基準電圧Ｖｒｅｆを０.５ｍＶ単位で変化させる（微調整）ことが可能であることが分かる。
従って、第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１２と第２デジタルＰＷＭ回路１２−２の第２設定値Ｓ２２を調整することで、基準電圧Ｖｒｅｆは０〜５Ｖの範囲で０.５ｍＶ単位で設定できることになる。このとき、基準電圧Ｖｒｅｆの分解能は、第１デジタルＰＷＭ回路１２−１のデューティ分解能Ｒｄ1＝１００と第２デジタルＰＷＭ回路１２−２のデューティ分解能Ｒｄ2＝１００を掛け合わせた分解能
Ｒｄ1×Ｒｄ2＝１００×１００＝１００００
となる。
Ｒｄ1×Ｒｄ2＝１００×１００＝１００００
となる。
（第２実施形態のメリット）
本実施形態は、図１及び図２に示した基準電圧発生回路１０において、第１デジタルＰＷＭ回路１２−１および第２デジタルＰＷＭ回路１２−２のＨレベル出力電圧を共にＶＨとし、Ｌレベル出力電圧を０とし、第１抵抗１４−１と第２抵抗１４−２の抵抗値Ｒ１，Ｒ２の比（Ｒ２／Ｒ１）を第１デジタルＰＷＭ回路１２−１のデューティ分解能Ｒｄ1から１を引いた値（Ｒｄ1−１）、即ち第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１１に設定することで、基準電圧Ｖｒｅｆを、０〜ＶＨの範囲で、第１デジタルＰＷＭ回路１２−１と第２デジタルＰＷＭ回路１２−２のデューティ分解能を乗算した値で除算した
ＶＨ／（Ｒｄ1×Ｒｄ2）
の単位で調整することが可能となるため、基準電圧Ｖｒｅｆを高精度に制御することが可能となる。
本実施形態は、図１及び図２に示した基準電圧発生回路１０において、第１デジタルＰＷＭ回路１２−１および第２デジタルＰＷＭ回路１２−２のＨレベル出力電圧を共にＶＨとし、Ｌレベル出力電圧を０とし、第１抵抗１４−１と第２抵抗１４−２の抵抗値Ｒ１，Ｒ２の比（Ｒ２／Ｒ１）を第１デジタルＰＷＭ回路１２−１のデューティ分解能Ｒｄ1から１を引いた値（Ｒｄ1−１）、即ち第１デジタルＰＷＭ回路１２−１の第１設定値Ｓ１１に設定することで、基準電圧Ｖｒｅｆを、０〜ＶＨの範囲で、第１デジタルＰＷＭ回路１２−１と第２デジタルＰＷＭ回路１２−２のデューティ分解能を乗算した値で除算した
ＶＨ／（Ｒｄ1×Ｒｄ2）
の単位で調整することが可能となるため、基準電圧Ｖｒｅｆを高精度に制御することが可能となる。
第１実施形態と比較すると、第１デジタルＰＷＭ回路１２−１の分解能に対して第１抵抗１４−１と第２抵抗１４−２の抵抗値Ｒ１，Ｒ２の比（Ｒ２／Ｒ１）を設定したことで、基準電圧Ｖｒｅｆを変化させる際の調整を均等な変化幅で調整できることが第２実施形態の利点となる。
また、第１実施形態と同様に、第１及び第２デジタルＰＷＭ回路１２−１，１２−２に高速クロックで動作する高価なデジタルＰＷＭを用いることなく、周期を短く設定して用いることが可能となる。例えば、従来の図８のデジタルＰＷＭ回路１０２と比較すると、次のようになる。
まず、図８の従来例では、第１比較回路１０６の第１設定値Ｓ１をＳ１＝３９９９としていたので分解能ＲｄはＲｄ＝Ｓ１＋１＝４０００となり、クロック周期Ｔｃｋ＝１００ｎＳの場合のデジタルＰＷＭ回路１０２の周期はＴｐｗｍ＝４００μＳとなる。
これに対し本実施形態では、例えば第１デジタルＰＷＭ回路１２−１における第１比較回路２２−１の第１設定値Ｓ１１＝９９とし、第２デジタルＰＷＭ回路１２−２における第１比較回路２２−２の第１設定値Ｓ２１＝９９と、
（Ｓ１１＋１）×（Ｓ２１＋１）＝（９９＋１）×（９９＋１）＝１００００
により分解能は１００００となり、クロック周期Ｔｃｋ＝１００ｎＳの場合、第１及び第２デジタルＰＷＭ回路１２−１，１２−２からの矩形波信号の周期はＴｐｗｍ＝１０μＳとなる。
（Ｓ１１＋１）×（Ｓ２１＋１）＝（９９＋１）×（９９＋１）＝１００００
により分解能は１００００となり、クロック周期Ｔｃｋ＝１００ｎＳの場合、第１及び第２デジタルＰＷＭ回路１２−１，１２−２からの矩形波信号の周期はＴｐｗｍ＝１０μＳとなる。
従って、従来に比べ本実施形態は、デューティ分解能が４０００から１００００と２．５倍になっているにも関わらず、周期は４００μＳから１０μＳと短くなっており、４０倍速い周波数で動作させていることが分かる。このため、第１及び第２デジタルＰＷＭ回路１２−１，１２−２の出力に接続する第１及び第２抵抗１４−１，１４−２とコンデンサ１６の時定数を小さくしても、基準電圧Ｖｒｅｆのリップル電圧を小さくすることができることになり、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さの全てを低コストで両立できる。
（第２実施形態の変形１）
第２実施形態の基準電圧発生回路では、第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の比を第１デジタルＰＷＭ回路１２−１のデューティ分解能（Ｒｄ1−１）に設定したが、実際の回路においては、以下の式（１８）のように、第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の比を第１デジタルＰＷＭ回路１２−１のデューティ分解能Ｒｄ1とほぼ近い値としても、上記の効果が得られる。
Ｒ２／Ｒ１ ≒ Ｒｄ1 （１８）
第２実施形態の基準電圧発生回路では、第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の比を第１デジタルＰＷＭ回路１２−１のデューティ分解能（Ｒｄ1−１）に設定したが、実際の回路においては、以下の式（１８）のように、第１抵抗１４−１の抵抗値Ｒ１と第２抵抗１４−２の抵抗値Ｒ２の比を第１デジタルＰＷＭ回路１２−１のデューティ分解能Ｒｄ1とほぼ近い値としても、上記の効果が得られる。
Ｒ２／Ｒ１ ≒ Ｒｄ1 （１８）
（第２実施形態の変形２）
第２実施形態の基準電圧発生回路では、２回路のデジタルＰＷＭ回路を、それぞれ抵抗を介してコンデンサに接続した回路としているが、図４に示したと同様に、３回路以上のデジタルＰＷＭ回路１２−１〜１２−ｎのそれぞれの出力に、抵抗１４−１〜１４−ｎの一端を接続し、抵抗１４−１〜１４−ｎの他端のすべてをコンデンサ１６と接続し、コンデンサ１６から電圧Ｖｒｅｆを得る構成とすることができる。
第２実施形態の基準電圧発生回路では、２回路のデジタルＰＷＭ回路を、それぞれ抵抗を介してコンデンサに接続した回路としているが、図４に示したと同様に、３回路以上のデジタルＰＷＭ回路１２−１〜１２−ｎのそれぞれの出力に、抵抗１４−１〜１４−ｎの一端を接続し、抵抗１４−１〜１４−ｎの他端のすべてをコンデンサ１６と接続し、コンデンサ１６から電圧Ｖｒｅｆを得る構成とすることができる。
この場合、図４に示したと同様に、複数のデジタルＰＷＭ回路１２−１〜１２−ｎ及び抵抗１４−１〜１４−ｎを、相互に重なるように並び順に２回路ずつのグループＧ１〜Ｇｎ−１に分け、ｉ番目とｉ＋１番目を含む任意のグループＧｉのデジタルＰＷＭ回路を、グループ内での並び順に第１デジタルＰＷＭ回路１２−ｉと第２デジタルＰＷＭ回路１２−（ｉ＋１）とした場合、第１デジタルＰＷＭ回路１２−ｉの分解能をＲｄiとすると、第１抵抗１４−ｉの抵抗値Ｒiと第２抵抗１４−（ｉ＋１）の抵抗値Ｒi+1を以下の式の形にすれば良い。
Ｒi+1／Ｒi ＝ Ｒｄi−１ （１９）
Ｒi+1／Ｒi ＝ Ｒｄi−１ （１９）
これにより本実施形態の基準電圧発生回路１０で発生する基準電圧Ｖｒｅｆは次のようになる。本実施形態の基準電圧発生回路１０に設けた抵抗１４−１〜１４−ｎの抵抗値Ｒ１〜Ｒｎの関係を
Ｒ２／Ｒ１＝Ｒｄ1−１
Ｒ３／Ｒ２＝Ｒｄ2−１
・・・
Ｒｎ／Ｒｎ−１＝Ｒｄn-1−１
とすると、式（１６）の関係から、本実施形態の基準電圧発生回路１０による基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ＝（ＶＨ・ｄｕｔｙ1） ＋ （１／Ｒｄ1）（ＶＨ・ｄｕｔｙ2）＋
・・・・＋（１／Ｒｄn-1）（ＶＨ・ｄｕｔｙn）
（２０）
Ｒ２／Ｒ１＝Ｒｄ1−１
Ｒ３／Ｒ２＝Ｒｄ2−１
・・・
Ｒｎ／Ｒｎ−１＝Ｒｄn-1−１
とすると、式（１６）の関係から、本実施形態の基準電圧発生回路１０による基準電圧Ｖｒｅｆは以下の式で表すことができる。
Ｖｒｅｆ＝（ＶＨ・ｄｕｔｙ1） ＋ （１／Ｒｄ1）（ＶＨ・ｄｕｔｙ2）＋
・・・・＋（１／Ｒｄn-1）（ＶＨ・ｄｕｔｙn）
（２０）
従って、第２実施形態の変形例においても、第２実施形態と同様に、高分解能の出力電圧設定、出力電圧のリップル電圧の低減、設定電圧変更時間の短さの全てを低コストで両立できる。
また、この場合でも、第１抵抗１４−ｉの抵抗値Ｒiと第２抵抗１４−（ｉ＋１）の抵抗値Ｒi+1の比を、以下の式のように、第１デジタルＰＷＭ回路１２−ｉのデューティ分解能Ｒｄiとほぼ近い値としても、上記と同様の効果が得られる。
Ｒi+1／Ｒi ≒ Ｒｄi （２１）
Ｒi+1／Ｒi ≒ Ｒｄi （２１）
［スイッチング電源装置］
（スイッチング電源装置の第１実施形態）
図５は本発明による基準電圧発生回路を設けたスイッチング電源装置の第１実施形態を示した回路ブロック図である。
（スイッチング電源装置の第１実施形態）
図５は本発明による基準電圧発生回路を設けたスイッチング電源装置の第１実施形態を示した回路ブロック図である。
図５に示すように、本実施形態のスイッチング電源装置３０は、電力変換部３４、スイッチング素子駆動回路３８、フィードバック制御回路３６及び基準電圧発生回路１０を備える。
電力変換部３４は、入力電源２８が供給する入力電圧Ｖｉｎを断続電圧に変換するためのスイッチング素子、および、スイッチング素子が生成した断続電圧を整流平滑して直流出力電圧Ｖｏを生成する整流平滑回路を内部に備えている。
スイッチング素子駆動回路３８は、フィードバック制御信号ＦＢＡを受けて、スイッチング素子の駆動信号を生成する回路であり、スイッチング素子のデューティを制御する。即ち、スイッチング素子駆動回路３８は、三角波発振器４８とＰＷＭコンパレータ４６で構成されており、三角波電圧Ｖｔｒｉがフィードバック信号ＦＢＡよりも低いとき、スイッチング素子をオンし、三角波電圧Ｖｔｒｉがフィードバック信号ＦＢＡよりも高いとき、スイッチング素子をオフする制御を行う。これにより、フィードバック信号ＦＢＡが上昇するとスイッチング素子のデューティを広くし、フィードバック信号ＦＢＡが低下するとスイッチング素子のデューティを狭くする制御を行う。
フィードバック制御回路３６は、誤差アンプ４４により出力電圧Ｖｏと基準電圧Ｖｒｅｆを比較し、出力電圧Ｖｏが基準電圧Ｖｒｅｆで決定される所定の値にフィードバック信号ＦＢＡを調整する。
即ち、誤差アンプ４４は、出力電圧Ｖｏが基準電圧Ｖｒｅｆよりも高いとフィードバック信号ＦＢＡを低下させ、出力電圧Ｖｏが基準電圧Ｖｒｅｆよりも低いとフィードバック信号ＦＢＡを上昇させる。これにより、出力電圧Ｖｏが基準電圧Ｖｒｅｆで決定される所定の値になるように制御される。
基準電圧発生回路１０は、図１〜図４に示した第１実施形態、第１実施形態の変形、第２実施形態または第２実施形態の変形に示した回路であり、デジタルプロセッサ等で基準電圧発生回路１０に設けている複数のデジタルＰＷＭ回路の周期、デューティ分解能、及びデューティを制御することで、基準電圧Ｖｒｅｆを高精度かつ高速応答に制御し、この結果、スイッチング電源装置の出力電圧を高精度且つ高速応答に制御し、出力電圧リップルが小さいスイッチング電源装置を低コストで作ることができる。
（スイッチング電源装置の第２実施形態）
図６は本発明による基準電圧発生回路を設けたスイッチング電源装置の第２実施形態を示した回路ブロック図である。
図６は本発明による基準電圧発生回路を設けたスイッチング電源装置の第２実施形態を示した回路ブロック図である。
図５の第１実施形態では、フィードバック制御回路３６に、基準電圧発生回路１０の出力を接続していたが、本実施形態では、フィードバック制御回路３６に設けた誤差アンプ４４の非反転入力に所定の基準電圧Ｖｒｅｆ１を固定的に発生する基準電圧源４５を接続し、誤差アンプ４４の反転入力に、出力電圧Ｖｏを抵抗４０，４２で分圧した出力電圧情報Ｖｏ１を入力しており、この出力電圧情報Ｖｏ１が入力される箇所に基準電圧発生回路１０の出力を抵抗５０を介して接続して基準電圧Ｖｒｅｆを加算している。それ以外の構成は図５の第１実施形態と同じになる。
図６のスイッチング電源装置３０にあっては、基準電圧発生回路１０からの基準電圧Ｖｒｅｆを大きくすると、フィードバック制御回路３６に設けた誤差アンプ４４からのフィードバック制御信号ＦＢＡを低下させ、スイッチング素子のデューティを狭くして出力電圧Ｖｏを下げることかできる。また、基準電圧発生回路１０からの基準電圧Ｖｒｅｆを小さくすると、フィードバック制御回路３６に設けた誤差アンプ４４からのフィードバック制御信号ＦＢＡを上昇させ、スイッチング素子のデューティを広くして出力電圧Ｖｏを上げることかできる。
本実施形態の基準電圧発生回路１０は、図５のスイッチング電源装置の第１実施形態と同様に、図１〜図４に示した第１実施形態、第１実施形態の変形、第２実施形態または第２実施形態の変形に示した回路であり、デジタルプロセッサ等で基準電圧発生回路１０に設けている複数のデジタルＰＷＭ回路の周期、デューティ分解能、及びデューティを制御することで、基準電圧を高精度かつ高速応答に制御し、この結果、スイッチング電源装置の出力電圧を高精度かつ高速応答に制御でき、出力電圧リップルが小さいスイッチング電源装置を低コストで作ることができる。
（スイッチング電源装置の第３実施形態）
図７は本発明による基準電圧発生回路を設けたスイッチング電源装置の第３実施形態を示した回路ブロック図である。
図７は本発明による基準電圧発生回路を設けたスイッチング電源装置の第３実施形態を示した回路ブロック図である。
図５及び図６では、フィードバック制御回路３６を持つスイッチング電源装置に本発明による基準電圧発生回路１０を適用していたが、図７の本実施形態に示すように、フィードバック制御回路を持たないスイッチング電源装置に適用しても良い。
図７の第３実施形態によるスイッチング電源装置３０では、基準電圧発生回路１０の出力をスイッチング素子駆動回路３８のＰＷＭコンパレータ４６に入力することで、電力変換部３４に設けたスイッチング素子のデューティを直接制御し、スイッチング素子のデューティで決定される出力電圧に変換する。
本実施形態の基準電圧発生回路１０は、図５及び図６の第１及び第２実施形態と同様に、図１〜図４に示した第１実施形態、第１実施形態の変形、第２実施形態または第２実施形態の変形に示した回路であり、デジタルプロセッサ等で基準電圧発生回路１０に設けている複数のデジタルＰＷＭ回路の周期、デューティ分解能、及びデューティを制御することで、基準電圧を高精度かつ高速応答に制御し、この結果、スイッチング電源装置の出力電圧を高精度かつ高速応答に制御し、出力電圧リップルが小さいスイッチング電源装置を低コストで作ることができる。
［本発明の変形例］
また、本発明は上記の実施形態に限定されず、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
また、本発明は上記の実施形態に限定されず、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
１０：基準電圧発生回路
１２−１：第１デジタルＰＷＭ回路
１２−２：第２デジタルＰＷＭ回路
１４−１：第１抵抗
１４−１：第２抵抗
１５−１，１５−２：クロック発振回路
１６：コンデンサ
２０−１，２０−２：カウンタ回路
２２−１，２２−２：第１比較回路
２４−１，２４−２：第２比較回路
２６−１，２６−２：ＲＳ−フリップフロップ回路
２８：入力電源
３０：スイッチング電源装置
３２：負荷
３４：電力変換部
３６：フィードバック制御回路
３８：スイッチング素子駆動回路
４４：誤差アンプ
４５：基準電圧源
４６：ＰＷＭコンパレータ
４８：三角波発振器
１２−１：第１デジタルＰＷＭ回路
１２−２：第２デジタルＰＷＭ回路
１４−１：第１抵抗
１４−１：第２抵抗
１５−１，１５−２：クロック発振回路
１６：コンデンサ
２０−１，２０−２：カウンタ回路
２２−１，２２−２：第１比較回路
２４−１，２４−２：第２比較回路
２６−１，２６−２：ＲＳ−フリップフロップ回路
２８：入力電源
３０：スイッチング電源装置
３２：負荷
３４：電力変換部
３６：フィードバック制御回路
３８：スイッチング素子駆動回路
４４：誤差アンプ
４５：基準電圧源
４６：ＰＷＭコンパレータ
４８：三角波発振器
Claims (8)
- 周期とデューティを外部から設定可能な矩形波信号を出力する複数のパルス幅変調回路と、
前記複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、
前記複数の抵抗の他端を共通接続したコンデンサと、
を備え、
前記複数の抵抗とコンデンサの接続点に発生する電圧を基準電圧として取り出す構成を備えたことを特徴とする基準電圧発生回路。
- 請求項１記載の基準電圧発生回路に於いて、
前記複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、前記第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒｉ）に対し前記第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒｉ＋１）が十分に大きな値に設定されたことを特徴とする基準電圧発生回路。
- 請求項１記載の基準電圧発生回路に於いて、
前記複数のパルス幅変調回路は所定のデューティ分解能を有し、
前記複数のパルス幅変調回路を相互に重なるように並び順に２回路ずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、前記第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒｉ）と前記第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒｉ＋１）の比（Ｒｉ＋１／Ｒｉ）が前記第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、前記第１抵抗及び第２抵抗の抵抗値が設定されたことを特徴とする基準電圧発生回路。
- 請求項１記載の基準電圧発生回路に於いて、
前記パルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、
前記カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に前記第１比較回路から出力されたリセット信号によりリセットされ、
前記第１比較回路は、前記カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、前記カウント値が前記第１設定値に一致した場合に前記リセット信号を出力し、
前記第２比較回路は、前記カウンタ回路のカウント値を外部から設定された第２設定値と比較し、前記カウント値が前記第２設定値に一致した場合に出力反転信号を出力し、
前記出力反転回路は、前記リセット信号が得られたときに出力を正転し、前記出力反転信号が得られた場合に出力を反転して矩形波信号を出力することを特徴とする基準電圧発生回路。
- 電力変換部、スイッチング素子駆動回路及び基準電圧発生回路を備え、
前記電力変換部はスイッチング素子のオンオフによって入力電源が供給する入力電圧を断続電圧に変換すると共に当該断続電圧を整流平滑して直流電圧を生成し、
スイッチング素子駆動回路は、前記基準電圧発生回路からの基準電圧に対応して前記スイッチング素子のオンデューティを制御するスイッチング電源装置に於いて、
前記基準電圧発生回路は、
周期とデューティを外部から設定できる矩形波の電圧パルスを出力する複数のパルス幅変調回路と、
前記複数のパルス幅変調回路の出力の各々に一端を接続した複数の抵抗と、
前記複数の抵抗の他端を共通接続したコンデンサと、
を備え、
前記複数の抵抗とコンデンサの接続点で発生する電圧を基準電圧として取り出す構成を備えたことを特徴とするスイッチング電源装置。
- 請求項５記載のスイッチング電源装置に於いて、
前記複数のパルス幅変調回路を相互に重なるように並び順に２つずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、前記第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒｉ）に対し前記第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒｉ＋１）が十分に大きな値に設定されたことを特徴とする基準電圧発生回路。
- 請求項５記載のスイッチング電源装置に於いて、
前記複数のパルス幅変調回路は所定のデューティ分解能を有し、
前記複数のパルス幅変調回路を相互に重なるように並び順に２つずつのグループに分け、各グループ内で並び順に第１パルス幅変調回路と第２パルス幅変調回路とした場合、前記第１パルス幅変調回路に接続した第１抵抗の抵抗値（Ｒｉ）と前記第２パルス幅変調回路に接続した第２抵抗の抵抗値（Ｒｉ＋１）の抵抗値の比（Ｒｉ＋１／Ｒｉ）が前記第１パルス幅変調回路のデューティ分解能とほぼ等しくなるように、前記第１抵抗及び第２抵抗の抵抗値が設定されたことを特徴とするスイッチング電源装置。
- 請求項５記載のスイッチング電源装置に於いて、
前記パルス幅変調回路は、カウンタ回路、第１比較回路、第２比較回路及び出力反転回路を備え、
前記カウンタ回路は、外部から供給されたクロック信号を計数してカウント値を出力すると共に前記第１比較回路から出力されたリセット信号によりリセットされ、
前記第１比較回路は、前記カウンタ回路のカウント値を外部から設定された所定の第１設定値と比較し、前記カウント値が前記第１設定値に一致した場合に前記リセット信号を出力し、
前記第２比較回路は、前記カウンタ回路のカウント値を前記第１設定値以下の外部から設定された第２設定値と比較し、前記カウント値が前記第２設定値に一致した場合に出力反転信号を出力し、
前記出力反転回路は、前記リセット信号が得られたときに前記リセット信号が得られたときに出力を正転し、前記出力反転信号が得られた場合に出力を反転して矩形波信号を出力することを特徴とするスイッチング電源装置。
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| CN107979892A (zh) * | 2017-12-15 | 2018-05-01 | 杰华特微电子（杭州）有限公司 | 基准电压控制电路、控制方法及应用其的纹波消除电路 |
| CN115622853A (zh) * | 2022-12-21 | 2023-01-17 | 航天深拓(北京)科技有限公司 | 单总线通信调制解调电路及芯片 |
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-
2015
- 2015-10-27 JP JP2015210646A patent/JP6529128B2/ja active Active
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