JP2002076135A - Mosトランジスタ、インバータ、レシオ回路及びラッチ回路 - Google Patents
Mosトランジスタ、インバータ、レシオ回路及びラッチ回路Info
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Abstract
続したMOSトランジスタを用いてインバータを形成
し、負荷容量の増加を抑制でき、高速化及び低消費電力
化を実現できるインバータ、レシオ回路及びラッチ回路
を実現する。 【解決手段】トランジスタ216-1 と216-2 でインバータ
216 を構成し、それぞれ逆短チャネル効果を奏し、縦続
接続されている複数のチャネルを含むトランジスタ210-
1 と210-2 によってインバータ210 を構成し、隣接する
チャネルのゲート電極を接続してインバータの入力端子
を形成し、他のゲート電極をそれぞれ電源電圧VDDまた
は接地電位GND にバイアスする。入出力端子が交互に接
続されるインバータ210 と212 でデータラッチを構成
し、インバータ216 の出力をトランスファゲート220 を
介してデータラッチに入力し、書き込み時トランジスタ
216-2と210-1 からなるレシオ回路によって論理値0を
データラッチに書き込む。
Description
タ、それを用いたインバータ、レシオ回路及びレシオ回
路を含むラッチ回路に関し、特に、低電源電圧で動作で
き、低消費電力化を実現できるMOSトランジスタ、イ
ンバータ及びラッチ回路に関するものである。
tor Field Effect Transistor )などのMOSトランジ
スタにおいては、チャネル長またはゲート長が短くなる
につれてしきい値電圧Vthが低下する現象、いわゆる短
チャネル効果が知られている。短チャネル効果が顕著に
なると、いわゆるパンチスルーを起こして、ソース・ド
レイン間の電流をゲート電圧で制御できなくなる。MO
Sトランジスタとして正常に機能させるには、短チャネ
ル効果やパンチスルーを防ぐ必要がある。
術が種々提案されている。例えば、0.21μmのゲー
ト長をデザインルールとする最近のプロセステクノロジ
ーでは、図10に示すように、LDD(Lightly Doped
Drain )構造を採用し、かつドレイン及びソース領域の
それぞれのチャネル側端部の低濃度拡散領域(N- )の
下に、いわゆるポケット領域と呼ばれる逆導電型の低濃
度拡散領域(P)を所定の斜め入射角度θを以て不純物
イオンを注入して形成する。これによって、ドレイン及
びソース領域からの空乏層の張り出しを効果的に抑制し
て、しきい値の低下し始めるゲート長を短くしたり、或
いは、図11の曲線Bに示すように、デザインルールの
最小寸法(0.21μm)付近でMOSトランジスタの
しきい値電圧Vthが増大するようなプロファイル、いわ
ゆる逆短チャネル効果が見られるようにする場合もあ
る。
ついて例示しているが、pチャネルMOSトランジスタ
でも同様の技法が適用できる。また、図11において曲
線Aは、短チャネル効果によるしきい値電圧Vthの変化
を示している。曲線AとBは、nチャネルMOSトラン
ジスタについてシミュレーションまたは実測によって得
られたものである。pチャネルMOSトランジスタで
も、ほぼ同様な特性曲線が得られる。
アウトを示す図である。図12(a)に示すMOSトラ
ンジスタのチャネル長Lが0.35μm、図12(b)
に示すMOSトランジスタのチャネル長Lが0.21μ
mである。図12(c)は、本願発明者らが以前に提案
したMOSトランジスタの構造を示している(特願平1
1−079,329号)。このMOSトランジスタは、
逆短チャネル効果を奏し、かつ縦続接続されている複数
のチャネル領域を持つ。なお、図示のMOSトランジス
タでは、チャネル長Lが0.21μmの二つのチャネル
領域を有する。
ンジスタの電流特性を示すグラフである。図13の曲線
A,BとCは、それぞれ図12(a)、(b)と(c)
に示すレイアウトを持つMOSトランジスタの電流特性
を示している。なお、図示の電流特性は、図14に示す
接続、即ち、トランジスタのドレインとゲートがともに
電源電圧VDDの供給端子に接続され、ソースが基準電位
GNDに接続された場合において、電源電圧VDDに対し
てトランジスタ電流ID をプロットして得たグラフであ
る。
は、電源電圧VDDが所定の値、例えば、1.0V近傍で
交差している。即ち、チャネル長0.35μmのトラン
ジスタとチャネル長0.21μmのトランジスタの電流
駆動能力が、電源電圧VDDが1.0V付近で逆転する。
動能力の変化によって、レシオ回路の動作が不確実とな
り、ラッチ回路の書き込み動作保証が損なわれることが
ある。このため、低電源電圧においても駆動能力の関係
が変化せず、レシオ回路及びラッチ回路の動作安定性を
確保できる回路構成が要求される。図12(c)に示す
レイアウトを持つMOSトランジスタは、この目的を達
成するために提案されたものである。その電流特性は、
図13の曲線Cに示している。図示のように、縦続接続
されている2段のチャネルからなるこのMOSトランジ
スタは、しきい値電圧Vthが図12(a)以外のレイア
ウトを持つトランジスタより大きく、且つ低電圧駆動の
場合でも他のトランジスタの電流特性曲線と交差するこ
となく、低電圧時のレシオ回路における動作が安定して
いる。
OSトランジスタを用いて構成されたラッチ回路につい
て説明する。図15は、周知のラッチ回路の一構成例を
示す回路図である。図示のように、このラッチ回路10
0は、インバータ110,112と116及び三つのn
MOSトランジスタ118,120と122によって構
成されている。
ータDinがインバータ116によって論理反転され、さ
らにトランジスタ120を介してノード114に出力さ
れる。インバータ110と112は入出力端子が交互に
接続されてデータラッチが構成されている。当該データ
ラッチによって、ノード114のデータが保持される。
線と基準電位(接地電位)GNDとの間に縦続接続され
ているpMOSトランジスタとnMOSトランジスタか
らなるCMOSインバータである。このインバータにお
いて、nMOSトランジスタは、ノード114に論理値
0(ローレベル)のデータを書き込むための駆動素子と
して機能する。ゲートがインバータ116の出力端子に
接続されているnMOSトランジスタ118はノード1
14に論理値1(ハイレベル)のデータの書き込むため
の駆動素子である。
ゲートに印加されるクロック信号CKに応じてオン/オ
フし、入力データをノード114に書き込むタイミング
を制御するトランスファゲートとして機能する。クロッ
ク信号CKがローレベルのとき、トランジスタ120と
122が非導通状態にあり、入力データがノード114
に供給されず、ノード114のデータがデータラッチに
よって保持される。一方、クロック信号CKがハイレベ
ルのとき、トランジスタ120と122が導通し、この
とき、入力データのレベルにより、ノード114のレベ
ルが確定され、その後、クロック信号CKがローレベル
に切り替わって、トランジスタ120と122が閉じた
状態において、ノード114のデータがデータラッチに
よって保持される。
12(c)に示すレイアウトを持つMOSトランジスタ
を用いて構成したラッチ回路の構成を示している。図示
のように、インバータ110は、図12(c)に示すよ
うな、2段の縦続チャネルを持つpMOSトランジスタ
110−1とnMOSトランジスタ110−2によって
構成され、インバータ112は、同じく2段の縦続チャ
ネルを持つpMOSトランジスタ112−1とnMOS
トランジスタ112−2によって構成されている。ま
た、インバータ116は、電源電圧VDDの供給線と接地
電位GNDとの間に縦続接続されているpMOSトラン
ジスタ116−1とnMOSトランジスタ116−2に
よって構成されている。
有する。一つは、インバータ116のnMOSトランジ
スタ116−2を駆動素子とし、インバータ110のp
MOSトランジスタ110−1を負荷素子とする第1の
レシオ回路で、もう一つは、nMOSトランジスタ11
8を駆動素子とし、インバータ112のpMOSトラン
ジスタ112−1を負荷素子とする第2のレシオ回路で
ある。第1のレシオ回路は、ノード114に論理値0の
データを書き込み時に動作し、第2のレシオ回路は、ノ
ード114に論理値1のデータを書き込み時に動作す
る。
について説明する。まず、ノード114に論理値1(ハ
イレベル)のデータが保持され、かつ論理値1のデータ
Dinがインバータ116に入力される場合について説明
する。この状態において、インバータ116のpMOS
トランジスタ116−1がオフし、nMOSトランジス
タ116−2がオンするので、インバータ116の出力
端子がローレベルに保持される。
トランジスタ120と122がオンする。このとき、ノ
ード114に論理値1が保持されているので、インバー
タ110において、pMOSトランジスタ110−1が
オンしており、nMOSトランジスタ110−2がオフ
している。このとき、第1のレシオ回路において、オン
状態にある駆動素子、即ち、インバータ116のnMO
Sトランジスタ116−2と同じくオン状態にある負荷
素子、即ち、インバータ110のpMOSトランジスタ
110−1が互いに電気的に衝突する。
OSトランジスタ110−1は縦続接続されている2段
のチャネル領域を有し、あらゆる電源電圧範囲におい
て、そのオン抵抗が駆動側のnMOSトランジスタ11
6−2とnMOSトランジスタ120との縦続接続抵抗
より大きくなるように設計することができる。このた
め、駆動側の電流駆動能力が負荷側のそれを上回って、
ノード114の電位は駆動側によって決定され、nMO
Sトランジスタ116−2のソース側電位、即ち接地電
位GNDにシフトする。
フトすると、インバータ112において、pMOSトラ
ンジスタ112−1がオンし、nMOSトランジスタ1
12−2がオフするので、ノード124の電位が論理値
1になる。これにより、インバータ110において、p
MOSトランジスタ110−1がオフし、nMOSトラ
ンジスタ110−2がオンするので、ノード114の電
位がさらに接地電位GNDに引き下げられる。こうし
て、ノード114に論理値0のデータが書き込まれる。
データDinがインバータ116に入力され、かつクロッ
ク信号CKがハイレベルに変化するとする。このとき、
インバータ116において、pMOSトランジスタ11
6−1がオンし、nMOSトランジスタ116−2がオ
フするので、インバータ116の出力端子がハイレベル
に保持される。これに応じて、駆動素子としてのnMO
Sトランジスタ118がオンする。また、クロック信号
CKがハイレベルになると、トランスファゲートを構成
するトランジスタ120と122がオンする。
れているので、インバータ112では、pMOSトラン
ジスタ112−1がオン状態にある。即ち、この場合、
第2のレシオ回路において、駆動素子としてのnMOS
トランジスタ118と負荷素子としてのpMOSトラン
ジスタ112−1がともにオン状態にあり、電気的に衝
突状態にある。
は、縦続接続されている2段のチャネル領域を含み、あ
らゆる電源電圧範囲において、そのオン抵抗が駆動側の
nMOSトランジスタ118とnMOSトランジスタ1
22との縦続接続抵抗より大きくなるように設計するこ
とができる。このため、駆動側の電流駆動能力が負荷側
のそれを上回って、ノード124の電位は駆動側によっ
て決定され、nMOSトランジスタ118のソース側電
位、即ち接地電位GNDにシフトする。
フトすると、インバータ110において、pMOSトラ
ンジスタ110−1がオンし、nMOSトランジスタ1
10−2がオフするので、ノード114の電位が論理値
1になる。即ち、ノード114に論理値1のデータが書
き込まれる。これにより、インバータ112において、
pMOSトランジスタ112−1がオフし、nMOSト
ランジスタ112−2がオンするので、ノード124の
電位がさらに接地電位GNDに引き下げられる。
いて、データラッチを構成するインバータ110と11
2は、それぞれ逆短チャネル効果を奏し、縦続接続され
ている複数段のチャネルを含むMOSトランジスタによ
って構成されているので、トランジスタのオン抵抗が大
きく、電流駆動能力が低い。このため、ラッチ回路に含
まれる第1と第2のレシオ回路では、データ書き込み時
に、駆動側と負荷側のトランジスタが互いに衝突が起き
る場合、駆動側の電流駆動能力が負荷側の電流駆動能力
より勝るので、駆動側によってノード電位が決定され、
入力データDinが確実にラッチ回路に書き込むことがで
きる。
は、それぞれ逆短チャネル効果を奏する短いチャネルを
多段接続してなるMOSトランジスタを用いて、インバ
ータを形成することによって、低い電源電圧でも確実に
機能できる。しかし、この技術によって、ポリシリコン
のゲート配線長が長くなり、ゲート容量が増加すること
になり、それに伴って動作速度の低下及び消費電力の増
加を招くという不利益がある。
のであり、その目的は、逆短チャネル効果を奏する短チ
ャネルを多段接続した構造のMOSトランジスタを用い
てインバータを形成する場合、ゲート容量の増加を抑制
し、動作速度の低下及び消費電力の増加を回避可能なイ
ンバータ及びそれを用いたレシオ回路、ラッチ回路を提
供することにある。
に、本発明のMOSトランジスタは、第1導電型の半導
体層と、上記半導体層の一主面に所定の間隔をおいて形
成された複数の第2導電型の半導体領域と、上記複数の
半導体領域の間における上記半導体層上に絶縁膜を介し
て形成された複数のゲート電極と、逆短チャネル効果を
得るために上記複数の半導体領域の端部に形成された複
数の不純物領域とを有し、上記複数のゲート電極の中の
1つのゲート電極が信号供給端子に接続され、その他の
ゲート電極がバイアス電圧供給端子に接続されている。
短チャネル効果を奏し、かつ縦続接続された複数のチャ
ネル領域を有し、ソース領域が第1の基準電圧を供給す
る第1の電圧端子に接続され、ドレイン領域が信号出力
端子に接続されている第1導電型の第1のMOSトラン
ジスタと、それぞれ逆短チャネル効果を奏し、かつ縦続
接続された複数のチャネル領域を有し、ソース領域が第
2の基準電圧を供給する第2の電圧端子に接続され、ド
レイン領域が上記信号出力端子に接続されている第2導
電型の第2のMOSトランジスタと、上記第1のMOS
トランジスタの各チャネル領域上に絶縁膜を介して形成
された複数のゲート電極と、上記第2のMOSトランジ
スタの各チャネル領域上に絶縁膜を介して形成された複
数のゲート電極とを有し、上記第1のMOSトランジス
タの複数のゲート電極の中の1つのゲート電極が信号入
力端子に接続され、その他のゲート電極が第1のバイア
ス電圧供給端子に接続されており、上記第2のMOSト
ランジスタの複数のゲート電極の中の1つのゲート電極
が上記信号入力端子に接続され、その他のゲート電極が
第2のバイアス電圧供給端子に接続されている。
バイアス電圧が上記第2の基準電圧であり、上記第2の
バイアス電圧が上記第1の基準電圧である。
び第2のMOSトランジスタにおける上記ソース領域、
上記ドレイン領域及び上記ソース領域と上記ドレイン領
域との間の中間領域の端部にそれぞれ逆短チャネル効果
を得るための半導体領域が形成されている。
領域が、上記ソース領域、上記ドレイン領域及び上記中
間領域と同じ導電型でその不純物濃度が上記ソース領
域、上記ドレイン領域及び上記中間領域よりも低い第1
の領域と、上記ソース領域、上記ドレイン領域及び上記
中間領域と異なる導電型で上記第1の領域の下方に形成
された第2の領域とを有する。
ネル領域を有し、ソース領域が第1の基準電圧供給端子
に接続された第1導電型の第1のMOSトランジスタ
と、それぞれ逆短チャネル効果を奏し、かつ縦続接続さ
れた複数のチャネル領域を有し、ソース領域が第2の基
準電圧供給端子に接続され、ドレイン領域が上記第1の
MOSトランジスタのドレイン領域に電気的に接続され
ている第2導電型の第2のMOSトランジスタと、上記
第2のMOSトランジスタの複数のチャネル領域上に絶
縁膜を介して形成された複数のゲート電極とを有し、上
記第2のMOSトランジスタの複数のゲート端子の中の
1つのゲート端子が信号入力端子に接続され、その他の
ゲート端子がバイアス電圧供給端子に接続されている。
ネル領域を有し、ソース領域が第1の基準電圧供給端子
に接続されている第1導電型の第1のMOSトランジス
タと、それぞれ逆短チャネル効果を奏し、かつ縦続接続
された複数のチャネル領域を有し、ソース領域が第2の
基準電圧供給端子に接続されている第2導電型の第2の
MOSトランジスタと、上記第1のMOSトランジスタ
のドレイン領域と上記第2のMOSトランジスタのドレ
イン領域との間に電気的に接続されているトランスファ
ゲートと、上記第2のMOSトランジスタの上記複数の
チャネル領域上に絶縁膜を介して形成されている複数の
ゲート電極と、入力端子が上記第2のMOSトランジス
タのドレイン領域に接続され、出力端子が上記第2のM
OSトランジスタの複数のゲート端子の中の1つのゲー
ト端子に接続されているインバータとを有し、上記第2
のMOSトランジスタのその他のゲート端子がバイアス
電圧供給端子に接続されている。
の第1の実施形態を示す回路図である。図示のように、
本実施形態のラッチ回路200は、インバータ216、
nMOSトランジスタ218、220と222、及びイ
ンバータ210,212によって構成されている。
端子と接地電位GNDとの間に直列接続されているpM
OSトランジスタ216−1とnMOSトランジスタ2
16−2によって構成されている。インバータ216の
入力端子がデータ入力端子T in1 に接続され、出力端子
がノード208に接続されている。
4の間に接続され、そのゲートにクロック信号CKが印
加される。トランジスタ222と218は、ノード22
4と接地電位GNDとの間に直列接続され、トランジス
タ222のゲートにクロック信号CKが印加され、トラ
ンジスタ218のゲートがノード208に接続されてい
る。
力端子が交互に接続され、データラッチを構成してい
る。インバータ212において、pMOSトランジスタ
212−1は、それぞれ逆短チャネル効果を奏し、縦続
接続されている2段の短チャネルCHp1,CHp2を
含み、nMOSトランジスタ212−2は、それぞれ逆
短チャネル効果を奏し、縦続接続されている2段の短チ
ャネルCHn1,CHn2を含む。
て、チャネルCHp1の上部にゲート絶縁膜を隔てて形
成されているゲート電極が接地電位GNDに接続されて
いる。nMOSトランジスタ212−2において、チャ
ネルCHn1の上部にゲート絶縁膜を隔てて形成されて
いるゲート電極が電源電圧VDDの供給端子に接続されて
いる。一方、pMOSトランジスタ212−1において
チャネルCHp2の上部に形成されているゲート電極
と、nMOSトランジスタ212−2においてチャネル
CHn2の上部に形成されているゲート電極が共通に接
続され、その接続点がインバータ212の入力端子を形
成し、当該入力端子がノード214に接続されている。
ほぼ同じ構造を有しており、ここで、その詳細ついて説
明を省略する。インバータ210の入力端子はノード2
24に接続され、出力端子がノード214に接続されて
いる。
面図である。なお、上述のように、インバータ210
は、インバータ212と同じ構造を有しており、その断
面図もほぼ同じである。
いて、nMOSトランジスタ212−2は、例えば、p
型シリコン基板10の一主面に形成され、pMOSトラ
ンジスタ212−1は、例えば、p型基板10の上記主
面に形成されているnウェル12の表面に形成されてい
る。
て、例えば、nウェル12の表面にゲート長またはチャ
ネル長に相当する等間隔をおいて三つのp型不純物領域
24、25、26が形成されている。なお、不純物領域
24がトランジスタ212−1のドレイン領域、不純物
領域26がそのソース領域、不純物領域25が中間領域
をそれぞれ形成している。
nウェル12の表面に、例えば、酸化シリコン(SiO
2 )によって薄いゲート絶縁膜35が形成され、ゲート
絶縁膜35の表面に、例えばポリシリコンによってゲー
ト電極34が形成されている。同様に、中間領域25と
ソース領域26との間に、nウェル12の表面に、例え
ば、酸化シリコンによって薄いゲート絶縁膜37が形成
され、ゲート絶縁膜37の表面に、例えばポリシリコン
によってゲート電極36が形成されている。これによっ
て、ドレイン領域24と中間領域25との間に、p型チ
ャネル領域CHp2が形成され、中間領域25とソース
領域26との間に、p型チャネル領域CHp1が形成さ
れる。
ース領域26、中間領域25及びドレイン領域24の各
領域がLDD構造で形成されている。そのため、ゲート
電極34,36の端部に近接する各不純物領域の端部
に、ゲート酸化膜35,37と接する浅い低不純物濃度
のp型領域が形成され、そして、逆短チャネル効果を高
めるために、例えば、図10に示す斜め入射角のイオン
注入法を用いてそれぞれの低不純物濃度領域の下部に、
さらに低不純物濃度のn型のポケット領域が形成され
る。
おいては、まず、各不純物領域24,25,26の端部
に浅い低不純物濃度のp型領域を形成するためのイオン
注入工程を行って、その後、いわゆるポケット領域の低
不純物濃度のn型領域を形成するための斜め入射角のイ
オン注入工程が行われる。その後、それぞれのゲート電
極34と36にサイドウォールを形成して、ドレイン領
域24、中間領域25及びソース領域26を形成するた
めのイオン注入工程が行われる。
212−1のゲート長Lは、逆短チャネル効果を得るよ
うにデザインルールの最小ゲート寸法(0.21μm)
近辺に設定される。また、チャネル幅も従来のものより
相当小さい寸法としてよく、例えば、0.28μm程度
にすることができる。従って、pMOSトランジスタ2
12−1が縦続接続されている二つのチャネル領域CH
p1,CHp2を有するにもかかわらず、トランジスタ
の面積の増加がわずかである。
構造について説明する。nMOSトランジスタ212−
2において、例えば、p基板10の表面にゲート長また
はチャネル長に相当する等間隔をおいて三つのn型不純
物領域20、21、22が形成されている。なお、不純
物領域20がトランジスタ212−2のソース領域、不
純物領域22がそのドレイン領域、不純物領域21が中
間領域をそれぞれ形成している。
基板10の表面に、例えば、酸化シリコン(SiO2 )
によって薄いゲート絶縁膜31が形成され、ゲート絶縁
膜31の表面に、例えばポリシリコンによってゲート電
極30が形成されている。同様に、中間領域21とドレ
イン領域22との間に、p基板10の表面に、例えば、
酸化シリコンによって薄いゲート絶縁膜33が形成さ
れ、ゲート絶縁膜33の表面に、例えばポリシリコンに
よってゲート電極32が形成されている。これによっ
て、ソース領域20と中間領域21との間に、n型チャ
ネル領域CHn1が形成され、中間領域21とドレイン
領域22との間に、n型チャネル領域CHn2が形成さ
れる。
ース領域20、中間領域21及びドレイン領域22の各
領域がLDD構造で形成されている。このため、ゲート
電極30,32の端部に近接する各不純物領域の端部
に、ゲート酸化膜31,33と接する浅い低不純物濃度
のn型領域が形成され、そして、逆短チャネル効果を高
めるために、例えば、図10に示す斜め入射角のイオン
注入法を用いてそれぞれの低不純物濃度領域の下部に、
さらに低不純物濃度のp型のポケット領域が形成され
る。
おいては、まず、各不純物領域20,21,22の端部
に浅い低不純物濃度のn型領域を形成するためのイオン
注入工程を行って、その後、いわゆるポケット領域の低
不純物濃度のp型領域を形成するための斜め入射角のイ
オン注入工程が行われる。その後、それぞれのゲート電
極30と32にサイドウォールを形成して、ソース領域
20、中間領域21及びドレイン領域22を形成するた
めのイオン注入工程が行われる。
タ212−2のゲート長Lは、逆短チャネル効果を得る
ようにデザインルールの最小ゲート寸法(0.21μ
m)近辺に設定される。また、チャネル幅も従来のもの
より相当小さい寸法としてよく、例えば、0.28μm
程度にすることができる。従って、nMOSトランジス
タ212−2が縦続接続されている二つのチャネル領域
CHn1,CHn2を有するにもかかわらず、トランジ
スタの面積の増加がわずかである。
は、酸化シリコンで形成された素子分離用フィールド酸
化膜である。40,42,44は、例えば、アルミニウ
ム(Al)や銅(Cu)によって形成された金属配線層
である。なお、図示のように、これらの金属配線層とゲ
ート電極との間に、例えば、酸化シリコンによって中間
絶縁膜が形成されている。また、図示していないが、金
属配線層の上部に、金属配線層及び各半導体素子を覆う
形で保護絶縁膜が形成されている。
212−2において、ゲート電極30が電源電圧VDDの
供給端子に接続され、pMOSトランジスタ212−1
において、ゲート電極36が接地電位GNDに接続され
ている。さらに、nMOSトランジスタ212−2とp
MOSトランジスタ212−1において、互いに隣接す
るゲート電極32と34が共通に接続され、その接続点
によってインバータの入力端子Tinが形成されている。
て、pMOSトランジスタ212−1では、チャネル領
域CHp1上部のゲート電極36が接地電位GNDにバ
イアスされているので、常時空乏層が形成されている状
態、即ちオン状態にある。同様に、nMOSトランジス
タ212−2において、チャネル領域CHn1上部のゲ
ート電極30が電源電圧VDDにバイアスされているの
で、常時空乏層が形成されている状態、即ちオン状態に
ある。
入力負荷については、駆動されるゲート電極がpMOS
トランジスタ212−1の電極34とnMOSトランジ
スタ212−2の電極32の2つであって、図16に示
すインバータ112の入力負荷に比べてほぼ半分にな
る。このため、インバータ全体の基本的な動作が従来と
かわらず、低電圧動作が実現できるとともに、インバー
タの入力負荷が低減され、動作の高速化及び低消費電力
化を実現できる。
するバイアス電圧は電源電圧VDDであり、またゲート電
極36に印加するバイアス電圧は接地電位GNDであ
る。これらの電圧の供給線が、ほとんどの場合配線領域
に配線として形成されているので、ゲート電極のターミ
ナルをセルから引き出して、電源配線または接地配線に
適宜接続することによって、オーバーヘッドはほとんど
なく配線できる。また、これらのゲート電極が直流バイ
アスされているので、電源立ち上げ時を除けば消費電力
がほぼゼロである。
pMOSトランジスタ212−1とnMOSトランジス
タ212−2において互いに隣接するゲート電極34と
32を共通に接続してインバータの入力端子を形成して
いるが、これに限られることはなく、例えば、図2にお
いて、ゲート電極30と36を共通に接続してインバー
タの入力端子を形成することも可能である。この場合、
pMOSトランジスタ212−1において、ゲート電極
34が接地電位GNDにバイアスされ、また、nMOS
トランジスタ212−2において、ゲート電極32が電
源電圧VDDにバイアスされる。
ラッチ回路の動作について説明する。ここで、入力端子
に論理値1(ハイレベル)のデータDinが入力され、か
つ、ノード214には論理値1のデータが保持されてい
るとする。この状態において、インバータ216におい
て、pMOSトランジスタ216−1がオフし、nMO
Sトランジスタ216−2がオンするので、ノード20
8がローレベルに保持される。
4がハイレベルに保持されているので、ノード224が
ローレベルに保持され、インバータ210では、pMO
Sトランジスタ210−1がオンしており、nMOSト
ランジスタ210−2がオフしている。
トランジスタ220と222がオンする。このとき、イ
ンバータ216のnMOSトランジスタ216−2を駆
動素子として、インバータ210のpMOSトランジス
タ210−1を負荷素子とする第1のレシオ回路によっ
て、ノード214の電位が決定される。
スタ216−2とトランジスタ210−1がともにオン
状態にあり、互い電気的に衝突する。負荷素子としての
pMOSトランジスタ210−1は、縦続接続されてい
る2つのチャネル領域を持ち、あらゆる電源電圧範囲に
おいて、そのオン抵抗が駆動素子としてのnMOSトラ
ンジスタ216−2とnMOSトランジスタ220との
縦続接続抵抗より大きくなるように設計できる。このた
め、ノード214の電位は駆動素子であるnMOSトラ
ンジスタ216−2のソース側の電位、即ち、接地電位
GNDにシフトする。
ると、インバータ212において、pMOSトランジス
タ212−1がオン状態になり、nMOSトランジスタ
212−2がオフ状態になる。これに応じて、ノード2
24の電位が論理値1になる。これにより、インバータ
210において、pMOSトランジスタ210−1がオ
フし、nMOSトランジスタ210−2がオンするの
で、ノード214の電位がさらに接地電位GNDに引き
下げられる。こうして、ノード214に論理値0(ロー
レベル)のデータが書き込まれる。
データDinがインバータ216に入力されるとする。こ
のとき、インバータ216において、pMOSトランジ
スタ216−1がオンし、nMOSトランジスタ216
−2がオフするので、インバータ116の出力端子、即
ちノード208がハイレベルに保持される。この状態に
おいてクロック信号CKがハイレベルになると、トラン
ジスタ220と222がオンし、ノード214に対して
書き込みが行われる。
オンする。また、データラッチを構成するインバータ2
12において、pMOSトランジスタ212−1がオン
状態にある。即ち、nMOSトランジスタ218を駆動
素子とし、pMOSトランジスタ212−1を負荷素子
とする第2のレシオ回路が機能する。この第2のレシオ
回路によって、ノード224の電位が決定される。
てのnMOSトランジスタ218と負荷素子としてのp
MOSトランジスタ212−1がともにオンし、互いに
電気的に衝突する。
は、縦続接続されている2段のチャネル領域を含み、あ
らゆる電源電圧範囲において、そのオン抵抗が駆動側の
nMOSトランジスタ218とnMOSトランジスタ2
22との縦続接続抵抗よりも大きくなるように設計する
ことができる。このため、駆動側の電流駆動能力が負荷
側のそれを上回って、ノード224の電位は駆動側によ
って決定され、nMOSトランジスタ218のソース側
電位、即ち接地電位GNDにシフトする。
フトすると、インバータ210において、pMOSトラ
ンジスタ210−1がオンし、nMOSトランジスタ2
10−2がオフするので、ノード214の電位が論理値
1になる。即ち、ノード214に論理値1のデータが書
き込まれる。これにより、インバータ212において、
pMOSトランジスタ212−1がオフし、nMOSト
ランジスタ212−2がオンするので、ノード224の
電位がさらに接地電位GNDに引き下げられる。
200において、データラッチを構成するインバータ2
10と212は、それぞれ逆短チャネル効果を奏し、縦
続接続されている複数段のチャネルを含むMOSトラン
ジスタによって構成されているので、あらゆる電源電圧
範囲において、負荷側のトランジスタのオン抵抗が駆動
側よりも大きく、電流駆動能力が低くなるように設計す
ることができる。このため、ラッチ回路にデータを書き
込むとき機能する第1と第2のレシオ回路では、駆動側
と負荷側のMOSトランジスタが電気的に互いに衝突し
ても、駆動側の電流駆動能力が負荷側の電流駆動能力よ
り勝るので、駆動側によってノード電位が決定され、入
力データDinが確実にラッチ回路に書き込まれ、低電源
電圧においても動作の安定性が確保できる。
て、インバータ210と212では、縦続接続されてい
る複数段のチャネルのうち、pMOSトランジスタとn
MOSトランジスタにおいて互いに隣接するチャネルの
上部に形成されているゲート電極が共通に接続され、他
のチャネルの上部のゲート電極がそれぞれの所定の電位
にバイアスされている。このため、インバータ210と
212において、駆動されるゲート数が少なくなり、高
速動作と低消費電力を実現できる。
を示す回路図である。なお、図3において、比較のた
め、通常のMOSインバータと、それぞれ逆短チャネル
効果を奏し、縦続接続されている複数段のチャネルを持
つMOSトランジスタからなるインバータ、そして本発
明のインバータの構造例をそれぞれ示している。
構成を示している。図示のように、MOSインバータ
は、電源電圧VDDの供給端子と共通電位GNDの供給端
子との間に直列接続されているpMOSトランジスタと
nMOSトランジスタによって構成されている。これら
のトランジスタのゲート同士が接続され、その接続点が
インバータの入力端子を形成し、さらにドレイン同士の
接続点がインバータの出力端子を形成する。なお、図3
の中の数字は、トランジスタのチャネル幅Wとチャネル
長Lをそれぞれ示している。例えば、図3(a)におい
て、pMOSトランジスタではW=0.70μm、L=
0.84μm、nMOSトランジスタではW=0.35
μm、L=0.98μmである。
チャネルを持つpMOSトランジスタとnMOSトラン
ジスタによって構成されているMOSインバータの構成
を示している。図示のように、pMOSトランジスタに
おいて、各チャネルはW=0.70μm、L=0.42
μmである。そして、nMOSトランジスタにおいて、
各チャネルはW=0.35μm、L=0.49μmであ
る。図3(b)に示すインバータにおいては、そのpM
OSトランジスタ及びnMOSトランジスタのゲート面
積が図3(a)に示すインバータのそれとそれぞれ等し
くなるように設計されている。
て、各チャネルの上部に形成されているゲート電極が共
通に接続され、その接続点がインバータの入力端子を形
成する。このため、当該インバータを駆動する回路は合
計4つのゲートを駆動しなければならなく、駆動回路の
負荷が大きく、動作速度の低下を招き、さらに駆動する
負荷容量の増加により消費電力が増加してしまう。
タを改良した例である。図示のように、このMOSイン
バータにおいて、pMOSトランジスタ及びnMOSト
ランジスタそれぞれのチャネルの構成は、図3(b)に
示すインバータとほぼ同じである。ただし、図3(c)
のインバータにおいて、pMOSトランジスタとnMO
Sトランジスタの互いに隣接するチャネルの上部に形成
されているゲート電極が共通に接続され、その接続点に
よってインバータの入力端子が形成される。それ以外の
各チャネルに対応するゲート電極については、pMOS
トランジスタ側では接地電位GNDにバイアスされ、n
MOSトランジスタ側では電源電圧VDDにバイアスされ
る。
と、pMOSトランジスタ及びnMOSトランジスタの
チャネル数は変わらず、即ちトランジスタのオン抵抗及
び電流駆動能力はほとんど変化しない。改良例では、イ
ンバータを駆動する回路は、2つのゲート電極を駆動す
ればよく、図3(b)のインバータに比べて、駆動する
ゲート数が半減する。このため、駆動回路の負荷が低下
し、動作速度及び消費電力の面では改善が期待できる。
シミュレーションの結果、図3(c)の改良例は、図3
(b)に示す改良前のインバータに対して、動作速度が
約7%の増加が認められ、消費電力も約7%の低減が認
められた。
ネル段数を増やした場合のインバータの構成例を示して
いる。図示のように、このインバータにおいて、pMO
Sトランジスタ及びnMOSトランジスタは、それぞれ
縦続接続された4段のチャネルを有する。pMOSトラ
ンジスタにおいて、各チャネルはW=0.70μm、L
=0.21μmである。そして、nMOSトランジスタ
において、各チャネルはW=0.35μm、L=0.2
45μmである。図3(d)に示すインバータにおいて
は、そのpMOSトランジスタ及びnMOSトランジス
タのゲート面積が図3(a)又は図3(b)に示すイン
バータのそれとそれぞれ等しくなるように設計されてい
る。
て、各チャネルの上部に形成されているゲート電極が共
通に接続され、その接続点がインバータの入力端子を形
成する。このため、当該インバータを駆動する回路は合
計8つのゲートを駆動しなければならなく、駆動回路の
負荷が大きく、動作速度の低下を招き、さらに駆動する
負荷容量の増加により消費電力が増加してしまう。
タに対する改良例である。図示のように、このMOSイ
ンバータにおいて、pMOSトランジスタ及びnMOS
トランジスタそれぞれのチャネルの構成は、図3(d)
に示すインバータとほぼ同じである。ただし、図3
(e)のインバータにおいて、pMOSトランジスタと
nMOSトランジスタの互いに隣接するチャネルの上部
に形成されているゲート電極が共通に接続され、その接
続点によってインバータの入力端子が形成される。それ
以外の各チャネルに対応するゲート電極については、p
MOSトランジスタ側では接地電位GNDにバイアスさ
れ、nMOSトランジスタ側では電源電圧V DDにバイア
スされる。
と、pMOSトランジスタ及びnMOSトランジスタの
チャネル数は変わらず、即ち、トランジスタのオン抵抗
及び電流駆動能力はほとんど変化しない。改良例では、
インバータを駆動する回路は、2つのゲート電極を駆動
すればよく、図3(d)のインバータに比べて、駆動す
るゲート数が1/4まで低減される。このため、駆動回
路の負荷が低下し、動作速度及び消費電力の面では改善
が期待できる。シミュレーションの結果、図3(e)の
改良例は、図3(d)に示す改良前のインバータに対し
て、動作速度が約11%の増加が認められ、消費電力も
約11%の低減が認められた。
バータにおいて電源電圧VDDに対する遅延特性及び消費
電力を比較するグラフである。図4は、図3(a)、
(b)、(c)に示すそれぞれのインバータの遅延特性
及び消費電力を比較するグラフであり、図5は図3
(a)、(d)、(e)に示すそれぞれのインバータの
遅延特性及び消費電力を比較するグラフである。なお、
これらの遅延特性及び消費電力を示すグラフは、シミュ
レーションに基づいて得られた結果である。
に示す通常のインバータの遅延特性及び消費電力を示
し、(2)チャネル2段縦続は、図3(b)に示すイン
バータの遅延特性及び消費電力を示し、さらに、(3)
チャネル2段縦続(改良)は、図3(c)に示す改良さ
れたインバータの遅延特性及び消費電力を示している。
なお、ここで、インバータの消費電力は、10MHzの
クロック周波数でインバータを駆動する場合での消費電
力である。
のインバータに対して、図3(b)に示すインバータの
方が、遅延時間が低減され、また消費電力の低減が実現
できた。一方、図3(c)に示す改良されたインバータ
では、改良前に比べて、遅延時間がさらに低減され、ま
た消費電力も改善前より低くなった。
に示す通常のインバータの遅延特性及び消費電力を示
し、(2)チャネル4段縦続は、図3(d)に示すイン
バータの遅延特性及び消費電力を示し、さらに、(3)
チャネル4段縦続(改良)は、図3(e)に示す改良さ
れたインバータの遅延特性及び消費電力を示している。
なお、ここで、インバータの消費電力は、10MHzの
クロック周波数でインバータを駆動する場合での消費電
力である。
のインバータに対して、図3(d)に示すインバータの
方が、遅延時間が低減され、また消費電力の低減が実現
できた。一方、図3(e)に示す改良されたインバータ
では、改良前に比べて、遅延時間がさらに低減され、ま
た消費電力も改善前より低くなった。
ルを含むpMOSトランジスタとnMOSトランジスタ
からなるインバータ及び縦続接続されている4段のチャ
ネルを含むpMOSトランジスタとnMOSトランジス
タからなるインバータの改良例を示している。なお、図
6(a)に示す改良例は、図3(c)に示すインバータ
の改良例と同じく、図6(b)に示す改良例は、図3
(e)に示すインバータの改良例と同じである。
ータの電源電圧VDDに対する遅延特性及び消費電力を示
すグラフである。なお、図7において、比較のため、通
常のインバータ、即ち、図3(a)に示すインバータの
電源電圧VDDに対する遅延特性及び消費電力をあわせて
示している。
示す通常のインバータの遅延特性及び消費電力を示し、
(2)チャネル2段縦続(改良)は、図6(a)に示す
改良されたインバータの遅延特性及び消費電力を示し、
さらに、(3)チャネル4段縦続(改良)は、図6
(b)に示す改良されたインバータの遅延特性及び消費
電力を示している。なお、ここで、インバータの消費電
力は、10MHzのクロック周波数でインバータを駆動
する場合での消費電力である。
べて、図6(a)に示すチャネル2段縦続接続されたp
MOSトランジスタ及びnMOSトランジスタからなる
インバータと、図6(b)に示すチャネル4段縦続接続
されたpMOSトランジスタ及びnMOSトランジスタ
からなるインバータの遅延時間が短くなり、かつ消費電
力も低減された。さらに、チャネル2段縦続接続の場合
に比べて、チャネル4段縦続接続の方が、遅延時間が短
く、かつ消費電力が低い。
同図(a)に示すインバータに比べて、遅延時間及び消
費電力がともに2〜5%の改善が見られたシミュレーシ
ョン結果が得られた。なお、縦続接続された4段のチャ
ネルを含むトランジスタの面積は、縦続接続された2段
のチャネルを含むトランジスタの面積より大きくなる。
このため、回路設計上、十分なスペースを確保できる場
合、縦続接続された4段のチャネルを含むトランジスタ
でインバータなどを形成し、動作の高速性及び低消費電
力化をはかることができる。
路の第2の実施形態を示す回路図である。図示のよう
に、このラッチ回路300は、インバータ310、トラ
ンスファゲート312及びインバータ314からなるデ
ータ入力部、インバータ316、トランスファゲート3
18及びインバータ320からなるスキャンデータ入力
部、インバータ322と324からなるマスタラッチ、
トランスファゲート330とインバータ332からなる
データ転送部、及びインバータ334と336からなる
スレーブラッチなどによって構成されている。
の入力端子がデータ入力端子Tin1に接続され、出力端
子がトランスファゲート312の入力端子に接続されて
いる。なお、トランスファゲート312は、並列に接続
されているpMOSトランジスタとnMOSトランジス
タによって構成され、nMOSトランジスタのゲートに
クロック信号lmtが印加され、pMOSトランジスタ
のゲートに、インバータ314によってクロック信号l
mtの反転信号が印加される。このため、クロック信号
lmtがハイレベルのとき、トランスファゲート312
が導通し、逆に、クロック信号lmtがローレベルのと
き、トランスファゲート312が遮断する。
入力部とほぼ同じ構成を有する。ただし、スキャンデー
タ入力部では、クロック信号lttに応じて、トランス
ファゲート318の導通/遮断が制御される。例えば、
クロック信号lttがハイレベルのとき、トランスファ
ゲート318が導通し、逆に、クロック信号lttがロ
ーレベルのとき、トランジスタ318が遮断する。
き、入力端子Tin1 に印加された入力データdinがイ
ンバータ310及びトランスファゲート312を介し
て、ノード340に入力される。一方、トランスファゲ
ート318が導通するとき、スキャン入力端子Tin2 に
印加されたスキャン入力データscinがインバータ3
16及びトランスファゲート318を介して、ノード3
40に入力される。
と324の入力端子と出力端子が交互に接続され、デー
タラッチが構成されている。このデータラッチによっ
て、ノード340に入力されたデータが保持される。イ
ンバータ322は、本発明のインバータによって構成さ
れている。即ち、インバータ322は、縦続接続されて
いる複数段のチャネルを含むpMOSトランジスタ及び
nMOSトランジスタによって構成されている。ノード
340にデータを書き込むとき、インバータ310また
は316を駆動素子とし、インバータ322を負荷素子
とするレシオ回路が機能する。当該レシオ回路によっ
て、ノード340の電位が確定される。
0とインバータ332によって構成されている。トラン
スファゲート330は、並列に接続されているpMOS
トランジスタとnMOSトランジスタによって構成さ
れ、nMOSトランジスタのゲートにクロック信号ls
tが印加され、pMOSトランジスタのゲートにインバ
ータ332によってクロック信号lstの反転信号が印
加される。このため、クロック信号lstがハイレベル
のとき、トランスファゲート330が導通し、逆に、ク
ロック信号lmtがローレベルのとき、トランスファゲ
ート330が遮断する。
き、インバータ324の出力信号がトランスファゲート
330を介して、ノード342に入力される。即ち、マ
スタラッチによって保持されたデータがスレーブラッチ
に転送される。
4と336の入力端子と出力端子が交互に接続され、デ
ータラッチが構成されている。このデータラッチによっ
て、ノード342に入力されたデータが保持される。イ
ンバータ334は、本発明のインバータによって構成さ
れている。即ち、インバータ334は、縦続接続されて
いる複数段のチャネルを含むpMOSトランジスタ及び
nMOSトランジスタによって構成されている。ノード
342にデータを書き込むとき、マスタラッチのインバ
ータ324を駆動素子とし、インバータ334を負荷素
子とするレシオ回路が機能する。当該レシオ回路によっ
て、ノード342の電位が確定される。
て説明する。ここで、データ入力端子Tin1 に論理値0
(ローレベル)及び論理値1(ハイレベル)のデータd
inが入力された場合のそれぞれについて、インバータ
310と322からなるレシオ回路の動作を例に説明す
る。なお、スキャンデータ入力部によってノード340
にスキャンデータscinが入力される場合、インバー
タ316と322からなるレシオ回路、またはマスタラ
ッチからスレーブラッチにデータが転送される場合、イ
ンバータ324と334によって形成されたレシオ回路
は、インバータ310と322からなるレシオ回路とほ
ぼ同じように機能するので、それらの動作について、イ
ンバータ310と322からなるレシオ回路の動作から
類推できるので、説明を省略する。
入力部及びマスタラッチのみを示している部分回路図で
ある。以下、図9を参照しつつ、データ書き込み時のレ
シオ回路の動作について説明する。
dinが入力され、かつ、マスタラッチにおいて、ノー
ド340に論理値0のデータが保持されている場合につ
いて説明する。この場合、インバータ310において、
pMOSトランジスタ310−1がオンし、nMOSト
ランジスタ310−2がオフする。また、マスタラッチ
において、ノード340がハイレベルなので、インバー
タ324の出力端子がローレベルにある。このため、イ
ンバータ322において、pMOSトランジスタ322
−1がオフしており、nMOSトランジスタ322−2
がオンしている。
わったとき、その反転信号/lmtがローレベルにな
り、これらの信号に応じてトランスファゲート312が
導通する。このとき、インバータ310のpMOSトラ
ンジスタ310−1とインバータ322のnMOSトラ
ンジスタ322−2がともにオンし、電気的に衝突する
ので、ノード340の電位は、pMOSトランジスタ3
10−1を駆動素子とし、nMOSトランジスタ322
−2を負荷素子とするレシオ回路によって決まる。
nMOSトランジスタ322−2は、例えば、図9に示
すように、縦続接続されている2段のチャネルを有する
ので、あらゆる電源電圧範囲において、そのオン抵抗が
駆動側のpMOSトランジスタ310−1とトランスフ
ァゲート312の縦続接続抵抗よりも大きくなるように
設計できるため、ノード340の電位は、オン抵抗の小
さい駆動側によって決まる。即ち、ノード340の電位
は、駆動側トランジスタ310−1のソース電位である
電源電圧VDDにシフトする。
トすると、マスタラッチにおいて、インバータ324の
出力端子が接地電位GNDに切り替わり、これに応じ
て、インバータ322では、pMOSトランジスタ32
2−1がオンし、nMOSトランジスタ322−2がオ
フするので、ノード340の電位が確実に電源電圧VDD
に保持される。
が入力されるとき、インバータ310のpMOSトラン
ジスタ310−1を駆動素子とし、インバータ322の
nMOSトランジスタ322−2を負荷素子とするレシ
オ回路によって、ノード340がハイレベルに保持され
る。即ち、マスタラッチに論理値1のデータが書き込ま
れる。書き込みが確実に行われたとき、クロック信号l
mtがローレベルに切り替わり、トランスファゲート3
12が遮断する。このため、ノード340に書き込まれ
たデータがマスタラッチによって保持される。
端子Tin1 に論理値1のデータが印加されるとする。こ
れに応じて、インバータ310において、pMOSトラ
ンジスタ310−1がオフし、nMOSトランジスタ3
10−2がオンする。一方、マスタラッチにおいて、ノ
ード340において、論理値1のデータが保持され、イ
ンバータ324の出力端子がローレベルに保持される。
これに応じてインバータ322では、pMOSトランジ
スタ322−1がオンしており、nMOSトランジスタ
322−2がオフしている。
わったとき、トランスファゲート312が導通する。こ
のとき、インバータ310のnMOSトランジスタ31
0−2とインバータ322のpMOSトランジスタ32
2−1がともにオンし、電気的に衝突するので、ノード
340の電位は、nMOSトランジスタ310−2を駆
動素子とし、pMOSトランジスタ322−1を負荷素
子とするレシオ回路によって決まる。
pMOSトランジスタ322−1は、例えば、図9に示
すように、縦続接続されている2段のチャネルを有する
ので、あらゆる電源電圧範囲において、そのオン抵抗が
駆動側のnMOSトランジスタ310−2とトランスフ
ァゲート312の縦続接続抵抗よりも大きくなるように
設計できるため、ノード340の電位は、オン抵抗の小
さい駆動側によって決まる。即ち、ノード340の電位
は、駆動側トランジスタ310−2のソース電位である
接地電位GNDにシフトする。
フトすると、マスタラッチにおいて、インバータ324
の出力端子が電源電圧VDDに切り替わり、これに応じ
て、インバータ322では、nMOSトランジスタ32
2−2がオンし、pMOSトランジスタ322−1がオ
フするので、ノード340の電位が確実に接地電位GN
Dに保持される。
が入力されるとき、インバータ310のnMOSトラン
ジスタ310−2を駆動素子とし、インバータ322の
pMOSトランジスタ322−1を負荷素子とするレシ
オ回路によって、ノード340がローレベルに保持され
る。即ち、マスタラッチに論理値0のデータが書き込ま
れる。書き込みが確実に行われたとき、クロック信号l
mtがローレベルに切り替わり、トランスファゲート3
12が遮断する。このため、ノード340に書き込まれ
たデータがマスタラッチによって保持される。
が縦続接続されている2段のチャネルを含むpMOSト
ランジスタ及びnMOSトランジスタによって構成され
ている例を示しているが、チャネルの段数はこれに限定
されるものではなく、2段以上でもよい。また、pMO
Sトランジスタ側とnMOSトランジスタ側において、
縦続接続されるチャネルの段数を必ずしも一致させる必
要はなく、例えば、pMOSトランジスタが縦続接続さ
れている2段のチャネルを含み、nMOSトランジスタ
が縦続接続されている3段のチャネルを含むことも可能
である。
路、ラッチ回路以外にも種々の保持回路またはシフトレ
ジスタ回路に適用することができ、さらにデータ転送回
路にも適用可能である。また、本発明のMOSトランジ
スタも、上述したレシオ回路やラッチ回路などに限定さ
れるものではなく、SRAMセルとライトドライバやバ
スキーパーといった種々の回路に使用することが可能で
ある。
スタによれば、それぞれ逆短チャネル効果を奏する縦続
接続の複数段のチャネルを形成することにより、電流駆
動能力の上昇を抑制した低い駆動力のトランジスタを実
現できる。このようなトランジスタを用いたインバータ
によって、ラッチ回路などのレシオ回路の低電圧動作を
実現できる。また、本発明によれば、縦続接続の多段チ
ャネルのうち、スイッチングに最低限必要なトランジス
タ以外のゲート電極が電源電圧または接地電位にバイア
スされ、常時導通状態にすることにより、その回路を駆
動する駆動側の負荷が低減され、動作の高速化及び低消
費電力化を実現できる利点がある。
第1の実施形態を示す回路図である。
る。
示す回路図である。
含むインバータと通常のインバータの遅延特性及び消費
電力を示すグラフである。
含むインバータと通常のインバータの遅延特性及び消費
電力を示すグラフである。
びチャネル4段縦続接続トランジスタからなるインバー
タの構成を示す図である。
びチャネル4段縦続接続トランジスタからなるインバー
タの遅延特性及び消費電力を示すグラフである。
の実施形態を示す回路図である。
路の動作を示す部分回路図である。
ジスタの断面図である。
グラフである。
示す図である。
を示すグラフである。
路図である。
ンジスタからなるインバータを用いたラッチ回路の構成
を示す回路図である。
10,314,316,320,336,338…イン
バータ、 110−1,112−1,116−1,210−1,2
12−1,216−1…pMOSトランジスタ 110−2,112−2,116−2,210−2,2
12−2,216−2…nMOSトランジスタ 118,120,122,218,220,222…n
MOSトランジスタ、 114,124,208,214,224,340,3
42…ノード、 312,318,330…トランスファゲート、 VDD…電源電圧、GND…接地電位。
Claims (8)
- 【請求項1】第1導電型の半導体層と、 上記半導体層の一主面に所定の間隔をおいて形成された
複数の第2導電型の半導体領域と、 上記複数の半導体領域の間における上記半導体層上に絶
縁膜を介して形成された複数のゲート電極と、 逆短チャネル効果を得るために上記複数の半導体領域の
端部に形成された複数の不純物領域と、 を有し、上記複数のゲート電極の中の1つのゲート電極
が信号供給端子に接続され、その他のゲート電極がバイ
アス電圧供給端子に接続されたMOSトランジスタ。 - 【請求項2】それぞれ逆短チャネル効果を奏し、かつ縦
続接続された複数のチャネル領域を有し、ソース領域が
第1の基準電圧を供給する第1の電圧端子に接続され、
ドレイン領域が信号出力端子に接続されている第1導電
型の第1のMOSトランジスタと、 それぞれ逆短チャネル効果を奏し、かつ縦続接続された
複数のチャネル領域を有し、ソース領域が第2の基準電
圧を供給する第2の電圧端子に接続され、ドレイン領域
が上記信号出力端子に接続されている第2導電型の第2
のMOSトランジスタと、 上記第1のMOSトランジスタの各チャネル領域上に絶
縁膜を介して形成された複数のゲート電極と、 上記第2のMOSトランジスタの各チャネル領域上に絶
縁膜を介して形成された複数のゲート電極と、 を有し、 上記第1のMOSトランジスタの複数のゲート電極の中
の1つのゲート電極が信号入力端子に接続され、その他
のゲート電極が第1のバイアス電圧供給端子に接続され
ており、 上記第2のMOSトランジスタの複数のゲート電極の中
の1つのゲート電極が上記信号入力端子に接続され、そ
の他のゲート電極が第2のバイアス電圧供給端子に接続
されているインバータ。 - 【請求項3】上記第1のバイアス電圧が上記第2の基準
電圧であり、 上記第2のバイアス電圧が上記第1の基準電圧である請
求項2記載のインバータ。 - 【請求項4】上記第1及び第2のMOSトランジスタに
おける上記ソース領域、上記ドレイン領域及び上記ソー
ス領域と上記ドレイン領域との間の中間領域の端部にそ
れぞれ逆短チャネル効果を得るための半導体領域が形成
されている請求項2又は3記載のインバータ。 - 【請求項5】上記半導体領域が、上記ソース領域、上記
ドレイン領域及び上記中間領域と同じ導電型でその不純
物濃度が上記ソース領域、上記ドレイン領域及び上記中
間領域よりも低い第1の領域と、 上記ソース領域、上記ドレイン領域及び上記中間領域と
異なる導電型で上記第1の領域の下方に形成された第2
の領域とを有する請求項4記載のインバータ。 - 【請求項6】単一のチャネル領域を有し、ソース領域が
第1の基準電圧供給端子に接続された第1導電型の第1
のMOSトランジスタと、 それぞれ逆短チャネル効果を奏し、かつ縦続接続された
複数のチャネル領域を有し、ソース領域が第2の基準電
圧供給端子に接続され、ドレイン領域が上記第1のMO
Sトランジスタのドレイン領域に電気的に接続されてい
る第2導電型の第2のMOSトランジスタと、 上記第2のMOSトランジスタの複数のチャネル領域上
に絶縁膜を介して形成された複数のゲート電極と、 を有し、上記第2のMOSトランジスタの複数のゲート
端子の中の1つのゲート端子が信号入力端子に接続さ
れ、その他のゲート端子がバイアス電圧供給端子に接続
されているレシオ回路。 - 【請求項7】上記バイアス電圧が上記第1の基準電圧で
ある請求項6記載のレシオ回路。 - 【請求項8】単一のチャネル領域を有し、ソース領域が
第1の基準電圧供給端子に接続されている第1導電型の
第1のMOSトランジスタと、 それぞれ逆短チャネル効果を奏し、かつ縦続接続された
複数のチャネル領域を有し、ソース領域が第2の基準電
圧供給端子に接続されている第2導電型の第2のMOS
トランジスタと、 上記第1のMOSトランジスタのドレイン領域と上記第
2のMOSトランジスタのドレイン領域との間に電気的
に接続されているトランスファゲートと、 上記第2のMOSトランジスタの上記複数のチャネル領
域上に絶縁膜を介して形成されている複数のゲート電極
と、 入力端子が上記第2のMOSトランジスタのドレイン領
域に接続され、出力端子が上記第2のMOSトランジス
タの複数のゲート端子の中の1つのゲート端子に接続さ
れているインバータと、 を有し、上記第2のMOSトランジスタのその他のゲー
ト端子がバイアス電圧供給端子に接続されているラッチ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000265797A JP2002076135A (ja) | 2000-09-01 | 2000-09-01 | Mosトランジスタ、インバータ、レシオ回路及びラッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000265797A JP2002076135A (ja) | 2000-09-01 | 2000-09-01 | Mosトランジスタ、インバータ、レシオ回路及びラッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002076135A true JP2002076135A (ja) | 2002-03-15 |
JP2002076135A5 JP2002076135A5 (ja) | 2007-10-04 |
Family
ID=18753010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000265797A Withdrawn JP2002076135A (ja) | 2000-09-01 | 2000-09-01 | Mosトランジスタ、インバータ、レシオ回路及びラッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002076135A (ja) |
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- 2000-09-01 JP JP2000265797A patent/JP2002076135A/ja not_active Withdrawn
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