JP4392843B2 - 薄膜トランジスタアレイ基板及びその製造方法、並びに液晶ディスプレイパネル - Google Patents
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Description
本発明は、液晶ディスプレイ及びその製造方法に関し、特に、液晶ディスプレイの薄膜トランジスタ及びその製造方法に関するものである。
液晶ディスプレイ（ＬＣＤ）は、一般的に用いられているフラットパネルディスプレイである。液晶分子の誘電異方性及び導電異方性により外部の電場を受けることで、液晶の分子配向が変換され、各種の光学効果が作出される。
ＬＣＤパネルは、一般的に、２つの基板で構成される。２つの基板は、それらの間にセルギャップ（cell gap）を有しており、液晶層によりそれらの間隙が充填される。２つの基板の上のそれぞれには電極が形成され、その電極により液晶分子の配向と配向変換とが制御される。
図８は、従来の薄膜トランジスタ基板の平面図である。図８に示すように、薄膜トランジスタ基板（ＴＦＴ）は、スイッチ装置として機能し、ＬＣＤのスイッチのオン又はオフを制御する。ゲート電極１０２がソース電極１０６とドレイン電極１０４とを覆うことで、接合容量（Ｃｇｄ）がゲート電極１０２とドレイン電極１０４との間に生じる。ゲート電極１０２をオフにすると、画素電位は、接合容量により急激に降下する。この現象は、フィードスルー効果（feed-through effect）と呼ばれる。
一般的に、フィードスルー効果は、接合容量が増えるにつれてより深刻になる。フィードスルー効果は、蓄積容量（Ｃｓｔ）を増やすことによって解消するが、開口率も蓄積容量（Ｃｓｔ）の増加に伴って減少する。また、露光ずれが生じたり、エッチングにむらが生じたりすると、蓄積容量（Ｃｓｔ）により、フォトマスク間の接続部にショットムラ（shot mura）、又はちらつき（flicker）が生じる。これらの問題は、Ｃｇｄを減少させることによって排除することができる。
本発明は、接合容量（Ｃｇｄ）を減少させ、フィードスルー効果を改善することができるとともに、Ｃｇｄが大き過ぎることで生じる問題を改善することのできる薄膜トランジスタアレイ基板及びその製造方法、並びに液晶ディスプレイパネルを提供することを目的とする。
上記課題を解決するために、本発明の薄膜トランジスタアレイ基板は、基板と、前記基板上に形成されたゲート電極と、前記基板と前記ゲート電極とを覆うゲート誘電体層と、前記ゲート誘電体層上に形成され、一方の側が前記ゲート電極を越えて延伸した、チャネルを有する半導体層と、前記半導体層における他方の側の部分と電気的に接続され、前記ゲート電極に重なるようにして配置されたソース電極と、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分と電気的に接続され、前記ゲート電極に重ならないようにして配置されたドレイン電極とを備え、前記半導体層下に配置され、前記ゲート誘電体層に隣接し、かつ、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分に重なるようにして配置された遮光層を備えることを特徴とする（請求項１）。上記発明（請求項１）においては、前記遮光層は、不透明金属を含むことが好ましい（請求項２）。また、上記発明（請求項１）においては、前記遮光層と前記ゲート誘電体層との間に介在するネガティブフォトレジスト層をさらに備えることが好ましい（請求項３）。さらに、上記発明（請求項１）においては、前記ソース電極は、半弧状であり、一定の距離を有して前記ドレイン電極を囲むようにして配置され、前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであってもよいし（請求項４）、前記ドレイン電極は、Ｌ字形状を有しており、前記ソース電極は、前記ドレイン電極と一定の距離を有する逆Ｌ字形状を有しており、前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであってもよいし（請求項５）、前記ドレイン電極は、四角形状を有しており、前記ソース電極は、前記ドレイン電極と一定の距離を有するかぎ状であり、前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであってもよい（請求項６）。
また、本発明の薄膜トランジスタ基板の製造方法は、基板を用意するステップと、前記基板の上にゲート電極を形成するステップと、前記基板と前記ゲート電極とを覆うゲート誘電体層を形成するステップと、前記ゲート誘電体層の上に遮光層を形成するステップと、前記ゲート電極の上方に位置する前記遮光層の部分を取り除き、前記ゲート誘電体層上に開口部を形成するステップと、前記ゲート誘電体層及び前記遮光層の上にチャネルを有する半導体層を形成し、前記半導体層を前記開口部に充填するステップと、前記半導体層の上方にドープ半導体層を形成するステップと、前記ドープ半導体層と前記半導体層の一方の側を、前記ゲート電極を越えて延伸させるようにパターン化するステップと、前記パターン化されたドープ半導体層と半導体層をマスクとして用いて前記遮光層をエッチングするステップと、前記半導体層における他方の側の部分と電気的に接続するソース電極を、前記ゲート電極に重なるようにして形成するステップと、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分と電気的に接続するドレイン電極を、前記遮光層に重なるように、かつ、前記ゲート電極に重ならないようにして形成するステップとを含むことを特徴とする（請求項７）。上記発明（請求項７）においては、前記ゲート電極の上方に位置する前記遮光層の部分を取り除くステップは、前記遮光層を形成する前に、前記誘電体層の上にネガティブフォトレジスト層を形成するステップと、前記ゲート電極をマスクとして用いて前記基板の背面から前記レジスト層を露光するステップと、前記露光されていないレジスト層を取り除くと同時に、前記露光されていないレジスト層の上方に位置する前記遮光層を剥離するステップとを含むことが好ましい（請求項８）。
さらに、本発明の液晶ディスプレイパネルは、第１基板と、前記第１基板に相対する第２基板と、前記第１基板の上に配置される薄膜トランジスタとを含む液晶ディスプレイパネルであって、前記薄膜トランジスタは、前記第１基板上に形成されたゲート電極と、前記第１基板と前記ゲート電極とを覆うゲート誘電体層と、前記ゲート誘電体層上に形成され、一方の側が前記ゲート電極を越えて延伸した、チャネルを有する半導体層と、前記半導体層における他方の側の部分と電気的に接続され、前記ゲート電極に重なるようにして配置されたソース電極と、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分と電気的に接続され、前記ゲート電極に重ならないようにして配置されたドレイン電極と、前記第１基板と前記第２基板との間に介在される液晶層とを備え、前記半導体層下に配置され、前記ゲート誘電体層に隣接し、かつ、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分に重なるようにして配置された遮光層を備えることを特徴とする（請求項９）。上記発明（請求項９）においては、前記ソース電極は、半弧状であり、一定の距離を有して前記ドレイン電極を囲むようにして配置され、前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであってもよいし（請求項１０）、前記ドレイン電極は、Ｌ字形状を有しており、前記ソース電極は、前記ドレイン電極と一定の距離を有する逆Ｌ字形状を有しており、前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであってもよいし（請求項１１）、前記ドレイン電極は、四角形状を有しており、前記ソース電極は、前記ドレイン電極と一定の距離を有するかぎ状であり、前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであってもよい（請求項１２）。
本発明の薄膜トランジスタアレイ基板は、ゲート電極とドレイン電極とが重ならないように配置されているため、Ｃｇｄを減少させることができ、フィードスルー効果を排除することができる。また、遮光層がさらに設けられることで、半導体層への照射による漏電流を排除することもできる。
本発明の一実施形態に係る液晶ディスプレイ及びその製造方法を、添付図面を参照してより詳細に説明する。なお、添付図面において、類似する又は対応する要素は、同一の符号を用いる。
下記の説明は、本発明の最も熟考した実施形態を開示している。この説明は、本発明の一般原則を示すことを目的としたものであり、これに限定されるものではない。本発明の範囲は、添付の特許請求の範囲を参考にして決められることが望ましい。
この明細書では、例えば、“基板の上方”、“層の上”、又は“膜の上”などの表現は、中間層の存在に関わらず、単に基底層の表面に関しての相対的な位置関係を示している。よって、これらの表現は、２つの層が直接的に接触している場合のみならず、１又は２以上の積層された層が接触していない状態も示すものである。
図１Ａは、本発明の一実施形態に係る薄膜トランジスタ基板の部分平面図であり、図１Ｂは、本発明の一実施形態に係る薄膜トランジスタ基板の部分底面図であり、図２Ｉは、本発明の一実施形態に係る薄膜トランジスタ基板の断面図である。図１Ａ、図１Ｂ、及び図２Ｉに示すように、ゲートライン２０２に接続可能なゲート電極３０２は、基板３００の上に配置されている。ゲート誘電体層３０８は、ゲート電極３０２と基板３００とを覆うようにして設けられている。遮光層３１８は、ゲート誘電体層３０８の表面又は上方に配置され、レジスト層は、遮光層３１８とゲート誘電体層３０８との間に介在している。本実施形態では、遮光層３１８は、図１Ｂからみればゲート電極３０２に接触し、半導体層３１４を完全に覆うことで、半導体層が照射される時の漏電を防ぐことができる。本発明の他の実施形態では、図１Ｃに示すように、遮光層３１８は、ゲート電極３０２との間に間隙ｄを有して隣接している。本発明のさらに他の実施形態では、半導体層３１４は、ゲート誘電体層３０８及び遮光層３１８の一部を覆っている。半導体層の片側又は両側は、ゲート電極３０２を越えて延伸した非重複領域を有する。
半導体３１４は、光に敏感な特性により、光が照射されたときに光電流を生じやすい。そのため、遮光層３１８は、半導体層３１４の非重複領域に配置され、ゲート誘電体層３０８に隣接し、薄膜トランジスタの漏電を防ぐことができる。ソース電極３２２は、半導体層３１４の上方に、ゲート電極３０２の一部と重なるようにして配置される。また、ドレイン電極３２４は、半導体層３１４の上方に、ゲート電極３０２に重ならないようにして配置される。本実施形態では、半導体層３１４は、ゲート電極３０２を越えて延伸し、ドレイン電極３２４は、ゲート電極３０２を越えて延伸した半導体層３１４の部分に重なるようにして配置され、ゲート電極３０２とドレイン電極３２４とが重ならないようにして配置されることで、Ｃｇｄを減少させる。他の実施形態では、図１Ｂに示すように、背面で半導体層３１４がゲート電極３０２及び遮光層３１８によって完全に覆われ、半導体層３１４に光が照射されることによる漏電を排除することができる。また、ドープ半導体層３１６は、ソース電極３２２／ドレイン電極３２４と、半導体層３１４との間に介在させることができ、これにより接触抵抗を低減することができる。
図２Ａ〜図２Ｌは、薄膜トランジスタ基板を形成するプロセスの流れを示す概略図である。図２Ａに示すように、まず、ガラス基板、好ましくは、低アルカリガラス基板又は非アルカリガラス基板等の基板３００を用意する。次に、第１金属層（図示せず）が、基板３００の上に金属層を堆積させることにより形成される。第１金属層としては、例えば、Ｔａ、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ、Ａｌ、若しくはこれらの組み合わせ、又はこれらの堆積層が挙げられる。上記第１金属層の堆積方法は、プラズマ蒸着（ＰＶＤ）又はプラズマ化学気相成長法（ＰＥＣＶＤ）により行うことができる。第一金属層は、従来のフォトリソグラフィ及びエッチングによってパターン化されて、これによりゲート電極３０２、蓄積コンデンサの下電極３０４及び接触金属パット３０６が形成される。
図２Ｂに示すように、ゲート誘電体層３０８は、ゲート電極３０２、蓄積コンデンサの下電極３０４、接触金属パット３０６、及び基板３００の上に堆積されることにより形成される。ゲート誘電体層３０８としては、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はこれらの組み合わせが挙げられる。図２Ｃに示すように、フォトレジスト層３１０は、ゲート誘電体層３０８の上に形成される。フォトレジスト層３１０は、背面からのフォトリソグラフィによって定義することのできるネガティブフォトレジスト層であることが好ましい。次に、例えば、Ｔａ、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ、Ａｌ、若しくはこれらの組み合わせ、又はこれらの堆積層である遮光層３１２は、フォトレジスト層３１０の上に堆積されることにより形成され、好ましくは、例えば、ＰＶＤ、ＰＥＣＶＤ等の低温堆積法により堆積される。
図２Ｄに示すように、フォトレジスト層は、パターン化された導電層（ゲート電極３０２、蓄積コンデンサの下電極３０４、及び接触金属パット３０６）をマスクとして用いて背面から露光され、自己整合（self-alignment）によってレジスト層３１０をパターン化する。次に、リフトオフ（lift-off）プロセスが次のステップで達成される。本実施形態では、パターン化された導電層３０２，３０４，３０６の上方の露光されていないレジスト層３１０は、ネガティブの特性に基づいて、現像によって取り除かれる。また、一並びのレジスト層３１０により、レジスト層３１０の上にある遮光層３１２が同時にリフトオフされる。よって、レジスト層３１０及び遮光層３１２は、パターン化されて、ゲート電極３０２、蓄積コンデンサの下電極３０４、及び接触金属パット３０６の上に、対応する開口部が形成される。本実施形態におけるリフトオフステップにより、リソグラフィステップを省略することができるが、本発明はこれに限定されることなく、遮光層３１２のパターン化は、従来のリソグラフィとエッチングによって達成してもよい。
図２Ｅに示すように、半導体層３１４は、第２金属層（遮光層）３１２の上に堆積されることにより形成され、ゲート電極３０２、蓄積コンデンサの下電極３０４、及び接触金属パット３０６に対応する上記開口部に充填される。ドープ半導体層３１６は、半導体層３１４の上に堆積されることにより形成される。本実施形態において、半導体層３１４としては、例えば、シリコン、ゲルマニウム、ポリシリコン、アモルファスシリコン等が挙げられる。ドープ半導体層３１６は、例えば、リン又はヒ素をドープしたシリコン又はゲルマニウムのＮ型半導体層であり、接触抵抗を減少させる。
図２Ｆに示すように、ドープ半導体層３１６及び半導体層３１４は、従来のリソグラフィ及びエッチングによってパターン化される。特に、ドープ半導体層３１６及び半導体層３１４における、ゲート電極３０２の上方及びその隣接領域、並びに蓄積コンデンサの下電極３０４の上方の領域以外の部分は、取り除かれる。ドープ半導体層３１６及び半導体層３１４のうちの少なくとも一方の側は、ゲート電極３０２を越えて延伸する。好ましい実施形態では、ドープ半導体層３１６及び半導体層３１４は、ゲート電極３０２の一方の側を越えて延伸するが、本発明はこれに限定されるものではない。次に、図２Ｇに示すように、第２金属層（遮光層）３１２及びその下のフォトレジスト層３１０は、パターン化されたドープ半導体層３１６をマスクとして用いた異方性エッチングによってエッチングされる。本実施形態では、半導体層３１４の下の第２金属層は、遮光層３１８として働き、半導体層３１４への光の照射による漏電を排除することができる。
図２Ｈに示すように、第３導電層３２０は、ブランケット堆積（blanket deposition）によって、ドープ半導体層３１６及びゲート誘電体層３０８の上に形成される。第３導電層３２０としては、例えば、Ｔａ、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ、Ａｌ、若しくはこれらの組み合わせ、又はそれらの堆積層が挙げられる。次に、図２Ｉに示すように、第３導電層３２０及びドープ半導体層３１６は、従来のリソグラフィ及びエッチングによってパターン化され、半導体層３１４の上方にソース電極３２２及びドレイン電極３２４が形成される。特に、ドレイン電極３２４は、接合容量（Ｃｇｄ）を減少させるためにゲート電極３０２に重ならないようにして形成される。本実施形態では、ドレイン電極３２４は、ゲート電極３０２を越えて延伸した半導体層３１４の部分によって支持される。
次に、図２Ｊに示すように、保護層３３０は、ブランケット堆積（blanket deposition）によって、ソース電極３２２、ドレイン電極３２４、コンデンサの上電極３２８、及びゲート誘電体層３０８の上に形成される。保護層３３０としては、例えば、窒化ケイ素、酸窒化ケイ素が挙げられる。その後、保護層３３０及び蓄積コンデンサの上電極３２８は、パターン化され、蓄積コンデンサ及び接触パット３０６の上方に、対応する開口部が形成される。図２Ｋに示すように、例えば、インジウムスズ酸化物からなる透明電極３３２は、ブランケット堆積によって、保護層３３０の上に形成され、蓄積コンデンサの上電極３２８及び接触パット３０６に電気的に接続されるようにして上記開口部に充填される。図２Ｌに示すように、透明導電層３３２は、パターン化され、蓄積コンデンサ３２６に電気的に接続された画素電極３３２ａを形成し、接触電極３３２ｂは、接触パット３０６に電気的に接続される。
図３は、従来のＴＦＴ構造及び本実施形態のＴＦＴ構造（図１Ａに示す構造）におけるバイアスとＣｇｄとの関係を示した図である。図３に示すように、本実施形態のＴＦＴ構造におけるＣｇｄ４０２は、従来のＴＦＴ構造におけるＣｇｄ４０４より約８０％低くなっている。図４は、遮光層を有するＴＦＴ構造４０６及び遮光層を有しないＴＦＴ構造４０８におけるバイアスとＣｇｄとの関係を示した図である。図４に示すように、遮光層は、Ｖｄｓが約１０Ｖより低いときに、ＴＦＴの漏電流を効果的に減少させることができる。
図５Ａは、本実施形態のＴＦＴ構造の部分平面図であり、図５Ｂは、図５Ａの６Ｂ−６Ｂ’線に沿った断面図である。本実施形態のＴＦＴ構造は、図１Ａに示すＴＦＴ構造と類似しており、ドレイン電極６０２は、ゲート電極６０４に重ならず、遮光層６０６が半導体層６０８の下に配置され、漏電を減少させる。異なるのは、ソース電極６１０は半弧状であり、一定の距離を有してドレイン電極６０２を囲むようにして配置されている。半導体層６０８は、ソース電極６１０及びドレイン電極６０２の下方に配置され、半導体層の一部は、ソース電極６１０及びドレイン電極６０２に重なっている。ソース電極６１０とドレイン電極６０２との間の間隙の下方に位置する半導体層６０８は、ＴＦＴのチャネル６１２となる。ゲート電極６０４は、ソース電極６１０、ドレイン電極６０２、及び半導体層６０８の下方に位置するゲート誘電体層６１４の中に配置され、基板６００と隣接する。特に、ゲート電極６０４は、ドレイン電極６０２に重ならないようにして配置されている。
図６Ａは、本発明の他の実施形態のＴＦＴ構造の部分平面図であり、図６Ｂは、図６Ａの７Ｂ−７Ｂ’線に沿った断面図である。本実施形態のＴＦＴ構造は、図１Ａに示すＴＦＴ構造と類似しており、ドレイン電極７０２は、ゲート電極７０４に重ならず、遮光層７０６が半導体層７０８の下に配置され、漏電を減少させる。異なるのは、ドレイン電極７０２はＬ字形状であり、ソース電極７１０は逆Ｌ字形状であり、ドレイン電極７０２と一定の距離を有して配置されている。ソース電極７１０とドレイン電極７０２との間の間隙の下方に位置する半導体層７０８は、ＴＦＴのチャネル７１２となる。ゲート電極７０４は、ソース電極７１０、ドレイン電極７０２、及び半導体層７０８の下方に位置するゲート誘電体層７１４の中に配置され、基板７００と隣接する。特に、ゲート電極７０４は、ドレイン電極７０２に重ならないようにして配置されている。
図７Ａは、本発明のさらに他の実施形態のＴＦＴ構造の部分平面図であり、図７Ｂは、図７Ａの８Ｂ−８Ｂ’線に沿った断面図である。本実施形態のＴＦＴ構造は、図１Ａに示すＴＦＴ構造と類似しており、ドレイン電極８０２は、ゲート電極８０４に重ならず、遮光層８０６が半導体層８０８の下に配置され、漏電を減少させる。異なるのは、ドレイン電極８０２は四角形状であり、ソース電極８１０はかぎ状で有り、ドレイン電極８０２と一定の距離を有して配置されている。ソース電極８１０とドレイン電極８０２との間の間隙の下方に位置する半導体層８０８は、ＴＦＴのチャネル８１２となる。ゲート電極８０４は、ソース電極８１０、ドレイン電極８０２、及び半導体層８０８の下方に位置するゲート誘電体層８１４の中に配置され、基板８００と隣接する。特に、ゲート電極８０４は、ドレイン電極８０２に重ならないようにして配置される。
本実施形態のＴＦＴアレイ基板は、ＬＣＤパネルの一部分であり、ＴＦＴアレイ基板に相対する上基板をさらに有して、液晶ディスプレイパネルのＴＦＴ基板として利用することができる。上基板としては、例えば、カラーフィルター基板等を用いることができる。液晶ディスプレイパネルにおいて、液晶層は、カラーフィルター基板（ここでは上基板とみなす）と下基板との間に介在させればよい。上述した上基板及び液晶層は、簡易化のために図示されていない。
以上、本発明の好適な実施形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る多少の変更や修飾を付加することは可能である。したがって、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
１０２，３０２，６０４，７０４，８０４…ゲート電極
１０４，３２４，６０２，７０２，８０２…ドレイン電極
１０６，３２２，６１０，７１０，８１０…ソース電極
３００…基板
３０４…蓄積コンデンサの下電極
３０６…接触金属パット
３０８，６１４，７１４，８１４…ゲート誘電体層
３１０…フォトレジスト層
３１２，３１８，６０６，７０６，８０６…遮光層
３１４，６０８，７０８，８０８…半導体層
３１６…ドープ半導体層
３２０…第３導電層
３２６…蓄積コンデンサ
３２８…蓄積コンデンサの下電極
３３０…保護層
３３２…透明導電層
３３２ａ…画素電極
３３２ｂ…接触電極
７１２，８１２…チャネル
１０４，３２４，６０２，７０２，８０２…ドレイン電極
１０６，３２２，６１０，７１０，８１０…ソース電極
３００…基板
３０４…蓄積コンデンサの下電極
３０６…接触金属パット
３０８，６１４，７１４，８１４…ゲート誘電体層
３１０…フォトレジスト層
３１２，３１８，６０６，７０６，８０６…遮光層
３１４，６０８，７０８，８０８…半導体層
３１６…ドープ半導体層
３２０…第３導電層
３２６…蓄積コンデンサ
３２８…蓄積コンデンサの下電極
３３０…保護層
３３２…透明導電層
３３２ａ…画素電極
３３２ｂ…接触電極
７１２，８１２…チャネル
Claims (12)
- 基板と、
前記基板上に形成されたゲート電極と、
前記基板と前記ゲート電極とを覆うゲート誘電体層と、
前記ゲート誘電体層上に形成され、一方の側が前記ゲート電極を越えて延伸した、チャネルを有する半導体層と、
前記半導体層における他方の側の部分と電気的に接続され、前記ゲート電極に重なるようにして配置されたソース電極と、
前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分と電気的に接続され、前記ゲート電極に重ならないようにして配置されたドレイン電極と
を備え、
前記半導体層下に配置され、前記ゲート誘電体層に隣接し、かつ、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分に重なるようにして配置された遮光層を備えることを特徴とする薄膜トランジスタアレイ基板。 - 前記遮光層は、不透明金属を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 前記遮光層と前記ゲート誘電体層との間に介在するネガティブフォトレジスト層をさらに備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
- 前記ソース電極は、半弧状であり、一定の距離を有して前記ドレイン電極を囲むようにして配置され、
前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、
前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。 - 前記ドレイン電極は、Ｌ字形状を有しており、
前記ソース電極は、前記ドレイン電極と一定の距離を有する逆Ｌ字形状を有しており、
前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、
前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。 - 前記ドレイン電極は、四角形状を有しており、
前記ソース電極は、前記ドレイン電極と一定の距離を有するかぎ状であり、
前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、
前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。 - 基板を用意するステップと、
前記基板の上にゲート電極を形成するステップと、
前記基板と前記ゲート電極とを覆うゲート誘電体層を形成するステップと、
前記ゲート誘電体層の上に遮光層を形成するステップと、
前記ゲート電極の上方に位置する前記遮光層の部分を取り除き、前記ゲート誘電体層上に開口部を形成するステップと、
前記ゲート誘電体層及び前記遮光層の上にチャネルを有する半導体層を形成し、前記半導体層を前記開口部に充填するステップと、
前記半導体層の上方にドープ半導体層を形成するステップと、
前記ドープ半導体層と前記半導体層の一方の側を、前記ゲート電極を越えて延伸させるようにパターン化するステップと、
前記パターン化されたドープ半導体層と半導体層をマスクとして用いて前記遮光層をエッチングするステップと、
前記半導体層における他方の側の部分と電気的に接続するソース電極を、前記ゲート電極に重なるようにして形成するステップと、
前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分と電気的に接続するドレイン電極を、前記遮光層に重なるように、かつ、前記ゲート電極に重ならないようにして形成するステップと
を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記ゲート電極の上方に位置する前記遮光層の部分を取り除くステップは、
前記遮光層を形成する前に、前記誘電体層の上にネガティブフォトレジスト層を形成するステップと、
前記ゲート電極をマスクとして用いて前記基板の背面から前記レジスト層を露光するステップと、
前記露光されていないレジスト層を取り除くと同時に、前記露光されていないレジスト層の上方に位置する前記遮光層を剥離するステップと
を含むことを特徴とする請求項７に記載の薄膜トランジスタ基板の製造方法。 - 第１基板と、前記第１基板に相対する第２基板と、前記第１基板の上に配置される薄膜トランジスタとを含む液晶ディスプレイパネルであって、
前記薄膜トランジスタは、
前記第１基板上に形成されたゲート電極と、
前記第１基板と前記ゲート電極とを覆うゲート誘電体層と、
前記ゲート誘電体層上に形成され、一方の側が前記ゲート電極を越えて延伸した、チャネルを有する半導体層と、
前記半導体層における他方の側の部分と電気的に接続され、前記ゲート電極に重なるようにして配置されたソース電極と、
前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分と電気的に接続され、前記ゲート電極に重ならないようにして配置されたドレイン電極と、
前記第１基板と前記第２基板との間に介在される液晶層と
を備え、
前記半導体層下に配置され、前記ゲート誘電体層に隣接し、かつ、前記半導体層における前記一方の側の前記ゲート電極を越えて延伸した部分に重なるようにして配置された遮光層を備えることを特徴とする液晶ディスプレイパネル。 - 前記ソース電極は、半弧状であり、一定の距離を有して前記ドレイン電極を囲むようにして配置され、
前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、
前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであることを特徴とする請求項９に記載の液晶ディスプレイパネル。 - 前記ドレイン電極は、Ｌ字形状を有しており、
前記ソース電極は、前記ドレイン電極と一定の距離を有する逆Ｌ字形状を有しており、
前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、
前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであることを特徴とする請求項９に記載の液晶ディスプレイパネル。 - 前記ドレイン電極は、四角形状を有しており、
前記ソース電極は、前記ドレイン電極と一定の距離を有するかぎ状であり、
前記半導体層は、前記ソース電極及び前記ドレイン電極の下方に、前記半導体層の一部が前記ソース電極及び前記ドレイン電極に重なるようにして配置され、
前記ソース電極と前記ドレイン電極との間に配置された前記半導体層は、前記薄膜トランジスタの前記チャネルであることを特徴とする請求項９に記載の液晶ディスプレイパネル。
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