JP4386333B2 - 半導体基板の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
（関連出願）
本出願は、２０００年４月３日に出願された米国特許出願第０９／５４１，２５５号の「Ｓｉ上に厚い緩和ＳｉＧｅ層を形成する方法」、ならびに２００１年２月１３日に出願された米国特許出願第０９／７８３，８１７号の「Ｓｉ１−ｘＧｅｘＣＭＯＳの漏れ電流を低減する方法」に関連する。
(発明の領域）
本発明は、高速ＣＭＯＳ集積回路等の半導体基板の製造方法に関し、詳細には、水素注入を用いてＳｉＧｅ層を形成する工程を包含する半導体基板の製造方法に関する。
【０００２】
【従来の技術】
移動度の向上したＭＯＳＦＥＴデバイスアプリケーションにおいて、キャリア移動度を向上させるために、ｎＭＯＳデバイス（Ｗｅｌｓｅｒらの”Ｓｔｒａｉｎ ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔｈｅ ｐｅｒｆｏｒｍａｎｃｅ ｅｎｈａｎｃｅｍｅｎｔ ｉｎ ｓｔｒａｉｎｅｄ−Ｓｉ ｎ−ＭＯＳＦＥＴｓ”， ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐ． ３７３ （１９９４）（非特許文献１）、Ｒｉｍらの”Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ａｎａｌｙｓｉｓ ｏｆ Ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ｓｔｒａｉｎｅｄ−Ｓｉ Ｎ−ＭＯＳＦＥＴｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ４７， １４０６， （２０００）（非特許文献２）、およびＲｉｍらの”Ｓｔｒａｉｎｅｄ Ｓｉ ＮＭＯＳＦＥＴｓ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ， ２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐ．５９， ＩＥＥＥ ２００１（非特許文献３））ならびにｐＭＯＳデバイス（Ｒｉｍらの”Ｅｎｈａｎｃｅｄ ｈｏｌｅ ｍｏｂｉｌｉｔｉｅｓ ｉｎ ｓｕｒｆａｃｅ−ｃｈａｎｎｅｌ ｓｔｒａｉｎｅｄ−Ｓｉ ｐ−ＭＯＳＦＥＴｓ”， ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐ．５１７（１９９５）（非特許文献４）、およびＮａｙａｋらの”Ｈｉｇｈ−ｍｏｂｉｌｉｔｙＳｔｒａｉｎｅｄ−Ｓｉ ＰＭＯＳＦＥＴｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．４３， １７０９ （１９９６）（非特許文献５））の両方について、厚い応力緩和されたＳｉ１−ｘＧｅｘバッファ層を、薄い歪シリコン層のための仮想基板として用いられている。バルクシリコンデバイスと比較して、Ｌｅｆｆ＜７０ｎｍであるデバイスにおいて、電子移動度が７０％向上したことがＲｉｍらの２００１年の文献に報告されている。長チャネルデバイスにおける高電界ホール移動度(high-field hole mobilityが４０％まで向上したことが、Ｎａｙａｋらによって報告されている。
【０００３】
厚いＳｉ１−ｘＧｅｘ層は、ミスフィット転位の形成により可塑的に、歪み（応力）が緩和する（Ｒ． Ｈｕｌｌらの”Ｎｕｃｌｅａｔｉｏｎ ｏｆ ｍｉｓｆｉｔ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ ｓｔｒａｉｎｅｄ−ｌａｙｅｒ ｅｐｉｔａｘｙ ｉｎ ｔｈｅ ＧｅｘＳｉ１−ｘ／Ｓｉ ｓｙｓｔｅｍ”， Ｊ． Ｖａｃ Ｓｃｉ． Ｔｅｃｈｎｏｌ．， Ａ７， ２５８０， １９８９（非特許文献６）、Ｈｏｕｇｈｔｏｎの”Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｋｉｎｅｔｉｃｓ ｉｎ Ｓｉ１−ｘＧｅｘ／Ｓｉ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”， Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， ７０， ２１３６， １９９１（非特許文献７）、Ｗｉｃｋｅｎｈａｕｓｅｒらの”Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｔｈｅ ａｃｔｉｖａｔｉｏｎ ｅｎｅｒｇｙ ｆｏｒ ｔｈｅ ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｎｕｃｌｅａｔｉｏｎ ｏｆ ｍｉｓｆｉｔ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ Ｓｉ１−ｘＧｅｘ／Ｓｉ ｄｅｐｏｓｉｔｅｄｂｙ ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｙ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ７０， ３２４， １９９７（非特許文献８）、Ｍａｔｔｈｅｗｓらの”Ｄｅｆｅｃｔｓ ｉｎ ｅｐｉｔａｘｉａｌ ｍｕｌｔｉｌａｙｅｒｓ”， Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ， ２７， １１８， １９７４（非特許文献９）、およびＴａｎｇらの”Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ Ｓｉ１−ｘＧｅｘ／Ｓｉ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ｇｒｏｗｎ ｂｙ ＬＰＣＶＤ”， Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ， １２５，３０１， １９９２（非特許文献１０））。
【０００４】
しかし、このプロセスの間、通常、貫通転位が発生する。貫通転位の存在によりデバイスの性能が低下し、デバイスの歩留まりが著しく低下する。
【０００５】
高品質の歪み緩和Ｓｉ１−ｘＧｅｘバッファ層を製造する現在の最新技術は、組成の割合が厚さ方向に異なる（傾斜された）数μｍの厚さを有する層の成長である（Ｒｉｍらによる２０００年の上記文献、Ｎａｙａｋらの上記文献、Ｓｃｈａｅｆｆｌｅｒらの”Ｈｉｇｈ−ｅｌｅｃｔｒｏｎ−ｍｏｂｉｌｉｔｙ Ｓｉ／ＳｉＧｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ： ｉｎｆｌｕｅｎｃｅ ｏｆ ｔｈｅ ｒｅｌａｘｅｄ ＳｉＧｅ ｂｕｆｆｅｒ ｌａｙｅｒ”， Ｓｅｍｉｃｏｎｄｕｃｔｏｒ． Ｓｃｉ． Ｔｅｃｈｎｏｌ．， ７．２６０， １９９２（非特許文献１１）、およびＦｉｔｚｇｅｒａｌｄらの”Ｔｏｔａｌｌｙ ｒｅｌａｘｅｄ ＧｅｘＳｉ１−ｘ ｌａｙｅｒｓ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｉｅｓ ｇｒｏｗｎ ｏｎＳｉ ｓｕｂｓｔｒａｔｅｓ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ５９， ８１１， １９９１（非特許文献１２））。しかし、貫通転位の密度は依然として高く、例えば典型的には１０Ｅ６ｃｍ−２を超える。さらに、数μｍの厚さを有するＳｉ１−ｘＧｅｘ層を市販の実用可能なデバイスの製造に組み込むことは、現実的ではない。ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）ウエハ上におけるＳｉＧｅ成長の緩和についてもまた研究が行われており、この場合、Ｓｉ／ＳｉＧｅ二重層は、基板によって平坦に維持されたフリーフローティングフォイル(free-floating foil)として振る舞う。しかし、シリコンとＳｉＧｅ層との厚さの比は、ＳｉＧｅ層からシリコン層への転位の核形成および転位のすべりが起こるように正確に制御されねばならない。また、この技術は、ほとんどの技術アプリケーションに使用できるようにするため、より多量のゲルマニウムを含有するように展開される必要がある（ＬｅＧｏｕｓｅらの”Ｒｅｌａｘａｔｉｏｎ ｏｆ ＳｉＧｅ ｔｈｉｎ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ Ｓｉ／ＳｉＯ２ ｓｕｂｓｔｒａｔｅｓ”， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ７５（１１） １９９４（非特許文献１３）、およびＰｏｗｅｌｌらの”Ｎｅｗ ａｐｐｒｏａｃｈ ｔｏ ｔｈｅ ｇｒｏｗｔｈ ｏｆ ｌｏｗ ｄｉｓｌｏｃａｔｉｏｎ ｒｅｌａｘｅｄ ＳｉＧｅ ｍａｔｅｒｉａｌ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ｖｏｌ．６４， １８５６（１９９４）（非特許文献１４））。
【０００６】
ヘリウム注入およびアニーリングによってシリコンおよびＧｅならびにそれらの合金内に形成された孔は、転位との間に強力で短距離の相互誘引作用を有することがわかっている。ＳｉＧｅ／Ｓｉ界面に孔を設けることによって、応力緩和率が大幅に向上され、転位微細構造が変形される。しかし、貫通転位密度の低減は観察されなかった（Ｆｏｌｌｓｔａｅｄｔらの”Ｃａｖｉｔｙ−ｄｉｓｌｏｃａｔｉｏｎ ｉｎｔｅｒａｃｔｉｏｎｓ ｉｎ Ｓｉ−Ｇｅ ａｎｄ ｉｍｐｌｉｃａｔｉｏｎｓ ｆｏｒ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｒｅｌａｘａｔｉｏｎ”，Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ６９， ２０５９， １９９６（非特許文献１５））。８０％の緩和を達成するためには、依然、アニーリングを約１０００℃で１時間行う必要がある。
【０００７】
また、水素注入により、シリコンの剥離が引き起こされ、シリコンで形成された微細層の剪断が発生することがわかっている（Ｗｅｌｄｏｎらの”Ｏｎ ｔｈｅ ｍｅｃｈａｎｉｓｍ ｏｆ ｔｈｅ ｈｙｄｒｏｇｅｎ−ｉｎｄｕｃｅｄ ｅｘｆｏｌｉａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ”，Ｊ． Ｖａｃ． Ｓｃｉ．Ｔｅｃｈｎｏｌ． Ｂ． １５， １０６５， １９９７（非特許文献１６））。この技術は、高品質ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウエハの製造に用いられており、「ＳｍａｒｔＣｕｔ」（商標）プロセスとして公知である。ドイツの共同研究による最近の文献（Ｓ．Ｍａｎｔｌらの文献およびＨ．Ｔｒｉｎｋａｕｓらの文献）は、水素注入を用いてＳｉＧｅの緩和度を上昇させ、貫通転位の密度を低減することの利点を報告している。（Ｓ．Ｍａｎｔｌらの”Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｏｆ ｅｐｉｔａｘｉａｌ ＳｉＧｅ ｌａｙｅｒｓ ｏｎ Ｓｉ（１００） ｉｍｐｒｏｖｅｄ ｂｙ ｈｙｄｒｏｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ， Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ ＲｅｓｅａｒｃｈＢ １４７， ２９， （１９９９）（非特許文献１７）、およびＨ．Ｔｒｉｎｋａｕｓらの”Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｍｅｃｈａｎｉｓｍ ｆｏｒ ｈｙｄｒｏｇｅｎ−ｉｍｐｌａｎｔｅｄ Ｓｉ１−ｘＧｅｘ／Ｓｉ（１００） ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ７６， ３５５２， ２０００（非特許文献１８））
しかし、上記研究者らは、厚さがわずか２０００Å〜２５００Åであり、Ｇｅ濃度がモル重量で２２％未満であるＳｉＧｅ層の緩和を報告している。このような厚さを有するＳｉＧｅ層は、市販のデバイスアプリケーションにとって十分ではない。より厚い膜を形成する方法が、関連出願である米国特許出願第０９／５４１，２５５号に開示されており、適切な絶縁によって漏れ電流を低減する方法が、関連出願である米国特許出願第０９／７８３，８１７号に開示されている。関連米国特許出願第０９／５４１，２５５号は、約２１％のＧｅを含むＳｉＧｅ薄膜の形成について記載している。キャップシリコンチャネル内の歪みを増大し、電子移動度およびホール移動度をさらに向上させるために、Ｇｅ濃度をより高くするのが望ましい。
【０００８】
ドイツの共同研究は、３０％までのＧｅを含有する大幅に緩和されたＳｉＧｅ層を形成する際に、ヘリウム注入が有効であると報告している（Ｍ． Ｌｕｙｓｂｅｒｇらの”Ｒｅｌａｘａｔｉｏｎ ｏｆ Ｓｉ１−ｘＧｅｘ ｂｕｆｆｅｒｌａｙｅｒｓ ｏｎ Ｓｉ（１００） ｔｈｒｏｕｇｈ Ｈｅｌｉｕｍ ｉｍｐｌａｎｔａｔｉｏｎ”， Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００１ ＭＲＳ Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ， Ａｂｓｔｒａｃｔ Ｐ５．４， Ａｐｒｉｌ １８， ２００１（非特許文献１９））。
【０００９】
【非特許文献１】
Ｗｅｌｓｅｒらの”Ｓｔｒａｉｎ ｄｅｐｅｎｄｅｎｃｅ ｏｆ ｔｈｅ ｐｅｒｆｏｒｍａｎｃｅ ｅｎｈａｎｃｅｍｅｎｔ ｉｎ ｓｔｒａｉｎｅｄ−Ｓｉ ｎ−ＭＯＳＦＥＴｓ”， ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐ．３７３， １９９４、
【非特許文献２】
Ｒｉｍらの”Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ａｎａｌｙｓｉｓ ｏｆ Ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ ｓｔｒａｉｎｅｄ−Ｓｉ Ｎ−ＭＯＳＦＥＴｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ４７， １４０６， ２０００
【非特許文献３】
Ｒｉｍらの”Ｓｔｒａｉｎｅｄ Ｓｉ ＮＭＯＳＦＥＴｓ ｆｏｒ ｈｉｇｈｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ， ２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐ．５９， ＩＥＥＥ ２００１
【非特許文献４】
ｐＭＯＳデバイス（Ｒｉｍらの”Ｅｎｈａｎｃｅｄ ｈｏｌｅ ｍｏｂｉｌｉｔｉｅｓ ｉｎ ｓｕｒｆａｃｅ−ｃｈａｎｎｅｌ ｓｔｒａｉｎｅｄ−Ｓｉ ｐ−ＭＯＳＦＥＴｓ”， ＩＥＤＭ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐ．５１７，１９９５、
【非特許文献５】
Ｎａｙａｋらの”Ｈｉｇｈ−ｍｏｂｉｌｉｔｙ Ｓｔｒａｉｎｅｄ−Ｓｉ ＰＭＯＳＦＥＴｓ”， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．４３， １７０９ （１９９６）
【非特許文献６】
Ｒ．Ｈｕｌｌらの”Ｎｕｃｌｅａｔｉｏｎ ｏｆ ｍｉｓｆｉｔ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ ｓｔｒａｉｎｅｄ−ｌａｙｅｒ ｅｐｉｔａｘｙ ｉｎｔｈｅ ＧｅｘＳｉ１−ｘ／Ｓｉ ｓｙｓｔｅｍ”， Ｊ． Ｖａｃ Ｓｃｉ． Ｔｅｃｈｎｏｌ．， Ａ７， ２５８０， １９８９、
【非特許文献７】
Ｈｏｕｇｈｔｏｎの”Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｋｉｎｅｔｉｃｓ ｉｎ Ｓｉ１−ｘＧｅｘ／Ｓｉ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”， Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， ７０， ２１３６， １９９１、
【非特許文献８】
Ｗｉｃｋｅｎｈａｕｓｅｒらの”Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｔｈｅａｃｔｉｖａｔｉｏｎ ｅｎｅｒｇｙ ｆｏｒ ｔｈｅ ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｎｕｃｌｅａｔｉｏｎ ｏｆ ｍｉｓｆｉｔ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ Ｓｉ１−ｘＧｅｘ／Ｓｉ ｄｅｐｏｓｉｔｅｄ ｂｙ ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｙ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ７０， ３２４， １９９７、
【非特許文献９】
Ｍａｔｔｈｅｗｓらの”Ｄｅｆｅｃｔｓ ｉｎ ｅｐｉｔａｘｉａｌ ｍｕｌｔｉｌａｙｅｒｓ”， Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ， ２７， １１８， １９７４、
【非特許文献１０】
Ｔａｎｇらの”Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ ｄｉｓｌｏｃａｔｉｏｎｓ ｉｎ Ｓｉ１−ｘＧｅｘ／Ｓｉ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ ｇｒｏｗｎ ｂｙ ＬＰＣＶＤ”， Ｊ． Ｃｒｙｓｔ． Ｇｒｏｗｔｈ， １２５，３０１， １９９２
【非特許文献１１】
Ｓｃｈａｅｆｆｌｅｒらの”Ｈｉｇｈ−ｅｌｅｃｔｒｏｎ−ｍｏｂｉｌｉｔｙＳｉ／ＳｉＧｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ： ｉｎｆｌｕｅｎｃｅｏｆ ｔｈｅ ｒｅｌａｘｅｄ ＳｉＧｅ ｂｕｆｆｅｒ ｌａｙｅｒ”， Ｓｅｍｉｃｏｎｄｕｃｔｏｒ． Ｓｃｉ． Ｔｅｃｈｎｏｌ．， ７．２６０，１９９２
【非特許文献１２】
Ｆｉｔｚｇｅｒａｌｄらの”Ｔｏｔａｌｌｙ ｒｅｌａｘｅｄ ＧｅｘＳｉ１−ｘ ｌａｙｅｒｓ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｉｅｓ ｇｒｏｗｎ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ５９， ８１１， １９９１
【非特許文献１３】
ＬｅＧｏｕｓｅらの”Ｒｅｌａｘａｔｉｏｎ ｏｆ ＳｉＧｅ ｔｈｉｎ ｆｉｌｍｓ ｇｒｏｗｎ ｏｎ Ｓｉ／ＳｉＯ２ ｓｕｂｓｔｒａｔｅｓ”， Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ７５（１１）， １９９４
【非特許文献１４】
Ｐｏｗｅｌｌらの”Ｎｅｗ ａｐｐｒｏａｃｈ ｔｏ ｔｈｅ ｇｒｏｗｔｈｏｆ ｌｏｗ ｄｉｓｌｏｃａｔｉｏｎ ｒｅｌａｘｅｄ ＳｉＧｅ ｍａｔｅｒｉａｌ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ｖｏｌ． ６４， １８５６，１９９４
【非特許文献１５】
Ｆｏｌｌｓｔａｅｄｔらの”Ｃａｖｉｔｙ−ｄｉｓｌｏｃａｔｉｏｎ ｉｎｔｅｒａｃｔｉｏｎｓ ｉｎ Ｓｉ−Ｇｅ ａｎｄ ｉｍｐｌｉｃａｔｉｏｎｓ ｆｏｒ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ｒｅｌａｘａｔｉｏｎ”，Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ６９， ２０５９， １９９６
【非特許文献１６】
Ｗｅｌｄｏｎらの”Ｏｎ ｔｈｅ ｍｅｃｈａｎｉｓｍ ｏｆ ｔｈｅ ｈｙｄｒｏｇｅｎ−ｉｎｄｕｃｅｄ ｅｘｆｏｌｉａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ”，Ｊ． Ｖａｃ． Ｓｃｉ． Ｔｅｃｈｎｏｌ． Ｂ． １５， １０６５， １９９７
【非特許文献１７】
Ｓ．Ｍａｎｔｌらの”Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｏｆ ｅｐｉｔａｘｉａｌ ＳｉＧｅ ｌａｙｅｒｓ ｏｎ Ｓｉ（１００） ｉｍｐｒｏｖｅｄ ｂｙ ｈｙｄｒｏｇｅｎ ｉｍｐｌａｎｔａｔｉｏｎ， Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ｂ １４７， ２９， １９９９
【非特許文献１８】
Ｈ．Ｔｒｉｎｋａｕｓらの”Ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ ｍｅｃｈａｎｉｓｍ ｆｏｒ ｈｙｄｒｏｇｅｎ−ｉｍｐｌａｎｔｅｄ Ｓｉ１−ｘＧｅｘ／Ｓｉ（１００） ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， ７６， ３５５２， ２０００
【非特許文献１９】
Ｍ． Ｌｕｙｓｂｅｒｇらの”Ｒｅｌａｘａｔｉｏｎ ｏｆ Ｓｉ１−ｘＧｅｘ ｂｕｆｆｅｒ ｌａｙｅｒｓ ｏｎ Ｓｉ（１００） ｔｈｒｏｕｇｈ Ｈｅｌｉｕｍ ｉｍｐｌａｎｔａｔｉｏｎ”， Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００１ ＭＲＳ Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ， Ａｂｓｔｒａｃｔ Ｐ５．４， Ａｐｒｉｌ １８， ２００１
【００１０】
【発明が解決しようとする課題】
この論文の口頭発表において、１・１０１６ｃｍ−２〜３・１０１６ｃｍ−２のドーズ量で１８ｋｅＶヘリウムイオンが注入され、７５０℃〜１０００℃のＲＴＡ処理が施された３０％のＧｅ濃度を有する１００ｎｍの厚さのＳｉＧｅ層において、８０％の応力緩和が達成されたことが具体的に報告されている。発表者は、Ｇｅ濃度が２２％よりも高い場合、水素注入は有効ではないと具体的に述べている。２２％を超えるＧｅ濃度を有する平滑な１００ｎｍ〜５００ｎｍの厚さの応力緩和ＳｉＧｅ層を形成するために、ヘリウム注入が必要であり、水素注入は有効でないことが報告されている。
【００１１】
本発明の目的は、水素注入を用いて、高いＧｅ濃度（２２％以上、モル分率）を有する厚い（例えば１００ｎｍ〜５００ｎｍ）応力緩和された平滑なＳｉＧｅ層（膜）を、高速ＭＯＳＦＥＴアプリケーションのために用いられる引張歪みのかかったシリコン膜のためのバッファ層として形成することである。
【００１２】
【課題を解決するための手段】
本発明の半導体基板の製造方法は、比較的高いＧｅ濃度を有するＳｉＧｅ層を形成する方法を包含する半導体基板の製造方法であって、シリコン基板を提供する工程と、Ｇｅ濃度がモル分率で２２％以上であるＳｉＧｅ層を１００ｎｍ〜５００ｎｍの厚さに堆積する工程と、１・１０１６ｃｍ−２〜５・１０１６ｃｍ−２のドーズ量で、２０ｋｅＶ〜４０ｋｅＶのエネルギで、Ｈ＋イオンを該ＳｉＧｅ層に注入する注入工程と、不活性雰囲気中で、６５０℃〜９５０℃の温度で、３０秒〜３０分間、該シリコン基板および該ＳｉＧｅ層を熱アニーリングして、該ＳｉＧｅ層を緩和する熱アニーリング工程と、該緩和ＳｉＧｅ層上に、引張歪みのかかったシリコン層を５ｎｍ〜３０ｎｍの厚さに堆積する工程と、を含み、該ＳｉＧｅ層を堆積する工程では、該ＳｉＧｅ層を、そのシリコン基板との界面で、Ｇｅ濃度が０％から２２％まで変化し、該ＳｉＧｅ層内では、該界面から該ＳｉＧｅ層の表面にかけてＧｅ濃度が連続して増大するよう堆積する。
【００１３】
前記ＳｉＧｅの層を堆積する工程が、４００℃〜６００℃の温度で該ＳｉＧｅの層を堆積する。
【００１４】
前記注入工程よりも前に、前記ＳｉＧｅ層上にシリコン酸化物の層を５０Å〜３００Åの厚さに堆積する工程をさらに含む。
【００１５】
前記熱アニーリング工程よりも後に、前記緩和ＳｉＧｅ層上に１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程をさらに含む。
【００１６】
前記熱アニーリング工程は、アルゴン雰囲気中で行われる。
【００１７】
また、本発明の半導体基板の製造方法は、比較的高いＧｅ濃度を有するＳｉＧｅ層を形成する方法を包含する半導体基板の製造方法であって、バルクシリコンおよびＳＩＭＯＸからなる基板のいずれかより選択されたシリコン基板を提供する工程と、Ｇｅ濃度がモル分率で２５％以上のＳｉＧｅ層を、４００℃〜６００℃の範囲内の温度で、１００ｎｍ〜５００ｎｍの厚さに堆積する工程と、１・１０１６ｃｍ−２〜５・１０１６ｃｍ−２のドーズ量で、２０ｋｅＶ〜４５ｋｅＶのエネルギで、Ｈ＋イオンを該ＳｉＧｅ層に注入する注入工程と、アルゴン雰囲気中で、６５０℃〜９５０℃の温度で、３０秒〜３０分間、該シリコン基板および該ＳｉＧｅ層を熱アニーリングして、該ＳｉＧｅ層を緩和する熱アニーリング工程と、該緩和ＳｉＧｅ層上に、引張歪みのかかったシリコンの層を５ｎｍ〜３０ｎｍの厚さに堆積する工程と、を含み、該ＳｉＧｅ層を堆積する工程では、該ＳｉＧｅ層を、そのシリコン基板との界面で、Ｇｅ濃度が０％から２５％まで変化し、該ＳｉＧｅ層内では、該界面から該ＳｉＧｅ層の表面にかけてＧｅ濃度が連続して増大するよう堆積する。
【００１８】
前記注入工程よりも前に、前記ＳｉＧｅ層上にシリコン酸化物の層を５０Å〜３００Åの厚さに堆積する工程をさらに含む。
【００１９】
前記緩和ＳｉＧｅ層の厚さが３００ｎｍ未満である場合に、前記熱アニーリング工程よりも後に、前記緩和ＳｉＧｅ層上に１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程をさらに含む。
【００２０】
また、本発明の半導体基板の製造方法は、比較的高いＧｅ濃度を有するＳｉＧｅ層を形成する方法を包含する半導体基板の製造方法であって、シリコン基板を提供する工程と、４００℃〜６００℃の範囲内の温度で、Ｇｅ濃度がモル分率で２２％以上のＳｉＧｅ層を１００ｎｍ〜５００ｎｍの厚さに堆積する工程と、１・１０１６ｃｍ−２〜５・１０１６ｃｍ−２のドーズ量で、２０ｋｅＶ〜４５ｋｅＶのエネルギで、Ｈ＋イオンを該ＳｉＧｅ層に注入する注入工程と、不活性雰囲気中で、６５０℃〜９５０℃の温度で、３０秒〜３０分間、該シリコン基板および該ＳｉＧｅ層を熱アニーリングして、少なくとも７０％の緩和が達成されるように該ＳｉＧｅ層を緩和する熱アニーリング工程と、該緩和ＳｉＧｅ層上に、引張歪みのかかったシリコンの層を５ｎｍ〜３０ｎｍの厚さに堆積する工程と、を含み、該ＳｉＧｅ層を堆積する工程では、該ＳｉＧｅ層を、そのシリコン基板との界面で、Ｇｅ濃度が０％から２２％まで変化し、該ＳｉＧｅ層内では、該界面から該ＳｉＧｅ層の表面にかけてＧｅ濃度が連続して増大するよう堆積する。
【００２１】
前記注入工程よりも前に、前記ＳｉＧｅ層上にシリコン酸化物の層を５０Å〜３００Åの厚さに堆積する工程をさらに含む。
【００２２】
前記熱アニーリング工程は、アルゴン雰囲気中で行われる。
【００２３】
前記熱アニーリング工程よりも後に、前記緩和ＳｉＧｅ層上に１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程をさらに含む。
【００２４】
前記熱アニーリング工程によって得られた前記緩和ＳｉＧｅ層の厚さが３００ｎｍ未満である場合にのみ、前記熱アニーリング工程によって得られた前記緩和ＳｉＧｅ層上に前記１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程が行われる。
【００２５】
上記した本発明の目的および要旨は、本発明の本質を素早く理解できるように提供されたものである。以下に図面と関連付けて説明する本発明の好適な実施形態の詳細な説明を参照することにより、本発明をより完全に理解し得る。
【００２６】
【発明の実施の形態】
本明細書の開示は、従来技術による教示とは逆に、２２％以上のＧｅ濃度を有する大幅に歪み（応力）緩和されたＳｉＧｅ膜を形成する際に、水素注入が非常に有用であることを示す。本明細書に記載の技術を、モル重量比で２２％を超えるＧｅ濃度を有するＳｉＧｅ層（膜）に適用するが、本発明の方法を用いる場合、Ｇｅ濃度の上限は指示されない。ヘリウムは、欠陥を不動態化できないが、水素は欠陥を不動態化できることがよく知られているので、市販のデバイスアプリケーションの場合、ヘリウムよりも水素注入の方が好ましい。本発明の方法は、水素注入を用いて、高いＧｅ濃度（モル分率で２２％以上）を有し、且つ、低い貫通転位密度を有する厚い（例えば１００ｎｍ〜５００ｎｍ）応力緩和された平滑なＳｉＧｅ層（膜）を形成する。
【００２７】
本発明の方法を、まず図１を参照して説明する。初めに、シリコン基板１０が提供される。シリコン基板１０は、バルクシリコンまたはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ Ｏｘｙｇｅｎ）であり得る。シリコン基板１０上に、歪ＳｉＧｅ層１２が約１００〜５００ｎｍの厚さに堆積される。歪ＳｉＧｅ層１２のＧｅ濃度は、原子比率（モル分率）で２２％以上であり得る。本発明の方法の好適な実施形態では、約３０％のＧｅ濃度を有するＳｉＧｅ層１２を形成する。あるいは、傾斜されたＧｅプロフィール、すなわち、厚さ方向におけるＧｅ濃度が、厚くなるほど高くなっているＳｉＧｅ層１２が使用され得る。成長条件および材料ガスは、良好な結晶性を確保すると共に、表面の凹凸が最小化されるように選択する必要がある。このことは、通常、例えば４００℃〜６００℃での低温成長を行って、準安定歪ＳｉＧｅ膜を形成することを意味する。
【００２８】
図２を参照すると、Ｈ＋イオンが注入される。Ｈ＋のドーズ量は約１・１０１６ｃｍ−２〜５・１０１６ｃｍ−２の範囲内である。エネルギレベルは、ＳｉＧｅの厚さに依存するが、通常、約２０ｋｅＶ〜４５ｋｅＶの範囲内である。注入工程が実施される間の汚染を避けるために、約５０Å〜３００Å（５〜３０ｎｍ）の薄い犠牲シリコン酸化物層(sacrificial silicon oxide layer)をＳｉＧｅ層１２上に堆積してもよい。
【００２９】
図３は、熱アニーリング工程を示す。この熱アニーリングにより、歪ＳｉＧｅ層１２が第１の歪み（応力）緩和ＳｉＧｅ層１４に変化する。アニーリングは、Ａｒ等の不活性雰囲気内において、約６５０℃〜９５０℃の範囲内の温度で約３０秒から３０分の間にわたって行われる。
【００３０】
必要に応じて、任意に、歪み緩和されたＳｉＧｅからなる第２のＳｉＧｅ層１６を、緩和ＳｉＧｅ層１４上に約１００ｎｍ以上の厚さに堆積する。この任意に設ける層が必要かどうかを判断する基準は、緩和ＳｉＧｅ層１４の厚さである。ＳｉＧｅ層１４が３００ｎｍよりも薄い場合、最終的なＳｉＧｅ緩和層全体の厚さが少なくとも３００ｎｍになるように、追加の歪み緩和ＳｉＧｅ層１６を設けることが要求される。
【００３１】
図５に示す本発明の方法の最終工程において、引張応力のかかったシリコン層１８が、約５ｎｍ〜３０ｎｍの厚さを有するように、緩和ＳｉＧｅ層１４または第２のＳｉＧｅ層１６上に堆積される。
【００３２】
図６、図７、および図８〜図１０は、モル重量比で約２５％〜３０％のＧｅ濃度を有する２００ｎｍ〜２２０ｎｍの厚さのＳｉＧｅ膜の、水素注入および熱緩和後の状態を示す。図６は、Ｇｅ濃度が約２８〜３０％であり、２００ｎｍ〜２２０ｎｍの厚さを有するＳｉＧｅ層の、水素注入および熱緩和を行った後のノマルスキー顕微鏡画像を示す図である。図７は、図６に示すＳｉＧｅ層のＸ線回折を示す図である。また、図８は、厚さ方向の組成割合が変化した傾斜のあるＧｅプロフィールを有する厚さ３００ｎｍのＳｉＧｅ膜の、水素注入およびアニーリングを行った後の４００倍のノマルスキー顕微鏡画像を示す図、図９は、傾斜のあるＧｅプロフィールを有する厚さ３００ｎｍのＳｉＧｅ膜の、水素注入およびアニーリングを行った後の１０００倍のノマルスキー顕微鏡画像を示す図である。図１０は、図８および図９のＳｉＧｅ層のＸ線回折を示す図である。
【００３３】
図６、図８および図９のノマルスキー顕微鏡画像は、非常に平坦な表面の状態を示している。図７および図１０は、それぞれ、Ｘ線回折の逆格子空間マップ(reciprocal space map)を示し、これらのマップから、少なくとも７０％から８５％までの結晶格子の大幅な歪み緩和が得られることが確認される。図７を参照すると、この緩和された状態は、破線で示されるように、シリコン（２２４）ピークとＳｉＧｅ（２２４）ピークとの間のオフセットによって示される。
【００３４】
図１１は、傾斜のあるＧｅプロフィールを有する約３００ｎｍの厚さを有するＳｉＧｅ膜の、水素注入およびアニーリングを行った後のノマルスキー顕微鏡画像を示す。図１２は、図１１のＳｉＧｅ層のＸ線回折を示す。Ｇｅ濃度は、シリコン基板上の２１％からＳｉＧｅ層表面の３０％へとほぼ直線的に変化する。傾斜のあるＧｅプロフィールを用いることにより、ＳｉＧｅ層の厚さを容易に増加でき、平滑な表面を有する大幅に歪み緩和されたＳｉＧｅ層を提供することもできる。このＳｉＧｅ層は、通常は第２のＳｉＧｅ堆積が必要でなくなるような十分な厚さを有し、それによりＳｉＧｅ層全体の品質が向上する。
【００３５】
本発明の方法に基づいて構成された歪み緩和されたＳｉＧｅ層の全てが、引張応力のかかったシリコン膜を成長させるための基板として用いられる。その後、これらの膜を用いて、向上されたホールおよび電子移動度を有するｎＭＯＳおよびｐＭＯＳトランジスタを形成する。図６および図７のＳｉＧｅ薄膜は、２８．６％のＧｅ濃度を有する。ＳｉＧｅ薄層は約２００ｎｍの厚さを有し、約２５ｋｅＶのエネルギで、約３・１０１６ｃｍ−２のイオンドーズ量でＨ＋イオン注入を行って形成される。ウエハは、ＲＴＡチャンバ内のアルゴン雰囲気中で、約８００℃で約１０分間アニーリングされる。１０００倍のノマルスキー顕微鏡画像は、より平滑な表面を示している。図７のＸ線回折の逆格子空間マップは、大きな中央ピークを示す。このピークは、シリコン（−２−２４）基板ピークである。その下から右にかけての小さい方のピークは、部分的に緩和されたＳｉＧｅ層から得られたものである。これら２つのピークの相対的な位置から、ＳｉＧｅ層は２８．２％±０．５％のＧｅを有し、７５．８％±３％、応力が緩和されている。
【００３６】
図８、図９、および図１０は、約３０％のＧｅ濃度を有する大幅に応力緩和された（例えば約８５％）平滑な第１のＳｉＧｅ層を示す。この例は、ＳｉＧｅ層内のＧｅ濃度が約３０％であり、ＳｉＧｅ層の厚さは約２２０ｎｍである。約２０ｎｍのＳｉＯ２キャップがＰＥＣＶＤによって形成される。Ｈ＋イオン注入は、約２６ｋｅＶのエネルギで、約３・１０１６ｃｍ−２のイオンドーズ量で行われる。ウエハは、ＲＴＡチャンバ内のアルゴン雰囲気中で、約８００℃で９分間アニーリングされる。図９は、ウエハの中央で撮影された４００倍のノマルスキー顕微鏡画像を示す。図９は、同じくウエハの中央で撮影された、同じウエハの１０００倍のノマルスキー画像である。図１０は、そのウエハのＸ線回折を示し、ＳｉＧｅ膜が２９．７％±０．５％のＧｅ濃度を有し、８５．２％±３％、応力緩和されている。
【００３７】
図１１および図１２は、大幅に緩和された、平滑な表面を有する傾斜Ｇｅサンプルを示す。図１１は、大幅に緩和された（例えば約８２％）平滑な第１のＳｉＧｅ層のノマルスキー顕微鏡画像であり、ウエハの中心を約１０００倍で撮影したものである。図１２は、図１１のウエハのＸ線回折を示す図である。ＳｉＧｅ層の厚さは約３０１ｎｍであり、成長させたままの状態で約２１％〜３０％のＧｅ傾斜プロフィールを有する。Ｈ＋イオン注入は、約３２ｋｅＶのエネルギレベルで、約２・１０１６ｃｍ−２のイオンドーズ量で行われる。ウエハは、ＲＴＡチャンバ内のアルゴン雰囲気中で、約８００℃で９分間アニーリングされる。ＳｉＧｅ層は、２７．８％±０．５％のＧｅ濃度を有し、８２．２％±３％、応力が緩和されている。
（他の実施形態）
本発明の方法は、傾斜Ｇｅプロフィールが層の表面において２２％よりも大きなＧｅ濃度を有するように、３００ｎｍを超える厚さのＳｉＧｅ層を成長させ、水素注入（Ｈ−ＩＩ）を行い、ＲＴＡを行って（ＳｉＧｅ層の応力を緩和させ）、それによって引張エピシリコンキャップ／チャネルを形成することによって改変され得る。この実施形態は、第２のＳｉＧｅ層の堆積を必要としない。
【００３８】
本発明の方法の他の実施形態は、一定のＧｅプロフィールまたは傾斜のついたＧｅプロフィールを有する第１のＳｉＧｅ層を成長させ、水素注入（Ｈ−ＩＩ）を行い、ＲＴＡを行って（ＳｉＧｅ層の応力を緩和させ）、表面におけるＧｅ濃度が２２％よりも大きな一定のＧｅプロフィールまたは傾斜のついたＧｅプロフィールを有する第２のＳｉＧｅ層を成長させ、それによって引張エピシリコンキャップ／チャネルを形成することを含む。本発明の方法の本実施形態のＳｉＧｅ層の厚さの合計は３００ｎｍ以上である必要がある。
【００３９】
以上のように、高Ｇｅ濃度を有する緩和ＳｉＧｅ層を形成する方法を開示した。特許請求の範囲に規定された本発明の範囲内でさらなる変形および修正を行い得ることが理解される。
【００４０】
【発明の効果】
本発明の半導体基板の製造方法は、このように、水素注入を用いて、モル分率が２２％以上の高いＧｅ濃度を有する厚い応力緩和された平滑なＳｉＧｅ層を形成することができ、そのＳｉＧｅ層によって、高速ＭＯＳＦＥＴを製造することができる。
【図面の簡単な説明】
【図１】本発明のＳｉＧｅ堆積方法を示す図である。
【図２】本発明のＳｉＧｅ堆積方法を示す図である。
【図３】本発明のＳｉＧｅ堆積方法を示す図である。
【図４】本発明のＳｉＧｅ堆積方法を示す図である。
【図５】本発明のＳｉＧｅ堆積方法を示す図である。
【図６】Ｇｅ濃度が約２８〜３０％であり２００ｎｍ〜２２０ｎｍの厚さを有するＳｉＧｅ膜の、水素注入および熱緩和を行った後のノマルスキー顕微鏡画像を示す図である。
【図７】図６のウエハのＸ線回折を示す図である。
【図８】傾斜のあるＧｅプロフィールを有する厚さ３００ｎｍのＳｉＧｅ膜の、水素注入およびアニーリングを行った後の４００倍のノマルスキー顕微鏡画像を示す図である。
【図９】傾斜のあるＧｅプロフィールを有する厚さ３００ｎｍのＳｉＧｅ膜の、水素注入およびアニーリングを行った後の１０００倍のノマルスキー顕微鏡画像を示す図である。
【図１０】図８および図９のＳｉＧｅ層のＸ線回折を示す図である。
【図１１】傾斜のあるプロフィールを有するように形成された３００ｎｍの厚さのＳｉＧｅ層のノマルスキー顕微鏡画像を示す図である。
【図１２】図１１の３００ｎｍの厚さを有するＳｉＧｅ層の１０００倍のＸ線回折を示す図である。
【符号の説明】
１０ シリコン基板
１２ 歪ＳｉＧｅ層
１４ 緩和ＳｉＧｅ層
１６ 第２のＳｉＧｅ層
１８ シリコン層

Claims (13)

  1. 比較的高いＧｅ濃度を有するＳｉＧｅ層を形成する方法を包含する半導体基板の製造方法であって、
    シリコン基板を提供する工程と、
    Ｇｅ濃度がモル分率で２２％以上であるＳｉＧｅ層を１００ｎｍ〜５００ｎｍの厚さに堆積する工程と、
    １・１０１６ｃｍ−２〜５・１０１６ｃｍ−２のドーズ量で、２０ｋｅＶ〜４０ｋｅＶのエネルギで、Ｈ＋イオンを該ＳｉＧｅ層に注入する注入工程と、
    不活性雰囲気中で、６５０℃〜９５０℃の温度で、３０秒〜３０分間、該シリコン基板および該ＳｉＧｅ層を熱アニーリングして、該ＳｉＧｅ層を緩和する熱アニーリング工程と、
    該緩和ＳｉＧｅ層上に、引張歪みのかかったシリコン層を５ｎｍ〜３０ｎｍの厚さに堆積する工程と、を含み、
    該ＳｉＧｅ層を堆積する工程では、
    該ＳｉＧｅ層を、そのシリコン基板との界面で、Ｇｅ濃度が０％から２２％まで変化し、該ＳｉＧｅ層内では、該界面から該ＳｉＧｅ層の表面にかけてＧｅ濃度が連続して増大するよう堆積する、半導体基板の製造方法。
  2. 前記ＳｉＧｅの層を堆積する工程が、４００℃〜６００℃の温度で該ＳｉＧｅの層を堆積する、請求項１に記載の方法。
  3. 前記注入工程よりも前に、前記ＳｉＧｅ層上にシリコン酸化物の層を５０Å〜３００Åの厚さに堆積する工程をさらに含む、請求項１に記載の方法。
  4. 前記熱アニーリング工程よりも後に、前記緩和ＳｉＧｅ層上に１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程をさらに含む、請求項１に記載の方法。
  5. 前記熱アニーリング工程は、アルゴン雰囲気中で行われる、請求項１に記載の方法。
  6. 比較的高いＧｅ濃度を有するＳｉＧｅ層を形成する方法を包含する半導体基板の製造方法であって、
    バルクシリコンおよびＳＩＭＯＸからなる基板のいずれかより選択されたシリコン基板を提供する工程と、
    Ｇｅ濃度がモル分率で２５％以上のＳｉＧｅ層を、４００℃〜６００℃の範囲内の温度で、１００ｎｍ〜５００ｎｍの厚さに堆積する工程と、
    １・１０１６ｃｍ−２〜５・１０１６ｃｍ−２のドーズ量で、２０ｋｅＶ〜４５ｋｅＶのエネルギで、Ｈ＋イオンを該ＳｉＧｅ層に注入する注入工程と、
    アルゴン雰囲気中で、６５０℃〜９５０℃の温度で、３０秒〜３０分間、該シリコン基板および該ＳｉＧｅ層を熱アニーリングして、該ＳｉＧｅ層を緩和する熱アニーリング工程と、
    該緩和ＳｉＧｅ層上に、引張歪みのかかったシリコンの層を５ｎｍ〜３０ｎｍの厚さに堆積する工程と、を含み、
    該ＳｉＧｅ層を堆積する工程では、
    該ＳｉＧｅ層を、そのシリコン基板との界面で、Ｇｅ濃度が０％から２５％まで変化し、該ＳｉＧｅ層内では、該界面から該ＳｉＧｅ層の表面にかけてＧｅ濃度が連続して増大するよう堆積する、半導体基板の製造方法。
  7. 前記注入工程よりも前に、前記ＳｉＧｅ層上にシリコン酸化物の層を５０Å〜３００Åの厚さに堆積する工程をさらに含む、請求項６に記載の方法。
  8. 前記緩和ＳｉＧｅ層の厚さが３００ｎｍ未満である場合に、前記熱アニーリング工程よりも後に、前記緩和ＳｉＧｅ層上に１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程をさらに含む、請求項６に記載の方法。
  9. 比較的高いＧｅ濃度を有するＳｉＧｅ層を形成する方法を包含する半導体基板の製造方法であって、
    シリコン基板を提供する工程と、
    ４００℃〜６００℃の範囲内の温度で、Ｇｅ濃度がモル分率で２２％以上のＳｉＧｅ層を１００ｎｍ〜５００ｎｍの厚さに堆積する工程と、
    １・１０１６ｃｍ−２〜５・１０１６ｃｍ−２のドーズ量で、２０ｋｅＶ〜４５ｋｅＶのエネルギで、Ｈ＋イオンを該ＳｉＧｅ層に注入する注入工程と、
    不活性雰囲気中で、６５０℃〜９５０℃の温度で、３０秒〜３０分間、該シリコン基板および該ＳｉＧｅ層を熱アニーリングして、少なくとも７０％の緩和が達成されるように該ＳｉＧｅ層を緩和する熱アニーリング工程と、
    該緩和ＳｉＧｅ層上に、引張歪みのかかったシリコンの層を５ｎｍ〜３０ｎｍの厚さに堆積する工程と、を含み、
    該ＳｉＧｅ層を堆積する工程では、
    該ＳｉＧｅ層を、そのシリコン基板との界面で、Ｇｅ濃度が０％から２２％まで変化し、該ＳｉＧｅ層内では、該界面から該ＳｉＧｅ層の表面にかけてＧｅ濃度が連続して増大するよう堆積する、半導体基板の製造方法。
  10. 前記注入工程よりも前に、前記ＳｉＧｅ層上にシリコン酸化物の層を５０Å〜３００Åの厚さに堆積する工程をさらに含む、請求項９に記載の方法。
  11. 前記熱アニーリング工程は、アルゴン雰囲気中で行われる、請求項９に記載の方法。
  12. 前記熱アニーリング工程よりも後に、前記緩和ＳｉＧｅ層上に１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程をさらに含む、請求項９に記載の方法。
  13. 前記熱アニーリング工程によって得られた前記緩和ＳｉＧｅ層の厚さが３００ｎｍ未満である場合にのみ、前記熱アニーリング工程によって得られた前記緩和ＳｉＧｅ層上に前記１００ｎｍの厚さを有する緩和ＳｉＧｅの層を堆積する工程が行われる、請求項１２に記載の方法。
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