JP4380167B2 - 多層配線板および半導体デバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線板および半導体デバイスに関するものである。更に詳しくは、半導体チップを搭載する多層配線板、および、多層配線板に半導体チップが実装された半導体デバイスに関するものである。
【０００２】
【従来の技術】
近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできており、これらの電子機器に使用される半導体パッケージは、従来にも増して、益々小型化かつ多ピン化が進んできている。また、電子機器の高機能化に伴い、半導体チップの高クロック周波数化が進んでおり、半導体チップを搭載する回路基板のインピーダンス整合が益々重要になってきている。
【０００３】
従来の回路基板はプリント配線板と呼ばれ、ガラス繊維の織布にエポキシ樹脂を含浸させた積層板からなるガラスエポキシ板に貼り付けられた銅箔をパターニング後、複数枚重ねて積層接着し、ドリルで貫通穴を開けて、この穴の壁面に銅めっきを行ってビアを形成し層間の電気接続を行った配線基板の使用が主流であった。しかし、搭載部品の小型化、高密度化が進み、上記の配線基板では配線密度が不足して部品の搭載に問題が生じるようになってきている。
【０００４】
このような背景により、近年、ビルドアップ多層配線板が採用されている。ビルドアップ多層配線板は、樹脂のみで構成される絶縁層と導体とを積み重ねながら成形される。ビア形成方法としては、従来のドリル加工に代わって、レーザ法、プラズマ法やフォト法等、多岐にわたり、小径のビアホールを自由に配置することで高密度化を達成するものである。層間接続部としては、ブライドビア（Ｂｌｉｎｄ Ｖｉａ）やバリードビア（Ｂｕｒｉｅｄ Ｖｉａ：ビアを導電体で充填した構造、以下、本発明の説明に用いる導体ポストに統一して呼ぶこととする）等があり、ビアの上にビアを形成するスタックドビアが可能なバリードビアホールが特に注目されている。このような多層配線板を用いることにより、多ピンの半導体チップを搭載できるようになってきている。
【０００５】
高クロック周波数の半導体チップを実装するための多層配線板においてはインピーダンス整合が非常に重要である。現在では、絶縁層の厚みや誘電率、信号配線の幅や厚み、グラウンド層および電源層の配置の仕方により、高精度のインピーダンス整合が実現できつつあるため、高周波信号を伝送することが可能になってきている。
【０００６】
また、高クロック周波数の半導体チップの消費電力が高くなるにつれて、安定した電源供給や電磁ノイズ抑制のために、グラウンド層や電源層をそれぞれ複数層設けることが当然になってきている。半導体チップから出力された高周波信号電流は、信号配線を流れて他のデバイスに伝送され、グラウンド層あるいは電源層を帰路として、半導体チップに戻ってくる。そのような高周波信号電流が大きくなる（半導体チップの消費電力が大きくなる）につれて、グラウンド層や電源層に流れる高周波信号電流が、グラウンド層や電源層の電位を変動させるようになる。それに伴い、グラウンド層と電源層の寸法や構造あるいはインピーダンスの周波数特性により、ある特定の周波数で共振し、グラウンド層と電源層がアンテナとして作用することになる。その結果、グラウンド層と電源層が途切れる多層配線板の端面が、アンテナの放射面として作用し、その部分から電磁ノイズが放射されることになる。この電磁ノイズにより、周囲の電子デバイスが誤動作する場合があるため、多層配線板全体をシールドするなどの対策が必要になるという問題点がある。
【０００７】
このような従来の多層配線板の構造について、具体的に図６および図７を用いて説明する。多層配線板１ａは、導体回路１１ａ〜１７ａおよび絶縁層２１ａ〜２６ａからなる７層配線板であり、導体回路１２ａ、１５ａは信号配線が引き回された信号層、導体回路１１ａ、１４ａはグラウンド層、導体回路１３ａ、１６ａは電源層からなる。また、各層間は、導体ポスト４０ａにより電気的に接続されている。また、最外層の導体回路１１ａの中央部には半導体チップを搭載するためのインナーパッド５１ａが形成され、反対側の最外層の導体回路１７ａには外部接続用端子としてのアウターパッド５２ａが形成されている。これらの構造の中で、多層配線板１ａの端面ではグラウンド層および電源層が途切れているため、その部分がアンテナの放射面として作用し、電磁ノイズが放射されることになる。
【０００８】
そのような問題点を解決するために、多層配線板の周囲４辺にＵ字型のアース板を嵌める方法が公開されている（例えば、特許文献１参照。）。このような方法では、電磁ノイズ抑制効果は高いが、多層配線板製造後にアース板を嵌めるという追加工程・追加部材が必要になる。また、多層配線板の厚み・サイズが大きくなり、軽薄短小化に対応できなくなる。
【０００９】
【特許文献１】
特開２００１−２３７５０５号公報（第６頁、第３図）
【００１０】
【発明が解決しようとする課題】
本発明は、半導体チップを搭載する多層配線板、および、多層配線板に半導体チップが実装された半導体デバイスにおける、このような問題点に鑑み、電磁ノイズ放射の少ない多層配線板および半導体デバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
即ち、本発明は、
１． 信号層、グラウンド層および電源層を含む導体回路と、前記導体回路の信号層および電源層と電気的に絶縁された導体枠と、を各層に形成し、導体枠同士が導体ポストにより導通接続され、最外層の少なくとも一部において導体枠とグラウンド層とが電気的に接続されていることを特徴とする多層配線板、
２． 前記導体ポストが、多層配線板の４辺に沿って２列以上配置されてなる第１項記載の多層配線板、
３． 前記導体ポストが、千鳥配置されてなる第１項または第２項に記載の多層配線板、４． 一方の面にインナーパッドが形成され、他方の面にアウターパッドが形成されてなる第１項〜第３項のいずれか１項に記載の多層配線板、
５． アウターパッドが、ボールグリッドアレイ（ＢＧＡ）構造またはピングリッドアレイ（ＰＧＡ）構造で形成された第４項記載の多層配線板、
６． 第１項〜第５項のいずれか１項に記載の多層配線板に、半導体チップがフリップチップ接続により実装されていることを特徴とする半導体デバイス、である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明するが、本発明はこれによって何ら限定されるものではない。
【００１３】
図１および図２は、本発明による多層配線板の構造の一例を示す斜視図および断面図である。多層配線板１は、導体回路１１〜１７、絶縁層２１〜２６および導体枠３１〜３７からなる７層配線板である。これらの構造において、導体回路１２、１５は信号配線が引き回された信号層、導体回路１１、１４はグラウンド層、導体回路１３、１６は電源層である。導体枠３１〜３７は、導体回路１１〜１７を形成する工程において、同時に形成されるものである。例えば、導体回路１１〜１７が銅箔をエッチングすることにより形成される場合には、導体枠３１〜３７も、エッチングにより形成されることになる。従って、導体枠３１〜３７を形成することで、追加の工程が必要になるわけではない。
【００１４】
導体枠３１〜３７の各層間は、導体ポスト４０により電気的に接続されている。導体回路１１〜１７の各層間においても、必要箇所に導体ポスト４０が形成され、電気的に接続されている。ここで、導体枠３１〜３７接続用の導体ポストと導体回路１１〜１７接続用の導体ポストは、同一工程で形成されるため、追加の工程が必要になるわけではない。例えば、導体ポスト４０を形成する方法としては、絶縁層に２１〜２６に、レーザーなどにより孔を形成して、導電ペーストや電解銅めっきにより充填する方法などが挙げられる。このような方法によれば、各層の導体ポスト４０を形成する工程において、導体枠３１〜３７接続用の導体ポスト４０も、一括して形成されることになり、追加工程は必要ない。
【００１５】
最外層の導体回路１１の中央部には、半導体チップを搭載するためのインナーパッド５１が形成され、反対側の最外層の導体回路１７には、外部接続用端子としてのアウターパッド５２が形成されている。
【００１６】
図５は、本発明の半導体デバイスの構造の一例を示す断面図である。半導体デバイス２は、主として、半導体チップ６１およびそれを実装する多層配線板１からなる。半導体チップ６１は、多層配線板１のインナーパッド５１上に、バンプ６３によりフリップチップ実装され、バンプ６３はアンダーフィル６２により封止されることにより保護されている。多層配線板１の半導体チップ６１実装面と反対側の面には、マザーボード（図示せず）との接続に必要な半田ボール６４が実装されており、いわゆるＢＧＡ構造となっている。あるいは、マザーボードにソケットが実装されている場合には、半田ボール６４の代わりに、ピン（図示せず）を設けて実装することも可能であり、いわゆるＰＧＡ構造とすることも可能である。
【００１７】
本発明の多層配線板は、多層配線板１の各層における導体回路、特に、グラウンド層および電源層は、端面付近で途切れており、その更に端面側に導体枠３１〜３７が形成されている。また、各層の導体枠３１〜３７が、導体ポスト４０により導通接続されている。導体ポスト４０による導通接続以外に、一般的な貫通スルーホールによる導通接続も適用可能であるが、貫通スルーホールの場合、ドリルによる穴明けとなるため、導通接続部の占有面積が大きくなる。それに伴い、導体枠３１〜３７の幅が大きくなり、それに応じて、多層配線板１の寸法が大きくなるため、導体枠３１〜３７の幅を小さくできる導体ポスト４０を適用することが好ましい。導通接続された導体枠３１〜３７は、同電位に保持されているため、ある特定の周波数で共振することがなく、多層配線板の端面であっても、アンテナの放射面として作用することがなく、端面からの電磁ノイズ放射を抑制することができる。電磁放射ノイズを、より低減するためには、各層の導体枠３１〜３７を、グラウンド電位に接続することが好ましい。
【００１８】
本発明の半導体デバイスにおいて、半導体チップ６１を駆動する場合には、クロック信号を用い、それに同期して、高周波信号を入出力する。グラウンド層や電源層には、高周波信号電流が流れるため、グラウンド層や電源層の電位が変動し、グラウンド層や電源層の途切れた端面がアンテナの放射面として作用するが、多層配線板１の端面は、同電位に保持された導電枠３１〜３７を有するため、電磁ノイズ放射を抑制することができる。
【００１９】
各層の導体枠３１〜３７の幅は、電磁ノイズ放射の抑制効果に応じて決めればよいが、導体枠３１〜３７の幅に応じて、多層配線板１の寸法が大きくなるため、１ｍｍ以下が好ましく、さらには０．５ｍｍ以下が好ましく、あるいは、１００μｍ以下がより一層好ましい。また、図１においては、導体枠３１〜３７を四角形状として示したが、電磁ノイズ放射抑制機能を有するのであれば、四角形状以外でも差支えない。さらには、導体枠３１〜３７を途切れの無い枠として示しているが、電磁ノイズ放射抑制機能を有するのであれば、途切れがある形状でも差支えない。
【００２０】
最外層の導体回路１１または１７がグラウンド層である場合には、少なくともその一部が導体枠３１または３７と接続されていることが好ましく、導体回路１１または１７の全周において導体枠３１または３７と接続されている状態、すなわち、導体回路１１または１７と導体枠３１または３７との間に隙間の無い状態が、より一層好ましい。これにより、導体枠３１または３７の電位と導体回路１１または３の電位とが完全な同電位となるため、多層配線板１の最外層面からの電磁ノイズ発生を、より一層抑制することができる。
【００２１】
各層の導体枠３１〜３７を導通接続する導体ポスト４０の直径（円柱状の場合）は、多層配線板１の製造プロセスに適したものであれば、どのようなサイズでも良いが、５０μｍ以下が好ましく、さらには３０μｍ以下、あるいは、１０μｍ以下が、より一層好ましい。また、前記導体ポスト４０のピッチは、電磁ノイズ放射の抑制効果に応じて決めればよいが、導体ポストの直径の２倍以下が好ましく、さらには１．５倍以下が好ましく、あるいは、導体ポスト４０の直径と同じであることが好ましい。
【００２２】
図３および図４は、多層配線板の導体ポスト配置の一例を示す平面図であり、一例として第２層目の導体回路１２および導体枠３２と、導体ポスト４０との位置関係を示している。導体ポスト４０の配置方法としては、多層配線板１の４辺に沿って２列以上配置されていることが好ましい（図３）。さらには、導体ポスト４０が千鳥配列されてなることが、より一層好ましい（図４）。これにより、多層配線板１の端面からの電磁ノイズ発生を、より一層抑制することができる。
【００２３】
【発明の効果】
本発明によれば、各層の導体回路の周辺に導体枠を設置し、各層の導体枠を導通接続することで、特別な追加工程を必要とせず、電磁ノイズ放射が抑制された多層配線板および半導体デバイスを得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態による多層配線板の一例を示す斜視図である。
【図２】 本発明の実施形態による多層配線板の一例を示す断面図である。
【図３】 本発明の実施形態による多層配線板の導体ポスト配置の一例を示す平面図（第２層目）である。
【図４】 本発明の実施形態による多層配線板の導体ポスト配置の他の例を示す平面図（第２層目）である。
【図５】 本発明の実施形態による半導体デバイスの一例を示す断面図である。
【図６】 従来の多層配線板の一例を示す斜視図である。
【図７】 従来の多層配線板の一例を示す断面図である。
【符号の説明】
１、１ａ：多層配線板
２、２ａ：半導体デバイス
１１〜１７、１１ａ〜１７ａ：導体回路
２１〜２６、２１ａ〜２６ａ：絶縁層
３１〜３７、３１ａ〜３７ａ：導体枠
４０、４０ａ：導体ポスト
５１、５１ａ：インナーパッド
５２、５２ａ：アウターパッド
６１：半導体チップ
６２：アンダーフィル
６３：バンプ
６４：半田ボール
【発明の属する技術分野】
本発明は、多層配線板および半導体デバイスに関するものである。更に詳しくは、半導体チップを搭載する多層配線板、および、多層配線板に半導体チップが実装された半導体デバイスに関するものである。
【０００２】
【従来の技術】
近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできており、これらの電子機器に使用される半導体パッケージは、従来にも増して、益々小型化かつ多ピン化が進んできている。また、電子機器の高機能化に伴い、半導体チップの高クロック周波数化が進んでおり、半導体チップを搭載する回路基板のインピーダンス整合が益々重要になってきている。
【０００３】
従来の回路基板はプリント配線板と呼ばれ、ガラス繊維の織布にエポキシ樹脂を含浸させた積層板からなるガラスエポキシ板に貼り付けられた銅箔をパターニング後、複数枚重ねて積層接着し、ドリルで貫通穴を開けて、この穴の壁面に銅めっきを行ってビアを形成し層間の電気接続を行った配線基板の使用が主流であった。しかし、搭載部品の小型化、高密度化が進み、上記の配線基板では配線密度が不足して部品の搭載に問題が生じるようになってきている。
【０００４】
このような背景により、近年、ビルドアップ多層配線板が採用されている。ビルドアップ多層配線板は、樹脂のみで構成される絶縁層と導体とを積み重ねながら成形される。ビア形成方法としては、従来のドリル加工に代わって、レーザ法、プラズマ法やフォト法等、多岐にわたり、小径のビアホールを自由に配置することで高密度化を達成するものである。層間接続部としては、ブライドビア（Ｂｌｉｎｄ Ｖｉａ）やバリードビア（Ｂｕｒｉｅｄ Ｖｉａ：ビアを導電体で充填した構造、以下、本発明の説明に用いる導体ポストに統一して呼ぶこととする）等があり、ビアの上にビアを形成するスタックドビアが可能なバリードビアホールが特に注目されている。このような多層配線板を用いることにより、多ピンの半導体チップを搭載できるようになってきている。
【０００５】
高クロック周波数の半導体チップを実装するための多層配線板においてはインピーダンス整合が非常に重要である。現在では、絶縁層の厚みや誘電率、信号配線の幅や厚み、グラウンド層および電源層の配置の仕方により、高精度のインピーダンス整合が実現できつつあるため、高周波信号を伝送することが可能になってきている。
【０００６】
また、高クロック周波数の半導体チップの消費電力が高くなるにつれて、安定した電源供給や電磁ノイズ抑制のために、グラウンド層や電源層をそれぞれ複数層設けることが当然になってきている。半導体チップから出力された高周波信号電流は、信号配線を流れて他のデバイスに伝送され、グラウンド層あるいは電源層を帰路として、半導体チップに戻ってくる。そのような高周波信号電流が大きくなる（半導体チップの消費電力が大きくなる）につれて、グラウンド層や電源層に流れる高周波信号電流が、グラウンド層や電源層の電位を変動させるようになる。それに伴い、グラウンド層と電源層の寸法や構造あるいはインピーダンスの周波数特性により、ある特定の周波数で共振し、グラウンド層と電源層がアンテナとして作用することになる。その結果、グラウンド層と電源層が途切れる多層配線板の端面が、アンテナの放射面として作用し、その部分から電磁ノイズが放射されることになる。この電磁ノイズにより、周囲の電子デバイスが誤動作する場合があるため、多層配線板全体をシールドするなどの対策が必要になるという問題点がある。
【０００７】
このような従来の多層配線板の構造について、具体的に図６および図７を用いて説明する。多層配線板１ａは、導体回路１１ａ〜１７ａおよび絶縁層２１ａ〜２６ａからなる７層配線板であり、導体回路１２ａ、１５ａは信号配線が引き回された信号層、導体回路１１ａ、１４ａはグラウンド層、導体回路１３ａ、１６ａは電源層からなる。また、各層間は、導体ポスト４０ａにより電気的に接続されている。また、最外層の導体回路１１ａの中央部には半導体チップを搭載するためのインナーパッド５１ａが形成され、反対側の最外層の導体回路１７ａには外部接続用端子としてのアウターパッド５２ａが形成されている。これらの構造の中で、多層配線板１ａの端面ではグラウンド層および電源層が途切れているため、その部分がアンテナの放射面として作用し、電磁ノイズが放射されることになる。
【０００８】
そのような問題点を解決するために、多層配線板の周囲４辺にＵ字型のアース板を嵌める方法が公開されている（例えば、特許文献１参照。）。このような方法では、電磁ノイズ抑制効果は高いが、多層配線板製造後にアース板を嵌めるという追加工程・追加部材が必要になる。また、多層配線板の厚み・サイズが大きくなり、軽薄短小化に対応できなくなる。
【０００９】
【特許文献１】
特開２００１−２３７５０５号公報（第６頁、第３図）
【００１０】
【発明が解決しようとする課題】
本発明は、半導体チップを搭載する多層配線板、および、多層配線板に半導体チップが実装された半導体デバイスにおける、このような問題点に鑑み、電磁ノイズ放射の少ない多層配線板および半導体デバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
即ち、本発明は、
１． 信号層、グラウンド層および電源層を含む導体回路と、前記導体回路の信号層および電源層と電気的に絶縁された導体枠と、を各層に形成し、導体枠同士が導体ポストにより導通接続され、最外層の少なくとも一部において導体枠とグラウンド層とが電気的に接続されていることを特徴とする多層配線板、
２． 前記導体ポストが、多層配線板の４辺に沿って２列以上配置されてなる第１項記載の多層配線板、
３． 前記導体ポストが、千鳥配置されてなる第１項または第２項に記載の多層配線板、４． 一方の面にインナーパッドが形成され、他方の面にアウターパッドが形成されてなる第１項〜第３項のいずれか１項に記載の多層配線板、
５． アウターパッドが、ボールグリッドアレイ（ＢＧＡ）構造またはピングリッドアレイ（ＰＧＡ）構造で形成された第４項記載の多層配線板、
６． 第１項〜第５項のいずれか１項に記載の多層配線板に、半導体チップがフリップチップ接続により実装されていることを特徴とする半導体デバイス、である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明するが、本発明はこれによって何ら限定されるものではない。
【００１３】
図１および図２は、本発明による多層配線板の構造の一例を示す斜視図および断面図である。多層配線板１は、導体回路１１〜１７、絶縁層２１〜２６および導体枠３１〜３７からなる７層配線板である。これらの構造において、導体回路１２、１５は信号配線が引き回された信号層、導体回路１１、１４はグラウンド層、導体回路１３、１６は電源層である。導体枠３１〜３７は、導体回路１１〜１７を形成する工程において、同時に形成されるものである。例えば、導体回路１１〜１７が銅箔をエッチングすることにより形成される場合には、導体枠３１〜３７も、エッチングにより形成されることになる。従って、導体枠３１〜３７を形成することで、追加の工程が必要になるわけではない。
【００１４】
導体枠３１〜３７の各層間は、導体ポスト４０により電気的に接続されている。導体回路１１〜１７の各層間においても、必要箇所に導体ポスト４０が形成され、電気的に接続されている。ここで、導体枠３１〜３７接続用の導体ポストと導体回路１１〜１７接続用の導体ポストは、同一工程で形成されるため、追加の工程が必要になるわけではない。例えば、導体ポスト４０を形成する方法としては、絶縁層に２１〜２６に、レーザーなどにより孔を形成して、導電ペーストや電解銅めっきにより充填する方法などが挙げられる。このような方法によれば、各層の導体ポスト４０を形成する工程において、導体枠３１〜３７接続用の導体ポスト４０も、一括して形成されることになり、追加工程は必要ない。
【００１５】
最外層の導体回路１１の中央部には、半導体チップを搭載するためのインナーパッド５１が形成され、反対側の最外層の導体回路１７には、外部接続用端子としてのアウターパッド５２が形成されている。
【００１６】
図５は、本発明の半導体デバイスの構造の一例を示す断面図である。半導体デバイス２は、主として、半導体チップ６１およびそれを実装する多層配線板１からなる。半導体チップ６１は、多層配線板１のインナーパッド５１上に、バンプ６３によりフリップチップ実装され、バンプ６３はアンダーフィル６２により封止されることにより保護されている。多層配線板１の半導体チップ６１実装面と反対側の面には、マザーボード（図示せず）との接続に必要な半田ボール６４が実装されており、いわゆるＢＧＡ構造となっている。あるいは、マザーボードにソケットが実装されている場合には、半田ボール６４の代わりに、ピン（図示せず）を設けて実装することも可能であり、いわゆるＰＧＡ構造とすることも可能である。
【００１７】
本発明の多層配線板は、多層配線板１の各層における導体回路、特に、グラウンド層および電源層は、端面付近で途切れており、その更に端面側に導体枠３１〜３７が形成されている。また、各層の導体枠３１〜３７が、導体ポスト４０により導通接続されている。導体ポスト４０による導通接続以外に、一般的な貫通スルーホールによる導通接続も適用可能であるが、貫通スルーホールの場合、ドリルによる穴明けとなるため、導通接続部の占有面積が大きくなる。それに伴い、導体枠３１〜３７の幅が大きくなり、それに応じて、多層配線板１の寸法が大きくなるため、導体枠３１〜３７の幅を小さくできる導体ポスト４０を適用することが好ましい。導通接続された導体枠３１〜３７は、同電位に保持されているため、ある特定の周波数で共振することがなく、多層配線板の端面であっても、アンテナの放射面として作用することがなく、端面からの電磁ノイズ放射を抑制することができる。電磁放射ノイズを、より低減するためには、各層の導体枠３１〜３７を、グラウンド電位に接続することが好ましい。
【００１８】
本発明の半導体デバイスにおいて、半導体チップ６１を駆動する場合には、クロック信号を用い、それに同期して、高周波信号を入出力する。グラウンド層や電源層には、高周波信号電流が流れるため、グラウンド層や電源層の電位が変動し、グラウンド層や電源層の途切れた端面がアンテナの放射面として作用するが、多層配線板１の端面は、同電位に保持された導電枠３１〜３７を有するため、電磁ノイズ放射を抑制することができる。
【００１９】
各層の導体枠３１〜３７の幅は、電磁ノイズ放射の抑制効果に応じて決めればよいが、導体枠３１〜３７の幅に応じて、多層配線板１の寸法が大きくなるため、１ｍｍ以下が好ましく、さらには０．５ｍｍ以下が好ましく、あるいは、１００μｍ以下がより一層好ましい。また、図１においては、導体枠３１〜３７を四角形状として示したが、電磁ノイズ放射抑制機能を有するのであれば、四角形状以外でも差支えない。さらには、導体枠３１〜３７を途切れの無い枠として示しているが、電磁ノイズ放射抑制機能を有するのであれば、途切れがある形状でも差支えない。
【００２０】
最外層の導体回路１１または１７がグラウンド層である場合には、少なくともその一部が導体枠３１または３７と接続されていることが好ましく、導体回路１１または１７の全周において導体枠３１または３７と接続されている状態、すなわち、導体回路１１または１７と導体枠３１または３７との間に隙間の無い状態が、より一層好ましい。これにより、導体枠３１または３７の電位と導体回路１１または３の電位とが完全な同電位となるため、多層配線板１の最外層面からの電磁ノイズ発生を、より一層抑制することができる。
【００２１】
各層の導体枠３１〜３７を導通接続する導体ポスト４０の直径（円柱状の場合）は、多層配線板１の製造プロセスに適したものであれば、どのようなサイズでも良いが、５０μｍ以下が好ましく、さらには３０μｍ以下、あるいは、１０μｍ以下が、より一層好ましい。また、前記導体ポスト４０のピッチは、電磁ノイズ放射の抑制効果に応じて決めればよいが、導体ポストの直径の２倍以下が好ましく、さらには１．５倍以下が好ましく、あるいは、導体ポスト４０の直径と同じであることが好ましい。
【００２２】
図３および図４は、多層配線板の導体ポスト配置の一例を示す平面図であり、一例として第２層目の導体回路１２および導体枠３２と、導体ポスト４０との位置関係を示している。導体ポスト４０の配置方法としては、多層配線板１の４辺に沿って２列以上配置されていることが好ましい（図３）。さらには、導体ポスト４０が千鳥配列されてなることが、より一層好ましい（図４）。これにより、多層配線板１の端面からの電磁ノイズ発生を、より一層抑制することができる。
【００２３】
【発明の効果】
本発明によれば、各層の導体回路の周辺に導体枠を設置し、各層の導体枠を導通接続することで、特別な追加工程を必要とせず、電磁ノイズ放射が抑制された多層配線板および半導体デバイスを得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態による多層配線板の一例を示す斜視図である。
【図２】 本発明の実施形態による多層配線板の一例を示す断面図である。
【図３】 本発明の実施形態による多層配線板の導体ポスト配置の一例を示す平面図（第２層目）である。
【図４】 本発明の実施形態による多層配線板の導体ポスト配置の他の例を示す平面図（第２層目）である。
【図５】 本発明の実施形態による半導体デバイスの一例を示す断面図である。
【図６】 従来の多層配線板の一例を示す斜視図である。
【図７】 従来の多層配線板の一例を示す断面図である。
【符号の説明】
１、１ａ：多層配線板
２、２ａ：半導体デバイス
１１〜１７、１１ａ〜１７ａ：導体回路
２１〜２６、２１ａ〜２６ａ：絶縁層
３１〜３７、３１ａ〜３７ａ：導体枠
４０、４０ａ：導体ポスト
５１、５１ａ：インナーパッド
５２、５２ａ：アウターパッド
６１：半導体チップ
６２：アンダーフィル
６３：バンプ
６４：半田ボール
Claims (6)
- 信号層、グラウンド層および電源層を含む導体回路と、前記導体回路の信号層および電源層と電気的に絶縁された導体枠と、を各層に形成し、導体枠同士が導体ポストにより導通接続され、最外層の少なくとも一部において導体枠とグラウンド層とが電気的に接続されていることを特徴とする多層配線板。
- 前記導体ポストが、多層配線板の４辺に沿って２列以上配置されてなる請求項１記載の多層配線板。
- 前記導体ポストが、千鳥配置されてなる請求項１または２に記載の多層配線板。
- 一方の面にインナーパッドが形成され、他方の面にアウターパッドが形成されてなる請求項１〜３のいずれか１項に記載の多層配線板。
- アウターパッドが、ボールグリッドアレイ構造またはピングリッドアレイ構造で形成された請求項４記載の多層配線板。
- 請求項１〜５のいずれか１項に記載の多層配線板に、半導体チップがフリップチップ接続により実装されていることを特徴とする半導体デバイス。
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