JP2008153482A - インターポーザ基板を備えた半導体パッケージ - Google Patents

Abstract

【課題】半導体チップを搭載するインターポーザ基板の配線の省略化を図り、製造コストを低減することができる半導体パッケージを提供すること。
【解決手段】半導体チップ側の回路配置に基づいて、当該半導体チップの電源ラインや接地ラインの端子および信号入出力端子等を構成する各電極パッド２の位置が半導体チップの下側面に分散されてそれぞれ配置された半導体チップ１と、前記半導体チップ１に形成された各電極パッド２に対応して一対一で連結される導体ポスト５が、基板を貫通するビアホールにおいて形成されると共に、前記各導体ポスト５を介した基板の裏面に、マザーボードに対して電気的に接続されるボールパッド７がそれぞれ前記各導体ポストに連結されて形成された単層構造のインターポーザ基板とが具備される。
【選択図】図１

Description

この発明は半導体チップをインターポーザ基板に搭載した半導体パッケージに関する。

近年の電子機器の高機能化ならびに軽量薄型化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んでいる。これに伴い前記電子機器に使用される半導体パッケージは、従来にも増して益々小型化かつ多ピン化が進んでいる。

昨今において提供されているＢＧＡ（Ball Grid Array ）またはＣＳＰ（Chip Size Package ）は、半導体装置のいっそうの小型化、薄型化に寄与できるパッケージ構造であり、これらはＬＳＩ等からなる半導体チップをフェースダウン方式によりインターポーザ基板（中間基板）に搭載し、インターポーザ基板の下面に半田ボールを例えばマトリクス状に配列して電極端子を構成している。そして半導体チップとインターポーザ基板からなる半導体パッケージは、前記電極端子を介して回路基板（マザー基板）上に実装され、半導体装置としての機能を果たす。

従来における前記インターポーザ基板は多層構造にされており、各層にプリント配線が形成され、各層の前記配線が絶縁基材を貫通するビアホールを介して適宜接続された構成にされている。前記した構成のインターポーザ基板を介することにより、半導体チップに形成された電極パッドの配列密度を低密度化させることができ、これによりマザー基板に対する半導体パッケージの実装を容易にすることができる。

ところで、前記したインターポーザ基板に搭載される半導体チップは、このチップ内に形成される電源ラインの端子や接地ラインの端子、その他の信号入出力端子等は、半導体チップの周辺部付近に集中的に配列した構成が伝統的に採用されている（例えば特許文献１参照）。
特開２００３−７９０２号公報。

したがって、前記した半導体チップをフェースダウン方式により搭載するインターポーザ基板においても、半導体チップに配列された各端子（パッド）の配列パターンに対応して、接続用のバンプ（導体ポスト）を形成しなければならない。

前記したように信号の入出力端子等を半導体チップの周辺部付近に集中的に配列した構成を採用する場合においては、半導体チップ内における各ディバイスの配置および相互の接続関係に制約が発生し、例えば高周波信号ラインの余分な引き回しなどに起因する障害を受けてパッケージの動作の信頼性を低下させるなどの問題を招来させる。すなわち、半導体チップにおける入出力端子等を前記した配列構成にするがために、半導体チップの回路デザインに無理が加わり、このために半導体チップの動作の信頼性を確保することが難しくなる。

一方、前記半導体チップを搭載するインターポーザ基板側においても、半導体チップに形成された前記各端子に対応した配列パターンにしたがう接続用のバンプを形成し、多層回路基板を介して、裏面に例えばマトリクス状に配列された各半田ボール（バンプ）に対して、それぞれ線路接続を行う必要がある。

このために、インターポーザ基板内の層間接続と各層に形成された回路をそれぞれ経由することで配線の引き回し距離が長くなり、これにより線路のインピーダンスが上昇し、昨今において使用されているような例えば１００ＭＨｚを超えるクロック周波数によるデータ処理に支障を来たすという問題も発生する。

この発明は、前記特許文献１に開示されたような従来の半導体パッケージの問題点に着目してなされたものであり、信号入出力端子等を半導体チップの周辺部付近に集中的に配列した従来の固定観念を打破し、これにより半導体チップにおける回路配置の自由度を高めると共に、この半導体チップを搭載するインターポーザ基板の配線の省略化を図り、製造コストを低減することができる半導体パッケージを提供することを課題とするものである。

前記した課題を解決するためになされたこの発明にかかる半導体パッケージは、半導体チップ側の回路配置に基づいて、当該半導体チップの電源ラインや接地ラインの端子および信号入出力端子等を構成する各電極パッドの位置が半導体チップの下側面に分散されてそれぞれ配置された半導体チップと、前記半導体チップに形成された各電極パッドに対応して一対一で連結される導体ポストが、基板を貫通するビアホールにおいて形成されると共に、前記各導体ポストを介した基板の裏面に、マザーボードに対して電気的に接続される電極部がそれぞれ前記各導体ポストに連結されて形成された単層構造のインターポーザ基板とを具備した点に特徴を有する。

この場合、前記マザーボードに対して電気的に接続されるインターポーザ基板に設けられた各電極部が、それぞれに半田ボールを形成することができるボールパッドを構成し、インターポーザ基板に配設された前記各導体ポストが、配線を経由せずに前記ボールパッドに直接接続した構成にされていることが望ましい。

加えて、好ましい実施の形態においては、前記インターポーザ基板に配設された各導体ポストにおける半導体チップ側に対向する端部には、ニッケルもしくは金メッキが施された構成にされる。

前記した構成の半導体パッケージによると、半導体チップにおいては各電極パッドの位置を半導体チップ側の回路配置の都合に応じて、チップの下側面に分散されてそれぞれ配置された構成になされるので、信号の入出力端子等を半導体チップの周辺部付近に集中的に配列した従来の半導体チップに比較して、チップ内の回路配置の自由度を高めることができる。

また、半導体チップ内においてそれぞれコンポーネントを構成する回路の一部をチップの周辺部付近に経由させることなく、チップの下側面の直近の位置において電極パッドに接続させることができるので、前記したように高周波信号ラインの余分な引き回しなどに起因する障害を受けてパッケージの動作の信頼性を低下させるという問題も解消することができる。

一方、前記した半導体チップをフェースダウン方式により搭載するインターポーザ基板においては、半導体チップの下側面に分散されてそれぞれ配置された電極パッドに対応して一対一で対応するように各導体ポストを分散させた形態で配置することができる。したがって、インターポーザ基板を単層の絶縁基板で構成し、前記各導体ポストに電気的に接続されるように基板の裏面にボールパッドを形成することができる。

それ故、インターポーザ基板を多層基板で構成することで生ずる問題点、すなわち基板内の層間接続と各層に形成された回路をそれぞれ経由する配線の引き回しにより発生する前記した線路インピーダンスの上昇による技術的な課題を解消することができる。これにより、インターポーザ基板における配線を省略することができるとともに、製造コストを低減させた半導体パッケージを提供することができる。

図１は、この発明にかかる半導体パッケージの主要部を示す拡大断面図であり、図２は図１におけるインターポーザ基板に形成されるボールパッドと導体ポスト部分のみを示す斜視図である。また図３は前記インターポーザ基板を下から視た状態の一部を透視状態で示した底面図であり、図３に示すＡ−Ａ線における断面図が、図１に示したものとなる。

図１に示す符号１は半導体チップの一部を示しており、この半導体チップ１は、チップ側の回路配置の都合に応じて、当該半導体チップの電源ラインや接地ラインの端子および信号入出力端子を構成する各電極パッド２の位置が、チップの下側面にそれぞれ分散されて配置された構成にされている。

すなわち前記半導体チップ１は、チップ内においてそれぞれコンポーネントを構成する回路の一部をチップの周辺部付近に経由させることなく、チップの下側面の直近の位置において電極パッド２に接続させた構成にされている。

前記した構成の半導体チップ１は、フェースダウン方式によりインターポーザ基板３に対して搭載されている。すなわち、前記インターポーザ基板３は、例えばポリイミド樹脂を硬化させた１２〜５０μｍ程度の厚さを有する単層の絶縁基板３を主体として構成されている。そして、絶縁基板３における前記半導体チップ１の電極パッド２に対応する位置において、絶縁基板３を貫通するビアホール５が形成され、このビアホール５内には導体ポスト（ビアホールと同じ符号５で示している。）が形成されている。

前記各導体ポスト５における半導体チップ側に対向する端部は、前記基板３よりも突出した構成にされており、その突出部にはニッケルもしくは金メッキが施されている。なお、図においては前記メッキ被膜部分を符号６で示しており、前記半導体チップ１の各電極パッド２は、前記導体ポスト５のメッキ被膜６を利用して、一対一の関係で電気的に接続されるフリップチップボディングにより実装されている。

一方、前記絶縁基板３の裏面、すなわち半導体チップ１の実装面とは反対面には、図示せぬマザーボードに対して電気的に接続される電極部７がそれぞれ前記各導体ポスト５に連結されて形成されている。前記電極部７は銅素材により形成されており、それぞれに図示せぬ半田ボールを形成することができるボールパッド（前記電極部と同じ符号７で示している。）を構成している。そして、図１および図２に示すようにインターポーザ基板３に配設された前記各導体ポスト５が、配線を経由せずに前記ボールパッド７に対して直接接続された構成にされている。

前記したインターポーザ基板３は、好ましくは銅箔を有する絶縁基板からなる片面板、例えば住友ベークライト株式会社製のＬαＺを用い、前記銅箔をエッチング処理することによりボールパッド７を形成することができる。そして、前記した半導体チップ１が実装される側の面からボールパッド７が露出するまで、ビアホール（Ｂｌｉｎｄ Ｖｉａ）を例えばレーザー法を用いることにより形成し、ペーストまたは電解メッキ法を用いて、バンプとして機能する前記した導体ポスト５を絶縁基板の面から突出するように形成する。

したがって、前記導体ポスト５は、ビアホール内において一端が前記ボールパッド７に接続され、他端が絶縁基板４の面より突出した突出状端子を構成する。そして、前記したように導体ポスト５の突出部にニッケルもしくは金メッキを施すことにより、前記したインターポーザ基板３を得ることができる。

前記したインターポーザ基板３に対して半導体チップ１を実装した後においては、好ましくは半導体チップ１とインターポーザ基板３との間にアンダーフィル８が設けられる。前記アンダーフィル８は、低粘度の液状材料を用い、これを半導体チップ１とインターポーザ基板３との間に注入して、加熱硬化させるという方法を採用することができる。このアンダーフィル８は、半導体チップ１を湿気等から保護すると共に、チップ１に形成された電極パッド２を機械的なストレスから保護するように作用する。

以上説明した実施の形態によると、半導体チップ内においてそれぞれコンポーネントを構成する回路の一部を、チップの周辺部付近に経由させることなくチップの下側面の直近の位置において電極パッドに接続させた構成を採用しているので、発明の効果の欄に記載したとおり、前記半導体チップを搭載するインターポーザ基板は単層構造にして配線を省略することができる。これにより製造コストを低減させた半導体パッケージを提供することが可能となる。

この発明にかかる半導体パッケージの主要部を示す拡大断面図である。 図１におけるインターポーザ基板に形成されるボールパッドと導体ポスト部分のみを示す斜視図である。 インターポーザ基板を下から視た状態の一部を透視状態で示した底面図である。

符号の説明

１ 半導体チップ
２ 電極パッド
３ インターポーザ基板
４ 絶縁基板
５ 導体ポスト（ビアホール）
６ メッキ被膜
７ ボールパッド（電極部）
８ アンダーフィル

Claims (3)

1. 半導体チップ側の回路配置に基づいて、当該半導体チップの電源ラインや接地ラインの端子および信号入出力端子等を構成する各電極パッドの位置が半導体チップの下側面に分散されてそれぞれ配置された半導体チップと、
   前記半導体チップに形成された各電極パッドに対応して一対一で連結される導体ポストが、基板を貫通するビアホールにおいて形成されると共に、前記各導体ポストを介した基板の裏面に、マザーボードに対して電気的に接続される電極部がそれぞれ前記各導体ポストに連結されて形成された単層構造のインターポーザ基板と、
   を具備したことを特徴とする半導体パッケージ。
2. 前記マザーボードに対して電気的に接続されるインターポーザ基板に設けられた各電極部が、それぞれに半田ボールを形成することができるボールパッドを構成し、インターポーザ基板に配設された前記各導体ポストが、配線を経由せずに前記ボールパッドに直接接続されていることを特徴とする請求項１に記載された半導体パッケージ。
3. 前記インターポーザ基板に配設された各導体ポストにおける半導体チップ側に対向する端部には、ニッケルもしくは金メッキが施されていることを特徴とする請求項１または請求項２に記載された半導体パッケージ。

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