JP5189032B2 - 半導体装置および多層配線基板 - Google Patents

Description

本出願は、半導体装置に作用する擾乱ノイズをシールドする作用を有する半導体装置およびこれを構成する多層配線基板に関する。

半導体装置の信号線間における輻射によるノイズや、外部からの電磁ノイズによる誤動作を抑えることを目的として、信号線を擾乱ノイズからシールドする手段がなされてきた。たとえば、複数層に積層された配線基板の内層に接地層を設けて、接地層を外部からのノイズを遮断するシールド層として利用する方法、信号線に沿ってシールドパターンを配置し、高速信号を伝送する信号線間において輻射によって生じるノイズを抑えるといった方法である。また、配線基板上に搭載された半導体素子を覆うように金属キャップを被せ、半導体素子に外部から作用する電磁ノイズを防止することもなされている。

国際公開１９９８／０４７３３１号公報

ところで、近年の電子機器は、高速化及び高密度化が進むとともに、マルチチップパッケージのように一つの半導体装置内に、異なる機能を備える複数の半導体素子を搭載した製品や、SoC（システム・オン・チップ）のように、複数の異なる機能を一つのチップによって実現した半導体素子を搭載した製品が用いられるようになってきた。
これらの製品においては、異なる機能を備えるチップ間における電磁的なノイズや、一つのチップ内における異なる機能部分間における電磁的なノイズが、半導体装置の動作の安定性、信頼性に影響を及ぼすことが考えられる。

本発明は、このような複数の機能を備える半導体装置において、半導体素子間、あるいは異なる機能部分間における電磁的なノイズを抑制し、動作特性の安定性、信頼性を高めることができる半導体装置、およびこれを構成する多層配線基板を提供することを目的とする。

上記目的を達成するために、本発明は次の構成を備える。
すなわち、本発明に係る半導体装置は、配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板と、前記多層配線基板に搭載された半導体素子とを備え、前記絶縁層に第２ビアが形成されている半導体装置であって、前記第２ビアが積層して構成され、前記多層配線基板を厚さ方向に貫通するスタックビアを備えており、前記半導体素子では、複数の機能部分が平面的に区分されて形成されており、前記多層配線基板では、前記半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記スタックビアが複数設けられており、前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられている。

更に前記多層配線基板の外周縁部に沿って該外周縁部を一周する配置に、前記スタックビアが複数設けられていることが好ましい。
また、前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着されていることが好ましい。
また、前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着され、前記キャップのフランジ部が、前記多層配線基板の外周縁部に沿って設けられた前記スタックビアに接続されていることが好ましい。
また、前記平面領域の周縁部に沿って設けられた前記スタックビアは、二重以上の配置に設けられていることが好ましい。

本発明に係る多層配線基板は、配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板であって、前記多層配線基板の一方の面は、複数の機能部分が平面的に区分されて形成された半導体素子が搭載される半導体素子搭載面を有し、前記多層配線基板の他方の面には、外部接続端子が設けられ、前記半導体素子搭載面において、搭載される半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記多層配線基板を厚さ方向に貫通するスタックビアが複数設けられており、前記スタックビアは、複数の第２ビアが積層して構成され、前記第１ビアおよび配線層が形成された層と同一層に、前記第２ビアが形成され、前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられている。

本発明に係る多層配線基板を備えた半導体装置によれば、半導体素子の特定の機能部分あるいは半導体素子自体に作用する電磁ノイズを抑制することができ、半導体素子の動作の安定性を向上させることができる。

半導体装置の第１の実施の形態の断面図（ａ）、平面図（ｂ）である。 スタックビアの他の配置例を示す平面図である。 スタックビアの製造工程を示す説明図である。 連結パターンを備えるスタックビアの断面図（ａ）、平面図（ｂ）である。 半導体装置の第２の実施の形態の断面図（ａ）、平面図（ｂ）である。 第２の実施の形態の変形例におけるスタックビアの平面配置を示す説明図である。 半導体装置の参考例の断面図（ａ）、平面図（ｂ）である。

（第１の実施の形態）
図１（ａ）は、本発明に係る半導体装置の第１の実施の形態についての断面図、図１（ｂ）は平面図を示す。
図１（ａ）に示すように、本実施形態の半導体装置１０は、配線層を複数に積層して形成した配線基板２０と、配線基板２０の一方の面に搭載された半導体素子３０と、半導体素子３０を覆って配線基板２０の一方の面に封着したキャップ４０とを備える。

配線基板２０の一方の面（半導体素子搭載面）には半導体素子３０を搭載するパッドが形成され、半導体素子３０はフリップチップ接続により、パッドにバンプを接合して搭載されている。半導体素子３０は、ワイヤボンディングにより配線基板２０に搭載することもできる。
配線基板２０の他方の面（実装面）にはマザーボード等の実装基板に実装するための外部接続端子２２が設けられている。

キャップ４０は外形形状を配線基板２０の外形形状に一致させ、キャップ４０の周縁部を配線基板２０の周縁部に接着して半導体素子３０を封止している。
金属からなるキャップ４０により半導体素子３０を封止することによって、半導体素子３０が損傷しないように保護され、外部から半導体素子３０に作用する電磁ノイズを遮蔽し、半導体素子３０の誤動作を防止することができる。

本実施形態において配線基板２０に搭載している半導体素子３０は、SoC（システム・オン・チップ）のような、複数の機能部分（アンプ部分等）を一つのチップ内に備えたものであり、各機能部分が平面的に区分されて形成されたチップである。
このような半導体素子３０においては、１チップ内においても、特定の機能部分については他の機能部分からの電磁的な干渉作用（電磁ノイズ）を受けて動作が不安定になる場合がある。本実施形態の配線基板２０においては、特定の機能部分に対する他の機能部分による電磁ノイズによる作用を抑えるため、特定の機能部分の平面領域を囲むように配線基板２０を厚さ方向に貫通するスタックビア２４を配置する構成としている。

図１（ｂ）では、電磁ノイズによる作用を抑える機能部分（図のＡ部分）をスタックビア２４によって囲む配置とした状態を示す。
スタックビア２４は、図１（ａ）に示すように、下層のビアの直上に上層のビアを配置し、配線基板２０の厚さ方向に柱状に導体部が貫通するように設けられている。スタックビア２４は、隣り合ったスタックビア２４との間に若干、隙間をあけて配置する。

このように半導体素子３０の特定の機能部分を含む平面領域部分をスタックビア２４によって囲む配置にすると、スタックビア２４によって囲まれた平面領域部分は、近似的に導体からなる壁面によって囲まれた形態となり、スタックビア２４によって囲まれた領域内に外部から電磁ノイズが侵入することを抑制することができる。
スタックビア２４によって囲まれた平面領域内には特定の機能部分に接続される信号線が配置されるから、これらの信号線に作用する外部からの電磁ノイズがシールドされ、特定の機能部分の動作を安定化させることができる。

半導体装置１０には半導体素子３０内における各機能部分相互の電磁的な作用の他に、半導体装置１０の外部からさまざまな電磁ノイズが作用する。配線基板２０を厚さ方向に貫通するようにスタックビア２４を設け、スタックビア２４を林立させるように配置して、特定の機能部分をスタックビア２４によって囲む配置とすることで、このような外部から侵入する電磁ノイズについても抑制することができ、半導体素子３０の機能を安定化させることができる。

図２は、特定機能部分をスタックビア２４により平面的に包囲する配置とする場合に、スタックビア２４を千鳥配置状として二重に配置し、外部から特定の機能部分に侵入する電磁ノイズのシールド性を向上させるようにした例である。スタックビア２４をさらに多重配置として、特定の機能部分に侵入する電磁ノイズのシールド性をさらに高めることも可能である。スタックビア２４のパッド径は１００〜３００μｍ程度であり、スタックビア２４の配置間隔（隣接する外縁間の間隔）は、５０〜１５０μｍ程度の範囲で適宜選択すればよい。

（スタックビアの形成方法）
スタックビア２４は、ビルドアップ法等により配線層、電源層、接地層を積層して形成する一般的な配線基板の製造方法において、配線パターン等を形成する際に、同時に形成することができる。
図３に、スタックビア２４を形成する工程例を示す。図３（ａ）は、金属板等の支持体２５の表面に外部接続端子を接合するパッド２２ａとスタックビア２４の下地２２ｂを形成し、絶縁性フィルムをラミネートして第１層目の絶縁層２１１を形成し、レーザ加工によりスタックビア２４の第１段目のビア穴と層間で配線パターンを電気的に接続するためのビア穴を形成し、さらにめっきシード層２３１を形成した状態を示す。

図３（ｂ）は、めっきシード層２３１の表面の全面をレジスト２６により被覆し、露光及び現像操作によりレジストパターンを形成した後、めっきシード層２３１をめっき給電層とする電解銅めっきを施した状態を示す。レジストパターンはスタックビアを形成する部位と配線パターンとビアを形成する部位が、底面にめっきシード層２３１が露出するようにパターン形成する。
図３（ｃ）は、レジスト２６を除去し、レジスト２６を除去して露出するめっきシード層２３１の部位を選択的にエッチングし、スタックビア２４の第１段目のビア２４１と、配線パターン２７、ビア２７１を形成した状態を示す。

図３（ｄ）は、ワークの表面に第２層目の絶縁層２１２となる絶縁フィルムをラミネートし、レーザ加工によりスタックビア２４の２段目のビアを形成するためのビア穴２１２ａと、層間で配線パターンを接続するビア穴２１２ｂを形成し、ワークの表面の全面をめっきシード層２３２によって被覆した状態を示す。めっきシード層２３２は無電解銅めっき、スパッタリング等によって形成する。
スタックビア２４の２段目のビア形成のためのビア穴２１２ａは、第１段目のビア２４１の直上に形成する。図３は一つのスタックビア２４の部分を示しているが、所定の平面配置に設けるすべてのスタックビア２４について、下段のビアの上に上段のビア穴を位置合わせして形成する。

図３（ｅ）は、めっきシード層２３２が被着しているワークの表面をレジスト２８により被覆し、レジスト２８を露光及び現像した状態を示す。スタックビア２４を形成する部位においては、２段目のビアを形成する部位が露出するようにレジスト２８をパターニングする。
図３（ｆ）は、めっきシード層２３２をめっき給電層として電解銅めっきを施した後、レジスト２８を除去し、めっきシード層２３２の不要部分を除去した状態を示す。スタックビア２４の２段目のビア２４２が１段目のビア２４１の上に形成され、第２層目の絶縁層２１２の上に配線パターン２９が形成される。

図３（ｇ）は、第３層目の絶縁層２１３を形成し、上述した工程と同様の工程により、スタックビア２４の第３段目のビア２４３を形成した状態を示す。図示例の配線基板２０は絶縁層を３層構造とした例であり、絶縁層２１１、２１２、２１３を厚さ方向に貫通するようにスタックビア２４が形成されている。絶縁層２１３の表面には、半導体素子３０と接続されるパッド３０ａが形成される。
支持体２５は各層を積層形成した後、最終的に除去され、単体としての配線基板２０が得られる。

上述したスタックビアの形成工程は、セミアディティブ法により配線基板２０を形成する際にスタックビア２４をあわせて形成する例である。スタックビア２４となる各層のビア２４１、２４２、２４３は、各層に配線パターンを形成する際に、レジストパターンを任意にパターニングすることによって形成することができる。したがって、半導体素子３０の製品に応じて、所定の位置にスタックビア２４を配置することは容易である。また、配線パターンを形成する工程において同時にスタックビア２４を形成できることから、従来の配線基板の製造工程を大きく変えずにスタックビア２４を形成することができる。

図３に示す配線基板２０は、絶縁層を３層に形成した例である。４層以上に絶縁層を形成する場合もまったく同様にスタックビア２４を形成することができる。
また、上記例はセミアディティブ法によって配線パターンを形成する例であるが、セミアディティブ法以外の方法によって配線基板を形成する場合も、配線基板の製造方法をそのまま利用してスタックビア２４を形成することができる。

また、配線基板２０の中間層に連続するシート状の配置に接地層や電源層を設ける場合にも所定配置にスタックビア２４を形成することができる。接地層や電源層も、配線パターンを形成する工程と同様に、所定のパターンにレジストパターンを形成し、電解めっき等を施すことによって形成される。
上述した配線基板２０はコアレス基板にスタックビア２４を形成する例であるが、コア基板を有する配線基板の場合は、スタックビアの平面配置に合わせてコア基板を貫通するようにスルーホールを設けることによって、配線基板を厚さ方向に貫通するように導体部を設けることができる。

図４は、スタックビア２４の変形例を示す。上述したスタックビア２４は、隣り合ったスタックビア２４同士が干渉しないように（重複しないように）並置している。図４（ａ）は、同一層内のビア２４ａについて、ビア２４ａの頂部を互いに連結する連結パターン２４ｂを設けてビア２４ａを形成した例である。図４（ａ）はスタックビア２４の並び方向の断面を見た状態、図４（ｂ）は連結パターン２４ｂを設けた状態を平面方向から見た状態を示す。
連結パターン２４ｂによりスタックビア２４を連結すると、図４（ｂ）に示すように、スタックビア２４によって囲まれた領域の周縁部に沿って導体が連続して一周する配置となる。これによって、スタックビア２４を互いに離間させて配置した場合と比較して、スタックビア２４によって囲まれた領域内に電磁ノイズが侵入することを抑制することができる。

スタックビアを構成するビア２４ａの頂部を互いに連結する配置とするには、ビア２４ａを形成するレジストパターンを形成する際に、連結パターン２４ｂが形成されるようにパターニングするだけでよい。したがって、図３に示す工程を変えることなく、連結パターン２４ｂを備えるスタックビア２４を形成することができる。

スタックビア２４の他の構成として、スタックビア２４同士を離間させず、スタックビア２４が相互に完全に連結する形状にすることも可能である。図３に示す製造工程において、絶縁層２１１、２１２、２１３に、それぞれスタックビア２４用のビア穴を形成する際に、電磁ノイズを遮蔽する領域の周縁でビア穴が連通する溝状に（平面領域を一周する配置）絶縁層２１１、２１２、２１３を加工し、電解めっきにより溝内にめっき金属（銅）を充填させるようにする。各絶縁層ごと一周する溝状にビア（導体部）を形成して順次、積み上げるようにすることにより、電磁ノイズを遮蔽する平面領域が導体壁によって囲まれた形状となり、外部から特定機能の平面領域内に侵入する電磁ノイズをさらに効果的に遮蔽することができる。

（第２の実施の形態）
図５は、電磁ノイズを遮蔽するスタックビア２４を備える半導体装置の他の例を示す。本実施形態の半導体装置１１は、配線基板２０の周縁部に沿ってスタックビア２４０を配置し、キャップ４０のフランジ部４０ａにスタックビア２４０を接続させる配置とする例である。
図５（ｂ）に示すように、キャップ４０は配線基板２０と同一の外形形状に形成され、キャップ４０の周縁部はフランジ部４０ａ（図のＢ部分）として、配線基板２０の外周縁部を一周するように設けられている。スタックビア２４０はこのキャップ４０のフランジ部４０ａの平面領域内に位置し、導電性接着剤によりキャップ４０を配線基板２０に接着することによって、スタックビア２４０とキャップ４０とが電気的に接続される。

本実施形態の半導体装置１１においては、半導体装置１１をマザーボード（実装基板）に実装した際に、スタックビア２４が実装基板の接地線に電気的に接続される設定とすることにより、スタックビア２４とキャップ４０とが接地電位となり、スタックビア２４０が配線基板２０の外周縁部を一周するように設けられること、キャップ４０によって半導体素子３１が保護されることによって、半導体装置１１に外部から電磁ノイズが侵入することを効果的に抑制することができる。

半導体装置１１に搭載されている半導体素子３１についてその特定の機能部分が、他の機能部分からの電磁的影響を受ける場合には、特定の機能部分の領域を囲むようにスタックビア２４を配置することによって、他の機能部分からの電磁的影響を抑えることができる。本実施形態においては、半導体素子３１を二分するようにスタックビア２４を配置し、相互間の電磁ノイズによる影響を遮断するようにしている。
図６は、半導体素子３１の平面領域のうち、２つの平面領域部分をスタックビア２４によって囲む配置とした例である。このように、一つの半導体素子について複数の平面領域をスタックビア２４によって区画する配置とすることもできる。スタックビア２４についても、接地電位とする。スタックビア２４、２４０は、前述した連結パターンを備えるビア形態とすることもできる。

（参考例）
図７は、２つの半導体素子３２、３３を搭載する半導体装置（マルチチップパッケージ）において、スタックビア２４を用いて半導体素子３２、３３間における電磁ノイズを遮蔽するように設けた参考例を示す。配線基板２０の周縁部に沿ってスタックビア２４０を配置し、半導体素子３２、３３を覆う配置にキャップ４０を配置し、スタックビア２４０にキャップ４０のフランジ部４０ａを接続する配置とする。
半導体素子３２と半導体素子３３との間における電磁ノイズを遮断するため、半導体素子３２、３３を仕切るように、半導体素子３２、３３の中間位置を通過する配置にスタックビア２４を配置している。

このようにマルチチップパッケージの場合も、半導体素子間での電磁ノイズを遮断する必要がある場合には、半導体素子が搭載されている平面領域を区画するようにスタックビア２４を配置することにより、半導体素子間に生じる電磁ノイズを抑えることができる。本参考例においても、配線基板２０の周縁部に配置したスタックビア２４０を接地電位とすることによりキャップ４０を接地電位とすることにより半導体素子３２、３３に作用する電磁ノイズを効果的に抑制することができる。

図７においては、２つの半導体素子３２、３３を搭載した半導体装置１２について示したが、３つ以上の半導体素子を搭載する場合も同様に適用できる。また、SoCのような複数の機能を備えた半導体素子と合わせて、一つの配線基板に搭載することもできる。その場合には、半導体素子の特定の機能部分の平面領域を囲む配置にスタックビアを配置する構成と半導体素子の平面領域の全体をスタックビアによって囲む配置を複合させた配置とすることもできる。
また、配線基板に搭載された半導体素子については、前述した各実施形態のように、半導体素子をキャップ４０によって覆う配置とすることが有効であるが、キャップ４０は必ずしも必須の構成ではない。

１０、１１、１２ 半導体装置
２０ 配線基板
２４、２４０ スタックビア
２４ａ ビア
２４ｂ 連結パターン
３０、３１、３２、３３ 半導体素子
４０ キャップ
４０ａ フランジ部
２１１、２１２、２１３ 絶縁層
２４１ １段目のビア
２４２ ２段目のビア
２４３ ３段目のビア

Claims (6)

1. 配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板と、
   前記多層配線基板に搭載された半導体素子と
   を備え、前記絶縁層に第２ビアが形成されている半導体装置であって、
   前記第２ビアが積層して構成され、前記多層配線基板を厚さ方向に貫通するスタックビアを備えており、
   前記半導体素子では、複数の機能部分が平面的に区分されて形成されており、
   前記多層配線基板では、前記半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記スタックビアが複数設けられており、
   前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられていることを特徴とする半導体装置。
2. 更に前記多層配線基板の外周縁部に沿って該外周縁部を一周する配置に、前記スタックビアが複数設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、
   前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、
   前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着され、
   前記キャップのフランジ部が、前記多層配線基板の外周縁部に沿って設けられた前記スタックビアに接続されていることを特徴とする請求項２記載の半導体装置。
5. 前記平面領域の周縁部に沿って設けられた前記スタックビアは、二重以上の配置に設けられていることを特徴とする請求項１〜４のいずれか一項記載の半導体装置。
6. 配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板であって、
   前記多層配線基板の一方の面は、複数の機能部分が平面的に区分されて形成された半導体素子が搭載される半導体素子搭載面を有し、
   前記多層配線基板の他方の面には、外部接続端子が設けられ、
   前記半導体素子搭載面において、搭載される半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記多層配線基板を厚さ方向に貫通するスタックビアが複数設けられており、
   前記スタックビアは、複数の第２ビアが積層して構成され、
   前記第１ビアおよび配線層が形成された層と同一層に、前記第２ビアが形成され、
   前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられていることを特徴とする多層配線基板。