JP4377768B2

JP4377768B2 - 半導体素子収納用パッケージおよび半導体装置

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Publication number: JP4377768B2
Application number: JP2004220832A
Authority: JP
Inventors: 道信飯野; 隆行白崎
Original assignee: Kyocera Corp
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Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2009-12-02
Anticipated expiration: 2024-07-28
Also published as: JP2006041285A

Description

本発明は、高周波信号で作動する半導体素子を収納するための半導体素子収納用パッケージおよび半導体素子を収納する半導体装置に関する。

従来の光通信や無線通信分野に用いられる高周波用の各種半導体素子を収納する半導体素子収納用パッケージの断面図を図３に、その平面図を図４に示す。同図において、101は基体、102は金属製の枠体、103は蓋体、104は高周波用の回路基板である。

基体101は鉄（Ｆｅ）−ニッケル（Ｎｉ）−コバルト（Ｃｏ）合金や銅（Ｃｕ）−タングステン（Ｗ）等の金属から成る四角形状の板状体であり、その上側主面には、ＩＣ，ＬＳＩ，半導体レーザ（ＬＤ），フォトダイオード（ＰＤ）等の半導体素子105や、回路基板104を載置する載置部101ａが形成されている。半導体素子105や回路基板104は、載置部101ａに、例えば銀（Ａｇ）ろう，Ａｇ−銅（Ｃｕ）ろう等のろう材や半田、樹脂接着剤によって接着固定される。

半導体素子105の電極は、回路基板104に被着されている第１の線路導体104aおよび第２の線路導体104bにそれぞれボンディングワイヤ106ａ，106ｂを介して電気的に接続されている。

さらに、第２の線路導体104ｂは、回路基板104の端部に被着されている同一面接地導体108に高抵抗体部107を介して終端接続されており、高抵抗体部107の手前の第２の線路導体104ｂにチップコンデンサ110が挿入されている。チップコンデンサ110は回路基板104に鉛（Ｐｂ）−錫（Ｓｎ）合金やＳｎ−Ａｇ−Ｃｕ合金等の半田，導電性のエポキシ樹脂等で接合され第２の線路導体104ｂに電気的に直列に挿入されている。また、同一面接地導体108は、面間接続導体109を介して基体101に電気的に接続されている。

このように第２の線路導体104ｂの終端を高抵抗体部107を介して同一面接地導体108に接続することにより、第２の線路導体104bに流れる高周波信号の反射を防ぎ、半導体素子105が誤動作するのを防いでいる。また、チップコンデンサ110は、第２の線路導体104ｂの終端部に挿入されることにより、半導体素子105から第２の線路導体104ｂに流れる高周波信号のみを高抵抗体部107へ伝送し、直流成分を遮断する機能を有している。

基体101の上側主面の外周部には載置部101ａを囲むようにして枠体102が接合されており、枠体102の内側に半導体素子105を収容する空所を形成する。枠体102は、基体101と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成り、基体101と一体成形されるか、または基体101にＡｇろう，Ａｇ−Ｃｕろう等のろう材を介してろう付けされるか、またはシーム溶接法等の溶接法により接合されることによって、基体101の上側主面の外周部に設けられる。

枠体102の側面には中心導体，誘電体，外部導体が同心円状に配置された同軸構造のガラスビーズ111が嵌着される貫通孔102ａが形成されており、貫通孔102ａ内にガラスビーズ111を嵌め込むとともに半田等の封着材を貫通孔102ａ内の隙間に挿入し、しかる後、加熱して封着材を溶融させ、溶融した封着材を毛細管現象によりガラスビーズ111と貫通孔102ａの内壁との隙間に充填させることによって、ガラスビーズ111が貫通孔102ａ内に封着材を介して嵌着接合される。

ガラスビーズ111には、中心軸部分に信号線路としてＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る棒状の中心導体が挿通されて固定されている。中心導体の一端は、半田等から成る導電性接着材を介して高周波用の回路基板104の第１の線路導体104ａに電気的に接続される。そして、中心導体の他端に、外部電気回路（図示せず）に接続された同軸ケーブル（図示せず）の中心導体が装着されることによって内部に収納された半導体素子105がガラスビーズ111の中心導体を介して外部電気回路に電気的に接続されることとなる。

最後に、枠体102の内側の空所となっている載置部101ａに半導体素子105を収容し、枠体102の上面に蓋体103をろう付け法やシームウエルド法等の溶接法により接合し、空所を気密に封止することによって製品としての半導体装置となる。
特開２００２−３１９６４５号公報

しかしながら、従来の回路基板104を使用した半導体素子収納用パッケージにおいては、高周波用途になるにつれ、チップコンデンサ110をその大きさから集中定数的に扱えなくなり、チップコンデンサ110とそれに近接する接地導体等との間に生じる容量成分によって、高抵抗体部107から見た特性インピーダンス値が変動し、高抵抗体部107が所望の終端特性を果たさないという問題が生じる。

本発明は上記問題点に鑑み完成されたものであり、その目的は、回路基板の上面に線路導体より幅広のコンデンサが途中に実装された線路導体において、コンデンサおよびコンデンサの実装部と基体との間に生じる容量成分を少なくし、線路導体の特性インピーダンス値が変動しない半導体素子収納用パッケージおよび半導体装置を提供することにある。

本発明の半導体素子収納用パッケージは、上側主面に、半導体素子およびコンデンサが実装されている回路基板を載置するための載置部を有する基体を具備している半導体素子収納用パッケージにおいて、前記基体は、上側主面の前記コンデンサの直下の部位に平面視で前記コンデンサおよびその実装部を含む大きさの凹部が形成されており、該凹部の底面は、該底面の外周を凹ませて中央部を凸形状とした凹凸であることを特徴とするものである。

また、本発明の半導体素子収納用パッケージは、上記構成において好ましくは、前記凹部は、平面視における面積が前記コンデンサおよびその実装部の面積の１６０乃至２５０％であることを特徴とするものである。

また、本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置され、前記回路基板の回路配線に電気的に接続された前記半導体素子と、前記基体の外周部に前記載置部を囲むように接合された枠体と、前記枠体の上面に枠体の内側を塞ぐように取着された蓋体とを具備していることを特徴とするものである。

本発明の半導体素子収納用パッケージによれば、上側主面に、半導体素子およびコンデンサが実装されている回路基板を載置するための載置部を有する基体を具備しており、基体は、上側主面のコンデンサの直下の部位に平面視でコンデンサおよびその実装部を含む大きさの凹部が形成されており、この凹部の底面は、この底面の外周を凹ませて中央部を凸形状とした凹凸であることから、基体の表面とコンデンサおよびその実装部である電極部分と線路導体との接続部との間に空間が形成され、コンデンサおよびその実装部と基体との間に生じる容量成分を少なくすることができる。また、凹部の底面は、この底面の外周を凹ませて中央部を凸形状とした凹凸であることから、コンデンサの実装部に対向する凹部の底面の外周が凹んでいるため、コンデンサの実装部分で、コンデンサの端子材の厚みやコンデンサを実装する際に使用する半田のメニスカスが生じる分、線路幅が広くなって容量成分が大きくなるとともに、コンデンサの端子材や半田の厚みの分、上下方向にも線路導体の厚みが厚くなったように見え、この厚くなっているコンデンサの実装部の側面と基体との間で電気力線が生じて容量成分が生じ、コンデンサの実装部と基体との間で容量成分が大きくなることを抑制することが可能となる。

その結果、10ＧＨｚ以上の高周波においても容量成分が少なくなり、回路基板の上側主面に形成される線路導体の特性インピーダンスが変動しないので、良好な伝送特性が実現でき、半導体素子を正常に作動させることができる。

また、本発明の半導体素子収納用パッケージによれば、好ましくは、凹部は、平面視における面積がコンデンサおよびその実装部の面積の１６０乃至２５０％である場合には、基体の表面とコンデンサおよびその実装部である電極部分と線路導体との接続部との間に適度な空間が形成され、コンデンサおよびその実装部と基体との間に生じる寄生容量成分を少なくすることができる。

また、本発明の半導体装置によれば、上記本発明の半導体素子収納用パッケージと、載置部に載置され、回路基板の回路配線に電気的に接続された半導体素子と、基体の外周部に載置部を囲むように接合された枠体と、枠体の上面に枠体の内側を塞ぐように接合された蓋体とを具備していることから、回路基板の上側主面に形成される線路導体の特性インピーダンスが所望の値に近いものとなり、良好な電気特性を示す半導体装置となる。

本発明の半導体素子収納用パッケージについて以下に詳細に説明する。図１は本発明の半導体素子収納用パッケージの実施の形態の一例を示す断面図であり、図２は図１の平面図である。図１および図２において、１は基体、２は枠体、３は蓋体、４は回路基板を示す。

そして、本発明の半導体素子収納用パッケージは、上側主面に、半導体素子５およびコンデンサ10が実装されている回路基板４を載置するための載置部１ａを有する基体１を具備しており、基体１は、上側主面のコンデンサ10の直下の部位に平面視でコンデンサ10およびその実装部を含む大きさの凹部が形成されている。

基体１は、Ｆｅ−Ｎｉ−Ｃｏ合金等の金属やＣｕ−Ｗの焼結材等の金属から成り、四角板状体のものである。基体１は、Ｆｅ−Ｎｉ−Ｃｏ合金等やＣｕ−Ｗの焼結材等のインゴットに圧延加工や打ち抜き加工等の従来周知の金属加工法、または切削加工等を施すことによって、所定の形状に製作される。基体１の上側主面のほぼ中央部には、ＩＣ，ＬＳＩ，ＬＤ，ＰＤ等の半導体素子５や高周波用の回路基板４を載置するための載置部１ａが形成されており、この載置部１ａに半導体素子５や回路基板４が、例えばＡｇろう，Ａｇ−Ｃｕろう等のろう材やＡｕ−Ｓｎ半田，Ｐｂ−Ｓｎ半田等の半田、樹脂系接着剤によって接着固定される。

半導体素子５の電極は、回路基板４の上面に被着形成されている第１の線路導体４ａおよび第２の線路導体４ｂにそれぞれボンディングワイヤ６ａ，６ｂを介して電気的に接続される。

回路基板４は、例えばアルミナ（Ａｌ_２Ｏ_３）質セラミックスや窒化アルミニウム（ＡｌＮ）質セラミックスから成り、アルミナ質セラミックスから成る場合、以下のようにして作製される。まず、アルミナ（Ａｌ_２Ｏ_３），酸化珪素（ＳｉＯ_２），酸化カルシウム（ＣａＯ），酸化マグネシウム（ＭｇＯ）等の原料粉末に適当な有機バインダや可塑剤，分散剤，溶剤等を添加混合して泥漿状となす。これを従来周知のドクターブレード法等でシート状となすことによってセラミックグリーンシートを得、これを切断加工したものを積層するか、または、Ａｌ_２Ｏ_３，ＳｉＯ_２，ＣａＯ，ＭｇＯ等の原料粉末に適当な可塑剤や分散剤，溶剤等を添加混合して金型に充填し、プレス成型することによって、所定形状のセラミック成形体を得る。しかる後、このセラミック成形体に適当な打ち抜き加工を施して得た四角平板状等の板体の上面に、第１の線路導体４ａ，第２の線路導体４ｂおよび同一面接地導体８となる金属ペーストを印刷塗布するとともに側面に面間接続導体９となる金属ペーストを印刷塗布し、還元雰囲気中で約1600℃の温度で焼成することによって製作される。第１の線路導体４ａ，第２の線路導体４ｂ，同一面接地導体８および面間接続導体９となる金属ペーストはタングステン（Ｗ），モリブデン（Ｍｏ），マンガン（Ｍｎ）等の高融点金属粉末に適当な有機バインダや添加剤，溶剤等を添加混合してペースト状となしたものから成る。

なお、第１の線路導体４ａ，第２の線路導体４ｂおよび同一面接地導体８、面間接続導体９は薄膜形成法によって形成されていても良く、その場合、第１の線路導体４ａ，第２の線路導体４ｂおよび同一面接地導体８は、窒化タンタル（Ｔａ_２Ｎ），ニクロム（Ｎｉ−Ｃｒ）合金，チタン（Ｔｉ），パラジウム（Ｐｄ），白金（Ｐｔ），金（Ａｕ）等から形成され、セラミックグリーンシートを焼成した後に従来周知の真空蒸着成膜法等によって形成される。

また、基体１の上側主面の外周部には載置部１ａを囲むようにして枠体２が接合されており、枠体２は、その内側に半導体素子５を収容する空所を形成する。この枠体２は、基体１と同様にＦｅ−Ｎｉ−Ｃｏ合金やＣｕ−Ｗの焼結材等から成り、基体１と一体成形されるか、または基体１にＡｇろう等のろう材を介してろう付けされるか、またはシーム溶接法等の溶接法により接合されることによって、基体１の上側主面の外周部に設けられる。

なお、枠体２は上記のような金属の他にセラミックス等の誘電体材料から成っていてもよく、その表面にメタライズ層等の導体層が形成されていてもよい。

また、外部より半導体素子５に駆動信号等を入力させる入出力端子が設けられる。このような入出力端子は、例えばまず、枠体２の側面に中心導体，誘電体，外部導体が同心円状に配置された同軸構造のガラスビーズ11が嵌着される貫通孔２ａを形成し、貫通孔２ａ内にガラスビーズ11を嵌め込むとともにＡｕ−Ｓｎ半田やＰｂ−Ｓｎ半田等の封着材を貫通孔２ａとの隙間に挿入し、しかる後、封着材を加熱して溶融させ、溶融した封着材を毛細管現象によりガラスビーズ11と貫通孔２ａの内壁との隙間に充填することによって、ガラスビーズ11が貫通孔２ａ内に半田等の封着材を介して嵌着接合される。

ガラスビーズ11は、Ｆｅ−Ｎｉ−Ｃｏ合金等の金属から成る円筒形等の筒状の外周導体の内側にガラス等の絶縁体が充填され、さらに、中心軸にＦｅ−Ｎｉ−Ｃｏ合金等の金属から成る中心導体が固定される。そして、この中心導体は、半田等から成る導電性接着材を介して回路基板４の第１の線路導体４ａに電気的に接続される。この中心導体および筒状の外周導体に同軸ケーブルが装着されることによって、半導体素子収納用パッケージの内部に収納された半導体素子５が中心導体を介して外部電気回路に電気的に接続されることとなる。

また、半導体素子５の電極と回路基板４の上面に形成された第１の線路導体４ａおよび第２の線路導体４ｂとがボンディングワイヤ６ａ，６ｂにより電気的に接続される。

そして、本発明の半導体素子収納用パッケージにおける基体１においては、第２の線路導体４ｂに挿入されているコンデンサ10の直下の部位に回路基板４を介して平面視でコンデンサ10およびその実装部を含む大きさの凹部12が形成されている。

コンデンサ10は、例えばチップコンデンサを第２の線路導体４ｂの終端部に半田等の導電性接着材を介して第２の線路導体４ｂの途中に挿入するように接続される。

コンデンサ10は、十分な容量を得るためにサイズが大きく、通常は第２の線路導体４ｂの幅よりも幅広になる。従って、コンデンサ10が挿入されて接合される部位の第２の線路導体４ｂの幅は、第２の線路導体４ｂのコンデンサ10の近辺でコンデンサ10に向かって漸次広くなるように形成され、コンデンサ10が接合される部位の幅は、コンデンサ10の実装時の位置決め精度や実装後の接合強度を確保するためにコンデンサ10の幅の110〜180%とされる。

コンデンサ10が実装される部位の幅がコンデンサ10の幅の180％を越えると、コンデンサ10の実装時の位置決め精度に対して必要以上のものとなるとともに、第２の線路導体４ｂの残部の幅との差が許容範囲以上に大きくなり、電気信号の反射係数が大きくなり過ぎる傾向がある。また110％未満とすると、コンデンサ10の実装時の位置ズレを許容できにくくなり、位置ズレが発生した際に電気信号の反射係数が大きくなるとともに、コンデンサ10の回路基板４への接合強度が弱くなり、コンデンサ10が衝撃により外れたりする傾向がある。

コンデンサ10の電極部分と上記幅広の第２の線路導体４ｂとの接続部から成る実装部およびコンデンサ10が第２の線路導体４ｂの残部の幅より広いため、この部分と基体１との間において第２の線路導体４ｂの残部と基体１との間より大きな容量成分をもつことになるが、凹部12が形成されているために、コンデンサ10の実装部およびコンデンサ10の部分における容量成分を低減することができ、第2の線路導体４ｂの残部の特性インピーダンス値と同程度とできる。

なお、容量成分の低減は、回路基板４の厚みを厚くすることによることも可能であるが、回路基板４の厚みが高周波信号波長の１／４以上になると、高次モードによる共振が発生するため回路基板４の厚みを上げることは好ましくない。また、容量成分を少なくするために、例えば回路基板４の下面に凹部を設けることも可能であるが、上述のように回路基板４は波長の１／４以下の厚みとすることが好ましく、そのために基板４の厚みを厚くすることができないので、回路基板４に凹部を設けると、凹部付近の回路基板４の強度が不足し、回路基板４にクラックなどが発生する。このため、凹部12は基体１上に形成することが好ましい。

また、コンデンサ10の実装部とコンデンサ10との部分における容量成分を少なくし、第2の線路導体４ｂの残部の容量成分と同程度とするために、平面視における凹部12の面積が、コンデンサ10およびその実装部の平面視における面積の160〜250％であるのが好ましく、さらに、凹部12の深さが0.2〜1.5ｍｍとするのがより好ましい。

凹部12の面積が160%未満では、凹部12によって得られる容量成分の低減の効果が弱く、コンデンサ10とコンデンサ10の実装部とによる容量成分を打ち消しあうことができず、第２の線路導体４ｂのコンデンサ10およびその実装部の特性インピーダンス値が第２の線路導体４ｂの残部の特性インピーダンスから減少する方向に変動し、高抵抗体部７が所望の終端特性からずれやすくなる。一方、250%を超えると、第２の線路導体４ｂのコンデンサ10とコンデンサ10の実装部以外の範囲にも広く凹部12の範囲がおよび、コンデンサ10とコンデンサ10の実装部との部分に生じる容量成分よりも凹部12の容量低減効果が強く、誘導成分が大きくなり、第２の線路導体４ｂの特性インピーダンス値が増大する方向に変動し、高抵抗体部７が所望の終端特性からずれやすくなる。

なお、凹部12の長さ方向（第2の線路導体４ｂに沿う方向）はコンデンサ10の長さの120〜160％程度とし、幅方向（第2の線路導体４ｂと直角の方向）はコンデンサ10の幅の120〜160％程度とする範囲内で、その面積がコンデンサの平面視における面積の160〜250％となるように選択するのが好ましい。

また、凹部12の深さが0.2ｍｍ未満であると、コンデンサ10と凹部12の底面までの距離が近くなり、コンデンサ10およびその実装部の容量成分を低減しきれず第２の線路導体４ｂの残部の特性インピーダンスから減少する方向になりやすくなり、1.5ｍｍを超えると、コンデンサ10と凹部12の底面までの距離が遠くなりすぎ、コンデンサ10およびその実装部の容量成分を低減しすぎて、第２の線路導体４ｂの残部の特性インピーダンスから増大する方向になりやすくなる。

凹部12の底面の形状は図６（ａ）に示すように平坦であるのが一般的であるが、凹部12の底面の各部の深さが上述の0.2〜1.5ｍｍの深さの範囲内で図６（ｂ）のように外周を凹ませた凹凸形状にする。

図６（ｂ）に示すように、凹部12の底面を凹凸にし、凹部12の外周を凹ませ（凹部12の深さを深くし）、中央部を凸形状（凹部12の深さを浅くなるよう）にすることにより、コンデンサ10の実装部と基体１との間で容量成分が大きくなるのを抑制できる。これはコンデンサ10の実装部分で、コンデンサ10の端子材の厚みやコンデンサ10を実装する際に使用する半田のメニスカスが生じる分、線路幅が広くなって容量成分が大きくなるとともに、コンデンサ10の端子材や半田の厚みの分、上下方向にも線路導体の厚みが厚くなったように見え、この厚くなっているコンデンサ10の実装部の側面と基体１との間で電気力線が生じて容量成分が生じるためである。従って、凹部12の底面を図６（ｂ）に示すような形状にすることにより、コンデンサ10の実装部に対向する凹部12の底面の外周が凹んでいるため、コンデンサ10の実装部と凹部12との間の容量成分の低減が可能となる。

また凹部12は基体１に切削加工などにより、一体に形成するのが好ましいが、図５のように基体１に凹部12となる貫通孔を形成し、その後、貫通孔の基体１の下面側の開口を封止部品13で塞ぎ、凹部12としても構わない。その際、封止部品13は、基体１と同じ材質の金属板で形成し、その周囲にＡｕ−Ｓｎ半田やＰｂ−Ｓｎ半田等の封着材を挟んで貫通孔に挿入し、しかる後、封着材を加熱して溶融させ、封止部品13が貫通孔内に半田等の封着材を介して嵌着接合され凹部12を形成する方法でも構わない。これにより、凹部深さ寸法が調整しやすくなるため、電気特性を確認しながら容量成分を低減させるように凹部深さを調整して凹部深さを決定することが出来る。

また、回路基板４の厚みは、第２の線路導体４ｂを伝送する高周波信号の波長の１／４より厚いと高次モードが発生し、第２の線路導体４ｂを伝送する高周波信号の反射係数が増大するので、第２の線路導体４ｂを伝送する高周波信号の波長の１／４より薄くするのが好ましい。回路基板４を１／４波長より薄くすると、回路基板４の上面に形成される第２の線路導体４ｂやコンデンサ10と基体１との距離が接近して、コンデンサ10の実装部とコンデンサ10との部分における容量成分がより大きくなる傾向を有するが、基体１に凹部12が形成されていることから、容量成分を抑制することができる。

このように、本発明の半導体素子収納用パッケージによれば、コンデンサ10の実装部とコンデンサ10とが基体１との間で発生する容量成分を凹部12にて低減させることができる。その結果、10ＧＨｚ以上の高周波信号用の半導体素子収納用パッケージにおいても良好な高周波特性が実現できる。

また、本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、載置部１ａに載置され、回路基板４の回路配線に電気的に接続された半導体素子５と、基体１の外周部に載置部１ａを囲むように接合された枠体２と、枠体２の上面に枠体２の内側を塞ぐように接合された蓋体３とを具備しており、このことから、回路基板の上側主面に形成される線路導体の特性インピーダンスが所望の値に近いものとなり、良好な電気特性を示す半導体装置とできる。

本発明および比較用の半導体素子収納用パッケージの回路基板４，104を以下のように構成することとし、高周波３次元構造シミュレータ（アンソフト社製HFSS（High Frequency Structure Simulator））を用いて１ＧＨｚ〜15ＧＨｚの反射係数Ｓ11をシミュレーションにより評価した。

まず、回路基板４は、比誘電率が9.6のアルミナセラミックスからなる縦６ｍｍ×横2.05ｍｍ×厚さ１ｍｍの基板とし、その上側主面に、幅0.54ｍｍ×長さ5.8ｍｍ×厚さ0.002ｍｍの第２の線路導体４ｂを配置した。なお、第２の線路導体４ｂの高抵抗体部７に接続される終端から1.9ｍｍおよび3.1ｍｍのコンデンサ10が挿入接続される部位は、線路導体４ｂが切断されており、その切断された第２の線路導体４ｂの端の幅は1.55ｍｍ、そしてこれらの端から0.9ｍｍの長さ方向に沿って第２の線路導体４ｂの幅は1.55ｍｍから0.54ｍｍの範囲で漸次幅が変化するようにした。

次に、第２の線路導体４ｂにコンデンサ10として、幅1.25ｍｍ×長さ２ｍｍ×厚さ1.25ｍｍのチップコンデンサ10を第２の線路導体４ｂの上記切断部位に挿入接続されるように配置した。

また、縦10ｍｍ×横５ｍｍ×厚さ５ｍｍの金属から成る基体１のチップコンデンサ10の直下となる部位に凹部12を配置した。凹部12の面積および深さは、表１に示す10通りとした。

各試料における上記周波数範囲のうちで、最も悪い反射係数Ｓ11の値を表１に示す。

表１より、凹部12が形成されていない比較用の試料No.１は反射係数Ｓ11が−10ｄＢ以上となり、本発明の半導体素子収納用パッケージにおいては、コンデンサ面積比欄に示される平面視における凹部12の面積がコンデンサ10およびその実装部の面積の160〜250％で、かつ、その深さが0.2〜1.5ｍｍの範囲である試料No.２，３，４，７，８，９については、反射係数Ｓ11が実際に半導体装置が正常に動作する−15ｄＢ以下と良好な特性が得られることが分かった。これに対し、試料No.５，６，10においては、反射係数Ｓ11が−15ｄＢを超えて大きいことが分かった。

なお、本発明は、上述の実施の形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。例えば、回路基板４は、第１の線路導体４ａを有する入力用の回路基板４と第２の線路導体４ｂを有する終端用の回路基板４とに二分されている形態について説明したが、これらが一体となった回路基板４としてもよい。

本発明の半導体素子収納用パッケージおよび半導体装置の実施の形態の一例を示す断面図である。図１の半導体素子収納用パッケージおよび半導体装置の平面図である。従来の半導体素子収納用パッケージおよび半導体装置の例を示す断面図である。図３の半導体素子収納用パッケージおよび半導体装置の平面図である。本発明の半導体素子収納用パッケージおよび半導体装置の実施の形態の他の例を示す断面図である。凹部の断面形状の例を示す図である。

符号の説明

１・・・・・・・基体
１ａ・・・・・・載置部
２・・・・・・・枠体
３・・・・・・・蓋体
４・・・・・・・回路基板
４ａ・・・・・・第１の線路導体
４ｂ・・・・・・第２の線路導体
５・・・・・・・半導体素子
６ａ，６ｂ・・・ボンディングワイヤ
７・・・・・・・高抵抗体部
８・・・・・・・同一面接地導体
９・・・・・・・面間接続導体
10・・・・・・・コンデンサ
11・・・・・・・ガラスビーズ
12・・・・・・・凹部
13・・・・・・・封止部品

Claims

上側主面に、半導体素子およびコンデンサが実装されている回路基板を載置するための載置部を有する基体を具備している半導体素子収納用パッケージにおいて、前記基体は、上側主面の前記コンデンサの直下の部位に平面視で前記コンデンサおよびその実装部を含む大きさの凹部が形成されており、該凹部の底面は、該底面の外周を凹ませて中央部を凸形状とした凹凸であることを特徴とした半導体素子収納用パッケージ。
前記凹部は、平面視における面積が前記コンデンサおよびその実装部の面積の１６０乃至２５０％であることを特徴とする請求項１記載の半導体素子収納用パッケージ。
請求項１記載の半導体素子収納用パッケージと、前記載置部に載置され、前記回路基板の回路配線に電気的に接続された前記半導体素子と、前記基体の外周部に前記載置部を囲むように接合された枠体と、前記枠体の上面に枠体の内側を塞ぐように取着された蓋体とを具備していることを特徴とする半導体装置。