JP2006128323A - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
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Abstract
【課題】回路基板の接地導体の強化により高周波信号が放射するのを防ぐことが可能でかつ良好な伝送特性を有する半導体素子収納用パッケージおよび半導体装置を提供すること。
【解決手段】半導体素子8の載置部1aを有する基体1と、側部に貫通孔2aが形成された枠体2と、外周導体3cおよび中心導体ならびにそれらの間に介在させた絶縁体から成るとともに貫通孔2aに嵌着された同軸コネクタ3と、基体1の上面の枠体2の内側に接合され、上面に中心導体の端部が電気的に接続された線路導体6aが形成されている回路基板とを具備した半導体素子収納用パッケージにおいて、回路基板は、上面に溝が形成された金属基板4と、溝に嵌着されるとともに上面に溝に沿って線路導体6aが形成された絶縁基板とから成り、中心導体と線路導体との接続部の両側に位置する溝の側面に切り欠き部を設けた。
【選択図】図1
【解決手段】半導体素子8の載置部1aを有する基体1と、側部に貫通孔2aが形成された枠体2と、外周導体3cおよび中心導体ならびにそれらの間に介在させた絶縁体から成るとともに貫通孔2aに嵌着された同軸コネクタ3と、基体1の上面の枠体2の内側に接合され、上面に中心導体の端部が電気的に接続された線路導体6aが形成されている回路基板とを具備した半導体素子収納用パッケージにおいて、回路基板は、上面に溝が形成された金属基板4と、溝に嵌着されるとともに上面に溝に沿って線路導体6aが形成された絶縁基板とから成り、中心導体と線路導体との接続部の両側に位置する溝の側面に切り欠き部を設けた。
【選択図】図1
Description
本発明は、半導体素子収納用パッケージおよびそれを用いた半導体装置に関し、特に、高周波信号で作動する半導体素子を収納するための半導体素子収納用パッケージおよび半導体装置に関する。
従来の光通信や無線通信分野に用いられる高周波用の各種半導体素子を収納する半導体素子収納用パッケージの断面図を図6に、その平面図を図7に、同軸コネクタと線路導体との接続部周辺の要部拡大断面図を図8に、その平面図を図9に、同軸コネクタの要部拡大断面図を図10に示す。これらの図において、101は基体、102は金属製の枠体、110は蓋体、S’は回路基板である。
基体101は鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)等の金属から成る四角形状の板状体であり、その上側主面の載置部101aには、IC,LSI,半導体レーザ(LD),フォトダイオード(PD)等の半導体素子108を載置する酸化アルミニウム質焼結体(Al2O3)や窒化アルミニウム質焼結体(AlN)などのセラミックスから成るサブマウント回路基板105が搭載固定されている。サブマウント回路基板105は載置部101aにAgろう,Ag−Cuろう等のろう材や半田、樹脂接着剤によって接着固定される。また半導体素子108は、サブマウント回路基板105に、Agろう,Ag―Cuろう等のろう材や半田、樹脂接着剤によって接着固定される。
また、基体101の上側主面には回路基板S’が搭載されている。回路基板S’はFe−Ni−Co合金やCu−W等の金属から成る金属基板104と絶縁基板106とから成る。金属基板104の上面には溝が形成されており、この溝に、上面に線路導体106aが形成された絶縁基板106が嵌め込まれている。そして、絶縁基板106の下面に形成された接地導体106cおよび上面に形成された同一面接地導体106bが金属基板104と電気的に接続されることにより、金属基板104で接地電位をより安定化することができる。
このような金属基板104は基体101や枠体102と一体形状もしくは、基体101や枠体102に、銀(Ag)ろう,Ag−銅(Cu)ろう等のろう材や半田、樹脂接着剤によって接着固定される。また、絶縁基板106も金属基板104へ同様に接着固定される。
そして、半導体素子108の電極は、絶縁基板106に被着されている線路導体106aおよびその両側の同一面接地導体106bにそれぞれボンディングワイヤ107を介して電気的に接続されている。
さらに、同一面接地導体106bは、絶縁基板106の裏面に被着されている接地導体106cと回路基板106内に形成されたスルーホール導体(図示せず)により電気的に接続されており、このように同一面接地導体106bをスルーホール導体(図示せず)を介して接地導体106cに接続することにより、回路基板S’は、高周波信号を伝送する線路導体106aを接地用(グラウンド)導体となっている同一面接地導体106b、接地導体106cが取り囲んだ形状のグラウンド付きコープレナー線路となっている。
このようなグラウンド付きコープレナー線路は高周波信号を伝送する線路導体106aを接地導体が囲むような形状のため、高周波信号の放射が少なく、良好な伝送特性を示す。また半導体素子108に形成された配線構造も高周波信号を伝送する線路導体の両脇に同一面接地導体が形成されたグラウンド付きコープレナー線路であることが多いため、回路基板S’と半導体素子108の高周波伝播モードを同一のもの(グラウンド付きコープレナー線路)とすることで伝送損失を小さくしている。
基体101の上側主面の外周部には載置部101aを囲むようにして枠体102が接合されており、枠体102の内側に半導体素子108を収容する空所を形成する。枠体102は、基体101と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体101と一体成形されるか、基体101にAgろう,Ag−Cuろう等のろう材を介してろう付けされるか、またはシーム溶接法等の溶接法により接合されることによって、基体101の上側主面の外周部に設けられる。
枠体102の側面には中心導体103a,誘電体103b,外部導体103cが同心円状に配置された同軸構造の同軸コネクタ103が嵌着される貫通孔102aが形成されており、貫通孔102a内に同軸コネクタ103を嵌め込むとともに半田等の封着材を貫通孔102a内の隙間に挿入し、しかる後、加熱して封着材を溶融させ、溶融した封着材を毛細管現象により同軸コネクタ103と貫通孔102aの内壁との隙間に充填させることによって、同軸コネクタ103が貫通孔102a内に封着材を介して嵌着接合される。
同軸コネクタ103は、図10に示すように、Fe−Ni−Co合金等の金属から成る外部導体103c内にホウケイ酸ガラスなどから成る誘電体103bを介してFe−Ni−Co合金から成る信号線路としての中心導体103aが挿通され、誘電体103bを加熱し、溶融することにより中心導体103aが外部導体103cに固定されている。
中心導体103aの一端は、半田等から成る導電性接着材を介して高周波用の回路基板S’の線路導体106aに電気的に接続される。そして、中心導体103aの他端に、外部電気回路(図示せず)に接続された同軸ケーブル(図示せず)の中心導体が装着されることによって内部に収納された半導体素子108が同軸コネクタ103の中心導体103aを介して外部電気回路に電気的に接続されることとなる。
最後に、枠体102の内側の載置部101aに半導体素子108をサブマウント回路基板105を介して載置し、枠体102の上面に蓋体110をろう付け法やシームウエルド法等の溶接法により接合し、半導体素子収納用パッケージ内を気密に封止することによって製品としての半導体装置となる。
特開2002−319645号公報
しかしながら、従来の回路基板106を使用した半導体素子収納用パッケージにおいては、高周波用途になるにつれ、同一面接地導体106bと接地導体106cとを導通させているスルーホール導体同士の隙間から高周波信号が放射しやすくなり、良好な高周波特性を満たさず、半導体素子108が誤動作するという問題が生じてきた。
また、同軸コネクタ103の中心導体103aと回路基板S’の線路導体106aとの接続部における伝送損失が大きくなるという問題も生じてきた。
本発明は上記問題点に鑑み完成されたものであり、その目的は、回路基板S’の接地導体の強化により高周波信号が放射するのを防ぐことが可能で、かつ良好な伝送特性を有する半導体素子収納用パッケージおよび半導体装置を提供することにある。
本発明の半導体素子収納用パッケージは、上側主面の半導体素子の載置部を有する基体と、該基体の上側主面に前記載置部を取り囲むように接合され、側部に貫通孔が形成された枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタと、前記基体の上面の前記枠体の内側に接合され、上面に前記中心導体の端部が電気的に接続された線路導体が形成されている回路基板とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、上面に溝が形成された金属基板と、該溝に嵌着されるとともに上面に前記溝に沿って前記線路導体が形成された絶縁基板とから成り、前記中心導体と前記線路導体との接続部の両側に位置する前記溝の側面に切り欠き部を設けたことを特徴とするものである。
また、本発明の半導体素子収納用パッケージにおいて、好ましくは、前記切り欠き部が前記回路基板の前記同軸コネクタ側端部よりも内側に位置していることを特徴とするものである。
また、本発明の半導体素子収納用パッケージにおいて、好ましくは、前記切り欠き部の内面が平面視して円弧状であることを特徴とするものである。
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置された半導体素子と、前記枠体の上面に前記半導体素子を覆うように取着された蓋体とを具備していることを特徴とするものである。
本発明の半導体素子収納用パッケージによれば、回路基板は、上面に溝が形成された金属基板と、溝に嵌着されるとともに上面に溝に沿って線路導体が形成された絶縁基板とから成り、同軸コネクタの中心導体と線路導体との接続部の両側に位置する溝の側面に切り欠き部を設けたことから、従来のような一定間隔のスルーホール導体を用いた場合と異なり、線路導体の両側から下側にかけて連続するとともに厚い接地層(グラウンド)を形成することができ、接地層が強化され、高周波信号の放射を少なくすることができる結果、10GHz以上の高周波においても回路基板における高周波信号の放射が少なく、良好な伝送特性が実現でき、半導体素子を正常に作動させることができる。
また、同軸コネクタの中心導体と線路導体との接続部の両側に位置する溝の側面に切り欠き部を設けることにより、中心導体と線路導体との接合部にて発生する容量成分を低減し、接合部における急激な特性インピーダンスの変化を少なくすることが可能となる。
また、本発明の半導体素子収納用パッケージによれば、切り欠き部が回路基板の同軸コネクタ側端部よりも内側に位置していることから、中心導体と線路導体との接合部よりも同軸コネクタ側の回路基板の端部で金属基板の溝の開口縁を線路導体に近づけ、この端部付近の中心導体に対して金属基板によって接地電位の強化を行ない、線路導体と同じような電磁界雰囲気を形成することができる。よって、中心導体と線路導体との接合部において生じる、中心導体の同軸構造の伝播モードから線路導体のマイクロストリップ構造の伝播モードへの急激な変化、または線路導体の伝播モードから中心導体の伝播モードへの急激な変化をこの端部で緩和して、伝送損失が生じるのを有効に防止できる。
また、本発明の半導体素子収納用パッケージによれば、切り欠き部の内面が平面視して円弧状であることから、中心導体の伝播モードと線路導体の伝播モード間の急激な伝播モードの変化をより緩やかにすることができ、伝送特性をより有効に向上できる。
また、本発明の半導体装置によれば、上記本発明の半導体素子収納用パッケージと、載置部に載置された半導体素子と、枠体の上面に半導体素子を覆うように取着された蓋体とを具備していることから、回路基板における高周波信号の放射が少なく、良好な電気特性を示す半導体装置となる。
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。図1は本発明の半導体素子収納用パッケージの実施の形態の一例を示す断面図であり、図2はその平面図である。また、図3は図1,2の半導体素子収納用パッケージの同軸コネクタと線路導体との接続部周辺の要部拡大断面図であり、図4はその平面図である。さらに、図5は図1,2の半導体素子収納用パッケージの同軸コネクタの断面図である。これらの図において、1は基体、2は枠体、10は蓋体、Sは回路基板を示す。
そして、本発明の半導体素子収納用パッケージは、基体1の上側主面に載置部1aを有し、この載置部1aに直接あるいはサブマウント基板5を介して半導体素子8が載置される。また、基体1の上側主面には回路基板Sが載置されている。
基体1は、Fe−Ni−Co合金等の金属やCu−Wの焼結材等の金属から成り、四角板状体のものである。基体1は、Fe−Ni−Co合金等やCu−Wの焼結材等のインゴットに圧延加工や打ち抜き加工等の従来周知の金属加工法、または切削加工等を施すことによって、所定の形状に製作される。
基体1の上側主面のほぼ中央部の載置部1aには、半導体素子8を搭載したサブマウント回路基板5が、例えばAgろう,Ag−Cuろう等のろう材やAu−Sn半田,Pb−Sn半田等の半田、樹脂系接着剤を介して接着固定される。あるいは、載置部1aに半導体素子8が、例えばAgろう,Ag−Cuろう等のろう材やAu−Sn半田,Pb−Sn半田等の半田、樹脂系接着剤を介して直接接着固定される。
さらに、基体1の上側主面には回路基板Sが例えばAgろう,Ag−Cuろう等のろう材やAu−Sn半田,Pb−Sn半田等の半田、樹脂系接着剤を介して接着固定されている。回路基板Sは金属基板4と絶縁基板6とから成る。金属基板4は上面に溝が形成されており、この溝に、上面に線路導体6aが形成された絶縁基板6が嵌め込まれている。そして、絶縁基板6の下面に形成された接地導体6cが金属基板4と電気的に接続されることにより、金属基板4で接地電位をより安定化することができる。
半導体素子8の電極は、絶縁基板6の上面に被着形成されている線路導体6aおよび金属基板4にそれぞれボンディングワイヤ7を介して電気的に接続される。
サブマウント回路基板5や絶縁基板6は、例えばアルミナ(Al2O3)質セラミックスや窒化アルミニウム(AlN)質セラミックスから成り、アルミナ質セラミックスから成る場合、以下のようにして作製される。
まず、アルミナ(Al2O3),酸化珪素(SiO2),酸化カルシウム(CaO),酸化マグネシウム(MgO)等の原料粉末に適当な有機バインダや可塑剤,分散剤,溶剤等を添加混合して泥漿状となす。これを従来周知のドクターブレード法等でシート状となすことによってセラミックグリーンシートを得、これを切断加工したものを積層するか、または、Al2O3,SiO2,CaO,MgO等の原料粉末に適当な可塑剤や分散剤,溶剤等を添加混合して金型に充填し、プレス成型することによって、所定形状のセラミック成形体を得る。しかる後、このセラミック成形体に適当な打ち抜き加工を施して得た四角平板状等の板体の上面に線路導体6a、および下面に接地導体6cとなる金属ペーストを印刷塗布し、還元雰囲気中で約1600℃の温度で焼成することによって製作される。
このような線路導体6a,接地導体6cとなる金属ペーストはタングステン(W),モリブデン(Mo),マンガン(Mn)等の高融点金属粉末に適当な有機バインダや添加剤,溶剤等を添加混合してペースト状となしたものから成る。
なお、線路導体6a,接地導体6cは薄膜形成法によって形成されていても良く、その場合、線路導体6a,接地導体6cは、窒化タンタル(Ta2N),ニクロム(Ni−Cr)合金,チタン(Ti),パラジウム(Pd),白金(Pt),金(Au)等から形成され、セラミックグリーンシートを焼成した後に従来周知の真空蒸着成膜法等によって形成される。
また、基体1の上側主面の外周部には載置部1aを囲むようにして枠体2が接合されており、枠体2は、その内側に半導体素子8を収容する空所を形成する。この枠体2は、基体1と同様にFe−Ni−Co合金やCu−Wの焼結材等から成り、基体1と一体成形されるか、または基体1にAgろう等のろう材を介してろう付けされるか、またはシーム溶接法等の溶接法により接合されることによって、基体1の上側主面の外周部に設けられる。
なお、枠体2は上記のような金属の他にセラミックス等の誘電体材料から成っていてもよく、その表面や内部にメタライズ層等の導体層が形成されていてもよい。
また、外部より半導体素子8に駆動信号等を入力させる入出力端子としての同軸コネクタ3が設けられる。このような同軸コネクタ3は、中心導体3a,誘電体3b,外部導体3cが同心円状に配置された同軸構造から成り、この同軸コネクタ3を枠体2に形成された貫通孔2aに嵌め込むとともにAu−Sn半田やPb−Sn半田等の封着材を貫通孔2aとの隙間に挿入し、しかる後、封着材を加熱して溶融させ、溶融した封着材を毛細管現象により同軸コネクタ3と貫通孔2aの内壁との隙間に充填することによって、同軸コネクタ3が貫通孔2a内に半田等の封着材を介して嵌着接合される。
同軸コネクタ3は、Fe−Ni−Co合金等の金属から成る円筒形等の筒状の外周導体3cの内側にガラス等の絶縁体3bが充填され、さらに、中心軸にFe−Ni−Co合金等の金属から成る中心導体3aが固定される。そして、この中心導体3aは、その先端部が半田等から成る導電性接着材9を介して回路基板Sの線路導体6aに電気的に接続される。この中心導体3aおよび筒状の外周導体3cに同軸ケーブルが装着されることによって、半導体素子収納用パッケージの内部に収納された半導体素子8が中心導体3aを介して外部電気回路に電気的に接続されることとなる。
そして、本発明の半導体素子収納用パッケージにおける金属基板4においては、線路導体6aと同軸コネクタ3の中心導体3aとが接続される箇所の側面に切り欠き部4aを設けている。これにより、従来のような一定間隔のスルーホール導体を用いた場合と異なり、線路導体6aの両側から下側にかけて連続するとともに厚い接地層(グラウンド)を形成することができ、接地層が強化され、高周波信号の放射を少なくすることができる結果、10GHz以上の高周波においても回路基板Sにおける高周波信号の放射が少なく、良好な伝送特性が実現でき、半導体素子8を正常に作動させることができる。
また、同軸コネクタ3の中心導体3aと線路導体6aとの接続部の両側に位置する溝の側面に切り欠き部4aを設けることにより、中心導体3aと線路導体6aとの接合部にて発生する容量成分を低減し、接合部における急激な特性インピーダンスの変化を少なくすることが可能となる。
なお、絶縁基板6の上面が位置している平面内において、線路導体6aと切り欠き部4aの内面との間隔は、同一平面内における切り欠き部4a以外の部位での線路導体6aと金属基板4の溝の側面との間隔の1.7〜10倍であるのがよい。1.7倍未満であると、中心導体3aと線路導体6aとの接続部での急激な特性インピーダンスの変化を少なくする効果が小さくなりやすい。また、10倍を超えると、中心導体3aと線路導体6aとの接続部での接地電位の強化ができず、伝送特性が低下しやすくなる。
また、切り欠き部4aは金属基板4の溝の上端から下端にかけて形成されていてもよく、上面から溝の中央部まででもよい。さらに切り欠き部4aの深さ(溝の側面に直交する方向の深さ)は下側に行くにともなって浅くなっていてもよい。
好ましくは、切り欠き部4aが回路基板Sの同軸コネクタ3側の端部よりも内側に位置しているのがよい。これにより、中心導体3aと線路導体6aとの接合部よりも同軸コネクタ3側の回路基板Sの端部で金属基板4の溝の開口縁を線路導体6aに近づけ、この端部付近の中心導体3aに対して金属基板4によって接地電位の強化を行ない、線路導体6aと同じような電磁界雰囲気を形成することができる。よって、中心導体3aと線路導体6aとの接合部において生じる、中心導体3aの同軸構造の伝播モードから線路導体6aのマイクロストリップ構造の伝播モードへの急激な変化、または線路導体6aの伝播モードから中心導体3aの伝播モードへの急激な変化をこの端部で緩和して、伝送損失が生じるのを有効に防止できる。
このように切り欠き部4aが回路基板Sの同軸コネクタ3側の端部よりも内側に位置している場合、切り欠き部4aと回路基板Sの同軸コネクタ3側の端部との距離は0.4〜4mmであるのがよい。0.4mm未満であると、回路基板Sの同軸コネクタ3側の端部付近の中心導体3aに対して金属基板4によって接地電位の強化を行ない、線路導体6aと同じような電磁界雰囲気を形成しにくくなる。また、4mmを超えると中心導体3aの露出部が長くなり、この露出部から放射損失が生じやすくなる。
また、好ましくは、切り欠き部4aの内面が平面視して円弧状であるのがよい。これにより、中心導体3aの伝播モードと線路導体6aの伝播モード間の急激な伝播モードの変化をより緩やかにすることができ、伝送特性をより有効に向上できる。
そして、上記本発明の半導体素子収納用パッケージの載置部1aに半導体素子8を載置し、枠体2の上面に半導体素子8を覆うように蓋体10を取着して、半導体素子8を気密に封止することにより本発明の半導体装置となる。これにより、伝送特性に優れる上記本発明の半導体素子収納用パッケージを用いたことから、回路基板Sにおける高周波信号の放射が少なく、良好な電気特性を示す半導体装置となる。
本発明の半導体素子収納用パッケージの回路基板Sを以下のように構成し、高周波3次元構造シミュレータ(アンソフト社製HFSS(High Frequency Structure Simulator))を用いて1GHz〜15GHzの反射係数S11をシミュレーションにより評価した。
まず、絶縁基板6は、比誘電率が9.6のアルミナセラミックスからなる縦2mm×横0.98mm×厚さ0.5mmの基板とし、その上側主面中央部に、幅0.38mm×長さ2mm×厚さ0.002mmの線路導体6aを、絶縁基板6の裏面には絶縁基板6と同一の面積である縦2mm×横0.98mm×厚さ0.002mmの接地導体6cを配置した。
次に上面に絶縁基板6嵌め込むための絶縁基板6と同じ大きさの溝を形成した、縦3.7mm×横5mm×厚さ5mmの金属基板4を用意した。そして、この溝の端から切り欠き部4aの半径と同じ長さ分、離れた部位を中心として、溝の上端から下端にかけて0mmから2mmの範囲の種々の半径の半円形の切り欠き部4aを溝の両側面に形成した(試料1〜6とした)。
次に、比較用の回路基板S’を以下のようにして作製した。まず、絶縁基板106は比誘電率が9.6のアルミナセラミックスからなる縦2mm×横1.98mm×厚さ0.5mmの基板を用い、その上側主面中央部に、幅0.38mm×長さ2mm×厚さ0.002mmの線路導体106aを配置するとともに、絶縁基板106の上側主面の線路導体106aの両側に、絶縁基板106の上側主面の側部に沿ってそれぞれ縦2mm×横0.5mm×厚さ0.002mmの同一面接地導体106bを設置し、絶縁基板106の裏面には絶縁基板106と同一の面積である縦2mm×横1.98mm×厚さ0.002mmの接地導体106cを配置した。さらに線路導体106aの両側に同一面接地導体106bと接地導体106cとを導通する直径が0.20mmスルーホール導体を複数、互いの間隔が(スルーホール導体同士の隙間)が0.4mmとなるように線路導体106aに沿って形成した(試料7とした)。
表1より、切り欠き部4aの直径が0の比較用の試料No.1は反射係数S11が−10dB以上となったものの、本発明の半導体素子収納用パッケージである試料No.2,3,4,5,6については、反射係数S11が実際に半導体装置が正常に動作する−15dB以下と良好な特性が得られることが分かった。
また、表1より、比較例の半導体素子収納用パッケージである試料7については反射係数S11が−10dB以上となり、半導体装置が正常に動作する−15dB以下と満たすことができないことが分かった。
なお、本発明は、上述の実施の形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
1・・・・・・・基体
1a・・・・・・載置部
2・・・・・・・枠体
2a・・・・・・貫通孔
3・・・・・・・同軸コネクタ
3a・・・・・・中心導体
3b・・・・・・絶縁体
3c・・・・・・外周導体
4・・・・・・・金属基板
4a・・・・・・切り欠き部
6・・・・・・・絶縁基板
6a・・・・・・線路導体
8・・・・・・・半導体素子
10・・・・・・・蓋体
S・・・・・・・回路基板
1a・・・・・・載置部
2・・・・・・・枠体
2a・・・・・・貫通孔
3・・・・・・・同軸コネクタ
3a・・・・・・中心導体
3b・・・・・・絶縁体
3c・・・・・・外周導体
4・・・・・・・金属基板
4a・・・・・・切り欠き部
6・・・・・・・絶縁基板
6a・・・・・・線路導体
8・・・・・・・半導体素子
10・・・・・・・蓋体
S・・・・・・・回路基板
Claims (4)
- 上側主面の半導体素子の載置部を有する基体と、該基体の上側主面に前記載置部を取り囲むように接合され、側部に貫通孔が形成された枠体と、筒状の外周導体およびその中心軸に設置された中心導体ならびにそれらの間に介在させた絶縁体から成るとともに前記貫通孔に嵌着された同軸コネクタと、前記基体の上面の前記枠体の内側に接合され、上面に前記中心導体の端部が電気的に接続された線路導体が形成されている回路基板とを具備した半導体素子収納用パッケージにおいて、前記回路基板は、上面に溝が形成された金属基板と、該溝に嵌着されるとともに上面に前記溝に沿って前記線路導体が形成された絶縁基板とから成り、前記中心導体と前記線路導体との接続部の両側に位置する前記溝の側面に切り欠き部を設けたことを特徴とする半導体素子収納用パッケージ。
- 前記切り欠き部が前記回路基板の前記同軸コネクタ側端部よりも内側に位置していることを特徴とする請求項1記載の半導体素子収納用パッケージ。
- 前記切り欠き部の内面が平面視して円弧状であることを特徴とする請求項1または請求項2記載の半導体素子収納用パッケージ。
- 請求項1乃至請求項3のいずれかに記載の半導体素子収納用パッケージと、前記載置部に載置された半導体素子と、前記枠体の上面に前記半導体素子を覆うように取着された蓋体とを具備していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004313023A JP2006128323A (ja) | 2004-10-27 | 2004-10-27 | 半導体素子収納用パッケージおよび半導体装置 |
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Family Applications (1)
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JP (1) | JP2006128323A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010147187A (ja) * | 2008-12-17 | 2010-07-01 | Shinko Electric Ind Co Ltd | 半導体素子収納用パッケージ及び半導体装置並びにそれらの製造方法 |
JP2012227219A (ja) * | 2011-04-15 | 2012-11-15 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
JP2012244002A (ja) * | 2011-05-20 | 2012-12-10 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
JP2014232796A (ja) * | 2013-05-29 | 2014-12-11 | 京セラ株式会社 | 光半導体素子収納用パッケージおよびこれを備えた実装構造体 |
-
2004
- 2004-10-27 JP JP2004313023A patent/JP2006128323A/ja active Pending
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JP2012227219A (ja) * | 2011-04-15 | 2012-11-15 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
JP2012244002A (ja) * | 2011-05-20 | 2012-12-10 | Kyocera Corp | 電子部品収納用パッケージおよび電子装置 |
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