JP4373463B2

JP4373463B2 - 符号化装置及び復号化装置

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Publication number: JP4373463B2
Application number: JP2007225940A
Authority: JP
Inventors: 豊佐藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2009-11-25
Anticipated expiration: 2020-09-29
Also published as: JP2007325317A

Description

本発明は、プリンター、デジタルコピーなどで用いられる静止画の符号化・復号化装置に関する。

この種の従来の装置を以下に述べる。
ａ．「予測符号化装置および予測復号化装置」(特開平10−210302)
[構成]
注目画素の周辺に位置する複数の画素から参照画素を選択し、参照画素の状態から注目画素を予測し予測符号化する予測符号化装置において、
１．予測メモリを初期化する手段と、
２．予測メモリを符号化状態により書き換える予測メモリ書換手段と、
３．予測メモリ書換手段を任意に選択する手段と、
４．予測メモリのクリア済アドレスを検出する手段と、
５．前記検出結果により符号化処理開始を制御する手段と、
６．書き換え発生を検知する手段と、
７．前記検知結果により予測メモリ初期化を停止する手段と、
８．予測メモリへのアドレス入力を任意にビット入替えできる手段とを具備する。

[作用]
あらかじめ１．の予測メモリを初期化する手段により予測メモリの初期化を開始し、４．の予測メモリのクリア済アドレスを検出する手段により１ライン目の符号化で使用する予測メモリのアドレスが初期化されていれば、５．の符号化処理開始を制御する手段により符号化を開始する。
その後は初期化と符号化が同時に実施されるが４．の予測メモリのクリア済アドレスを検出する手段により予測メモリの初期化が２ライン目、および３ライン目の符号化で使用する予測メモリのアドレスが初期化されれば、その都度その事を示す信号を出力する。
符号化処理は、２ライン目、３ライン目の符号化が行われる際、前記の信号が出力されていればそのまま処理を進め、出力されていなければ処理を停止する。初期化と符号化が同時に実施される際、２．の予測メモリを符号化状態により書き換える予測メモリ書換手段により、予測メモリ書換えが行われると、６．の書き換え発生を検知する手段と、７．の検知結果により予測メモリ初期化を停止する手段とにより、予測メモリの初期化が停止される。

ｂ．「符号化及び復号装置とそれに適用した画像処理装置」(特開平11−187276)
[構成]
学習機能を有する符号化及び復号装置において、
１．学習内容を記憶する第１の記憶手段と、
２．符号化を複数のシーケンスに分割して、現在のシーケンス番号に対応するデータを記憶する第２の記憶手段と、
３．前記第２の記憶手段に記憶されたシーケンス番号と処理中の符号化のシーケンス番号とが異なる場合に、前記第１の記憶手段から読み出された学習内容の符号化への使用を禁止する制御手段とを備え、前記第１の記憶手段を初期化することなく、シーケンスの進行毎に前記第１の記憶手段の学習内容の初期化機能を実現する。
４．前記第２の記憶手段に記憶されるデータは、シーケンスの進行毎に反転するデータである。
５．前記符号化及び復号装置は画像処理装置に適用され、１ページの画像を複数のバンドに分割して処理する場合に、前記状態の切り換え又はシーケンスの進行は、バンドからバンドへの処理の移行に対応する。

[作用]
（１）連続する複数回のバンド処理を行う場合でも、実際のメモリクリア処理は最初の１回行うだけで、その後はクリア処理をしない。
（２）見かけ上のクリア処理は、第２の記憶手段の出力によりマスク回路で学習RAM（第１の記憶手段）からの出力をゼロにマスクすることで行う。
（３）処理するバンドが変わってから初めてアクセスされるアドレスでは、該アドレスで読み出されるシーケンス番号と、現在処理中のシーケンスが異なるで、検出回路の出力はゼロとなり、上記(２)のように処理される。
（４）ｎ番目のバンドのあるアドレスで１度学習ＲＡＭの更新が行なわれると、該アドレスにおけるバンドシーケンス格納メモリ（第2の記憶手段）の内容が現在処理中のシーケンス番号の値に書き換えられるので、それ以降における該アドレスの学習ＲＡＭの出力はマスクされずに有効となる。
（５）処理するバンドの数が、用意されているシーケンスの数(２^n)より大きい場合、主走査ライン間の若干の休止期間に、前記学習ＲＡＭの読み出しと書き込みを少しずつ行ない、２^nバンド期間内にすべてのアドレスを一通りアクセスし、前記バンドシーケンス格納メモリを書き換えることにより、学習ＲＡＭを見かけ上クリアする。
特開平10−210302号公報特開平11−187276号公報

前述の従来例、ａ．(特開平10−210302)、ｂ．(特開平11−187276)では、いずれの場合も符号化・復号化の開始前に予測メモリ(請求項でいう第１の記憶手段に相当)を初期化するのに必要な時間を削減しようとするものである。しかし、ａ．においては、符号化・復号化開始前の初期化に要する時間は比較的少なくて済むが、１ラインの画素数が少ない画像の符号化・復号化を行う際には２ライン目、３ライン目の符号化・復号化が開始される時に、必要な予測メモリの初期化が終了しておらず処理を停止させる必要があるため、全体の処理スピードが遅くなる。

さらに、１ラインの画素数が比較的大きな画像であっても、画像によっては符号化・復号化処理からの予測メモリの書換えが多く発生する場合もあり、この場合も、２ライン目、３ライン目の符号化・復号化を行う際に、必要な予測メモリの初期化が終了しておらず、全体の処理スピードが遅くなる事態が発生し得る。

一方、ｂ．においては、最初の符号化・復号化開始前に予測メモリの初期化を行えばその後、連続したバンドの符号化・復号化の前には初期化を行う必要がなくなる。しかし、「処理するバンドの数が、用意されているシーケンスの数(２^n)より大きい場合、主走査ライン間の若干の休止期間に、予測メモリの読み出しと書き込みを少しずつ行ない、２^nバンド期間内にすべてのアドレスを一通りアクセスし、バンドシーケンス格納メモリを書き換える」動作のためバンドのライン数が少ない場合や主走査ライン間の休止期間が十分に取れない場合、必要な領域の学習ＲＡＭ・バンドシーケンス格納メモリの書換えが行えず、各バンドの符号化・復号化開始前に予測メモリの初期化動作が必要となるし、対応するシーケンスの数を増やすとバンドシーケンス格納メモリが大きくなってしまう。

本発明は、これらの課題を解決すべく、画像の大きさによらず、常に予測メモリの初期化時間を最小にし、かつ、符号化・復号化全体の処理時間にも影響を与えず、さらに、その回路規模の増大も最小限に抑える符号化・復号化装置を提供する事を目的とする。

本発明に係る符号化装置は、
周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果によって順次符号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、符号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、符号化開始時に一斉にリセットされ、符号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
符号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする。
また、本発明に係る復号化装置は、
復号された結果である周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果と、あらかじめ符号化された符号データより順次復号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号復号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、復号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、復号化開始時に一斉にリセットされ、復号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
復号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする。

本第１発明の第１の実施形態(請求項１)の符号化装置においては、予測メモリの初期化ではなく、レジスタ群をリセットを行うだけで初期化を完了させるようにしたので、処理する画像の種類によらず常に予測メモリの初期化時間を最小にする事ことができる。
本第１発明の第２の実施形態の符号化装置においては、の符号化装置においては、請求項１の特徴に加え、コンテキストの領域を幾つかのバンクに分けて処理しているのでレジスタ群を構成するレジスタの個数を減らし、回路規模の増大を最小に抑えることができる。
本第２発明の第１の実施形態の復号化装置においては、予測メモリの初期化ではなく、レジスタ群をリセットを行うだけで初期化を完了させるようにしたので、処理する画像の種類によらず常に予測メモリの初期化時間を最小にする事ことができる。
本第２発明の第２の実施形態の復号化装置においては、第２発明の特徴に加え、コンテキストの領域を幾つかのバンクに分けて処理しているのでレジスタ群を構成するレジスタの個数を減らし、回路規模の増大を最小に抑えることができる。

図１に本第１発明の符号化装置における第１の実施形態を示す。この符号化装置は、
入力される画像データより、注目画素の周辺情報を生成するコンテキスト生成部１１と、
周辺画素の状態(コンテキスト)における注目画素の確率状態を保持する予測メモリ(ＲＡＭ)１２と、
予測メモリ１２のアドレス数(コンテキストの状態数)と同数のレジスタで構成され、ある特定のコンテキストにおいて予測メモリ１２が出力する確率状態のデータが有効か無効かを示すフラグを出力するレジスタ群１３と、
レジスタ群１３の出力結果により、予測メモリ１２の出力が有効か無効かを判断して有効であるなら予測メモリの出力結果をそのまま出力し、無効であれば、確率状態の初期値を出力するデータ選択回路１４と、
注目画素の確率状態および実際の注目画素値より符号化を行う符号化器１５とよりなる。

以下に、この実施形態の動作内容を説明する。
例えば図２のように、注目画素Ｘに対してａ９〜ａ０の１０ビットのテンプレートを参照画素として用いる場合を考える。この時、コンテキスト生成部１１では、各注目画素に対してａ９〜ａ０に位置する１０個の画素データをコンテキストとして順次出力する。この２10通りのデータが、ＲＡＭなどで構成される予測メモリ１２のアドレスなり、各アドレスには各コンテキストの状態における注目画素の確率状態が保持されている。符号化器１５では、この確率状態と実際の注目画素の値により符号を生成すると同時に、必要な際に、確率状態値の更新要求を出力し、この信号により各コンテキストの状態における注目画素の確率状態値、すなわち、予測メモリ１２に保持されているデータが適宜更新される。

符号化を開始する際、従来は別に初期化用の回路を設けておきその回路を使用して予測メモリに初期の確率状態を保持させた後、符号化を行う必要があった。一方、本実施形態では、符号化を開始する際に外部よりリセット信号を入力して前記レジスタ群１３の全てのレジスタをリセットする。このリセット信号は、符号化で使用するクロックと同期するものでも良いし、非同期でも良く、いずれの場合でも少なくとも１クロック分のリセット信号を入力するだけで、全てのレジスタがリセットされる。

符号化が開始されると、コンテキスト生成部１１より出力されるコンテキスト値が予測メモリ１２に入力され、そのコンテキストの状態での注目画素の確率状態が出力されるのと同時にコンテキスト値は前記レジスタ群１３にも入力され、このコンテキストの状態に対応する１つのレジスタの値(フラグ)が出力される。予測メモリより出力される確率状態の値とレジスタ群から出力されるフラグは、後段のデータ選択回路１４に入力されるが、このコンテキストが符号化開始後初めて出現したコンテキストであるか、あるいは、符号化開始後、確率状態が一度も更新されていないコンテキストであれば、フラグがリセット状態のままなので、このデータ選択回路１４からは確率状態の初期値が出力される。

さらに、あるコンテキストの状態における注目画素の確率状態が更新される際、予測メモリ１２の内容が新しい値に更新されると同時に、レジスタ群１３内の対応する１つのレジスタがセットされるようにしておく。このようにすれば、それ以降、符号化の過程で同じコンテキストが出現した場合、データ選択回路１４では、フラグがセットされているので予測メモリ１２の出力結果をそのまま出力するようになり、適切な符号化が実現できる。

図３には、本実施形態におけるレジスタ群１３の構成例を示している。コンテキストの状態数と同数、上記の例でいうと２10個のレジスタ３１と、入力されるアドレス(コンテキスト)の値に応じて前記の複数のレジスタ３１の出力から１つを選択してフラグとして出力する選択回路３２と、予測メモリ１２の値の更新が発生した際、対応する一つのレジスタの出力をセットするためアドレス(コンテキスト)と更新の情報(セット入)が入力されるデコーダ回路３３よりなり、かつリセット信号が入力されると同時に全てのレジスタ３１がリセットされるよう構成されている。

図４には、本実施形態におけるデータ選択回路１４の構成例を示しており、入力されたフラグがリセット状態かセット状態かにより、あらかじめ決められた確率状態の初期値か予測メモリ１２の出力である確率状態を選択的に出力する。この第１の実施形態においては、符号化の開始時に１クロック程度のレジスタ群１３へのリセット信号を入力するだけで良いので初期化動作時間を最小にできるし、符号化中にも余分な予測メモリの初期化動作が必要がないので、全体の処理時間にも影響を与えない。バンドなどの連続した画像を処理をする場合も、同様に、各バンド処理開始時にレジスタ群１３をリセットするだけで良いので、バンドのライン数や主走査ライン間の休止期間の長さにかかわらず連続した符号化を実現できる。

図５に本第１発明の符号化装置における第２の実施形態を示す。この符号化装置においては、第１の実施形態で２10通りあったコンテキストの状態を、各２８個の状態となる４つのバンク領域に分けて符号化処理を行う。すなわち、図２で示されるａ９〜ａ０の１０個を参照画素とした場合、表１に示すように２10通りのコンテキストを、０００ｈ〜０ＦＦｈの領域をバンク１、１００ｈ〜１ＦＦｈの領域をバンク２、２００ｈ〜２ＦＦｈの領域をバンク３、３００ｈ〜３ＦＦｈの領域をバンク４の４つのバンクに分割する。

これに対応し、各コンテキストにおける注目画素の確率状態を保持する予測メモリ（ＲＡＭ）５２も各バンク毎に４つ用意する。図５の例では、ＲＡＭ１がバンク１に、ＲＡＭ２がバンク２に、ＲＡＭ３がバンク３に、ＲＡＭ４がバンク４に対応する。また、各予測メモリ５２８個の領域をもち、それぞれにはコンテキスト生成部より出力される１０ビットのコンテキストのうち下位８ビットのデータがアドレスとして入力される。

図５の実施形態は、以下の要素で構成されている。前述のコンテキスト生成部１１と同じコンテキスト生成部５１と、前述の予測メモリ１２と同じ４つの予測メモリ５２と、各予測メモリ５２のアドレス数と同数の２８個のレジスタ１３で構成され、ある特定のコンテキストにおいて予測メモリ５２が出力する確率状態のデータが有効か無効かを示すフラグを出力するレジスタ群５３と、コンテキスト１０ビットのうち上位２ビットより、４つの予測メモリ５２の出力から、現在のコンテキストに対応する確率状態を選択して出力する第１のデータ選択回路５４と、レジスタ群５３の出力結果により、予測メモリ５２の出力が有効か無効かを判断して有効であるなら第１の選択回路５４の出力結果をそのまま出力し、無効であれば、確率状態の初期値を出力する第２のデータ選択回路５５と、注目画素の確率状態および実際の注目画素値より符号化を行う符号化器５６と、符号化器５６から出力される予測メモリ５２の更新要求信号により、４つの予測メモリ５２の内容の更新とレジスタ群５３のセット動作を制御するメモリライト制御部５７とからなる。

以下に、この第２の実施形態の動作内容を説明する。まず、符号化開始時、リセット信号をレジスタ群５３に入力し、２８個のすべてのレジスタをリセットする。符号化が開始されると、第１の実施形態と同様、コンテキスト生成部５１より、１０ビットのコンテキスト値が出力される。このコンテキストの下位８ビットが各予測メモリ５２とレジスタ群５３に入力されるが、この値が符号化開始後初めて出現した値であるか、あるいは、符号化開始後、確率状態が一度も更新されていない値であれば、レジスタ群５３の出力であるフラグがリセット状態のままなので、第２のデータ選択回路５５からは確率状態の初期値が出力される。例えば、現在のコンテキストが１０１ｈで、これまで下位８ビットの０１ｈをもつコンテキスト００１ｈ、１０１ｈ、２０１ｈ、３０１ｈがいずれも出現していないか、一度も更新されていなければ、第２のデータ選択回路５５からは確率状態の初期値が出力される。また、あるコンテキストの状態において注目画素の確率状態が更新される際、メモリライト制御回路５７により以下のような制御を行う。

レジスタ群５３の出力するフラグがリセット状態であれば、更新すべきコンテキストに対応するバンクの予測メモリ５２には更新値を書きこみ、他の３つのバンクの予測メモリ５２には確率状態の初期値を書きこむ。同時に、レジスタ群５３のうち対応する１つのレジスタの出力をセットする。レジスタ５３群の出力するフラグがセット状態であれば、更新すべきコンテキストに対応するバンクの予測メモリ５２に更新値を書きこみ、他の３つのバンクの予測メモリ５２には書きこみを行わない。このようにすれば、次に更新を行ったコンテキストと同じ下位８ビットの値をとるコンテキストのいずれが出現しても、予測メモリ５２の値を有効として処理することができるようになる。

前述の例で言うと、コンテキストが１０１ｈの更新が行われた際、フラグがリセット状態であるとバンク２の予測メモリ５２の０１ｈのアドレスに更新値を書きこみ、バンク１、３、４の予測メモリ５２の０１ｈのアドレスに確率状態の初期値を書きこむ。同時にレジスタ群５３中の対応するレジスタもセットしておく。このようにすれば、以降に再びコンテキスト１０１ｈが出現した場合は更新値が、コンテキスト００１ｈ、２０１ｈ、３０１ｈが出現した場合は初期値が、第２の選択回路５５より出力され適切な符号化が実現できる。

第２の実施形態におけるレジスタ群５３の構成はレジスタの個数が４分の１となっている以外は図３で示した第１の実施形態におけるレジスタ群３１と同じであり、第２のデータ選択回路５５も図４で示される第１の実施形態におけるデータ選択回路１４と同じである。

図６に、第２の実施形態で使われるメモリライト制御回路５７の構成例を示す。図５のＲＡＭ１、ＲＡＭ２、ＲＡＭ３、ＲＡＭ４のそれぞれに対してライトデータ、ライト信号を出力するが、更新要求がありフラグがリセット状態であれば全てのＲＡＭに対してライト信号が出力され、ライトデータはａ９，ａ８で選択されるＲＡＭについては更新値が、それ以外のＲＡＭについては初期値が出力される。また、更新要求がありフラグがセット状態であれば、ａ９，ａ８で選択されるＲＡＭについてのみライト信号が出力され、ライトデータは更新値となる。これらの制御は、ａ９，ａ８に基づきデコーダ６１より得られるデコード信号で論理素子などを駆動することにより行う。

この例では、コンテキスト領域を４つのバンクに分割しているが、分割の数には制限はなく符号化器全体の回路規模からみて適切な数を選択することができる。この第２の実施形態においては、予測メモリの初期化時間を最小にするなど第１の実施形態のすべての特徴を生かしながら、かつ、コンテキスト領域を複数のバンドに分割する事で、レジスタ群を構成するレジスタの個数を減らし全体の回路規模の増大を最小限に抑えることができる。

図７に本第２発明の復号化装置における第１の実施形態を示す。第１発明の第１の実施形態では、画像データが外部より与えられるのに対して、この第２発明の第１の実施形態では、復号化器７１に入力された符号より復号された画像データがコンテキスト生成部１１に入力されている点が異なっているが、他の動作は第１発明の第１の実施形態と同じであるためここでは詳細の説明は省く。

図８に本第２発明の復号化装置の第２の実施形態を示す。この実施形態においても、第１発明の第２の実施形態と異なるのは、コンテキスト生成部５１への画像データが復号化器８１より与えられる点のみであるので動作の詳細の説明は省略する。

本第１発明の符号化装置の第１の実施形態を示した制御ブロック図注目画素および参照画素のテンプレートを示した図図１におけるレジスタ群の構成を示した図図１におけるデータ選択回路の構成を示した図本第１発明の符号化装置の第２の実施形態を示した制御ブロック図図５におけるメモリライト制御回路の構成を示した図本第２発明の復号化装置の第１の実施形態を示した制御ブロック図本第２発明の復号化装置の第２の実施形態を示した制御ブロック図

符号の説明

１１，５１：コンテキスト生成部
１２，５２：予測メモリ
１３，５３：レジスタ群
１４，５４，５５：データ選択回路
１５，５６：符号化器
３３：デコーダ
５７：メモリライト制御部
７１，８１：復号化器

Claims

周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果によって順次符号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、符号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、符号化開始時に一斉にリセットされ、符号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
符号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする符号化装置。
復号された結果である周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果と、あらかじめ符号化された符号データより順次復号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号復号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、復号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、復号化開始時に一斉にリセットされ、復号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
復号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする復号化装置。