JP4373463B2

JP4373463B2 - Encoding device and decoding device

Info

Publication number: JP4373463B2
Application number: JP2007225940A
Authority: JP
Inventors: 豊佐藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2009-11-25
Anticipated expiration: 2020-09-29
Also published as: JP2007325317A

Description

本発明は、プリンター、デジタルコピーなどで用いられる静止画の符号化・復号化装置に関する。 The present invention relates to a still image encoding / decoding device used in a printer, a digital copy, or the like.

この種の従来の装置を以下に述べる。
ａ．「予測符号化装置および予測復号化装置」(特開平10−210302)
[構成]
注目画素の周辺に位置する複数の画素から参照画素を選択し、参照画素の状態から注目画素を予測し予測符号化する予測符号化装置において、
１．予測メモリを初期化する手段と、
２．予測メモリを符号化状態により書き換える予測メモリ書換手段と、
３．予測メモリ書換手段を任意に選択する手段と、
４．予測メモリのクリア済アドレスを検出する手段と、
５．前記検出結果により符号化処理開始を制御する手段と、
６．書き換え発生を検知する手段と、
７．前記検知結果により予測メモリ初期化を停止する手段と、
８．予測メモリへのアドレス入力を任意にビット入替えできる手段とを具備する。 This type of conventional apparatus is described below.
a. `` Predictive coding apparatus and predictive decoding apparatus '' (Japanese Patent Laid-Open No. 10-210302)
[Constitution]
In a predictive encoding device that selects a reference pixel from a plurality of pixels located around a target pixel, predicts the target pixel from the state of the reference pixel, and performs predictive encoding,
1. Means for initializing the prediction memory;
2. A prediction memory rewriting means for rewriting the prediction memory according to the encoding state;
3. Means for arbitrarily selecting the prediction memory rewriting means;
4). Means for detecting the cleared address of the prediction memory;
5. Means for controlling the start of the encoding process according to the detection result;
6). Means for detecting occurrence of rewriting,
7). Means for stopping prediction memory initialization according to the detection result;
8). Means for arbitrarily replacing bits in the address input to the prediction memory.

[作用]
あらかじめ１．の予測メモリを初期化する手段により予測メモリの初期化を開始し、４．の予測メモリのクリア済アドレスを検出する手段により１ライン目の符号化で使用する予測メモリのアドレスが初期化されていれば、５．の符号化処理開始を制御する手段により符号化を開始する。
その後は初期化と符号化が同時に実施されるが４．の予測メモリのクリア済アドレスを検出する手段により予測メモリの初期化が２ライン目、および３ライン目の符号化で使用する予測メモリのアドレスが初期化されれば、その都度その事を示す信号を出力する。
符号化処理は、２ライン目、３ライン目の符号化が行われる際、前記の信号が出力されていればそのまま処理を進め、出力されていなければ処理を停止する。初期化と符号化が同時に実施される際、２．の予測メモリを符号化状態により書き換える予測メモリ書換手段により、予測メモリ書換えが行われると、６．の書き換え発生を検知する手段と、７．の検知結果により予測メモリ初期化を停止する手段とにより、予測メモリの初期化が停止される。 [Action]
1. 3. Initialization of the prediction memory is started by means for initializing the prediction memory of If the prediction memory address used in the encoding of the first line has been initialized by the means for detecting the cleared address of the prediction memory of The encoding is started by means for controlling the start of the encoding process.
After that, initialization and encoding are performed simultaneously. When the prediction memory is initialized by the means for detecting the cleared address of the prediction memory, the address of the prediction memory used in the encoding of the second and third lines is initialized. Is output.
In the encoding process, when the second line and the third line are encoded, if the signal is output, the process proceeds as it is. If the signal is not output, the process is stopped. 1. When initialization and encoding are performed simultaneously, When the prediction memory is rewritten by the prediction memory rewriting means for rewriting the prediction memory according to the encoding state, 6. means for detecting occurrence of rewriting of The initialization of the prediction memory is stopped by the means for stopping the initialization of the prediction memory according to the detection result.

ｂ．「符号化及び復号装置とそれに適用した画像処理装置」(特開平11−187276)
[構成]
学習機能を有する符号化及び復号装置において、
１．学習内容を記憶する第１の記憶手段と、
２．符号化を複数のシーケンスに分割して、現在のシーケンス番号に対応するデータを記憶する第２の記憶手段と、
３．前記第２の記憶手段に記憶されたシーケンス番号と処理中の符号化のシーケンス番号とが異なる場合に、前記第１の記憶手段から読み出された学習内容の符号化への使用を禁止する制御手段とを備え、前記第１の記憶手段を初期化することなく、シーケンスの進行毎に前記第１の記憶手段の学習内容の初期化機能を実現する。
４．前記第２の記憶手段に記憶されるデータは、シーケンスの進行毎に反転するデータである。
５．前記符号化及び復号装置は画像処理装置に適用され、１ページの画像を複数のバンドに分割して処理する場合に、前記状態の切り換え又はシーケンスの進行は、バンドからバンドへの処理の移行に対応する。 b. "Encoding and decoding apparatus and image processing apparatus applied thereto" (Japanese Patent Laid-Open No. 11-187276)
[Constitution]
In an encoding and decoding device having a learning function,
1. First storage means for storing learning content;
2. Second storage means for dividing the encoding into a plurality of sequences and storing data corresponding to the current sequence number;
3. Control for prohibiting use of the learning content read from the first storage means for encoding when the sequence number stored in the second storage means is different from the sequence number of the encoding being processed Means for realizing the learning content initialization function of the first storage means for each progression of the sequence without initializing the first storage means.
4). The data stored in the second storage means is data that is inverted every time the sequence progresses.
5. The encoding and decoding apparatus is applied to an image processing apparatus. When an image of one page is divided into a plurality of bands and processed, the switching of the state or the progress of the sequence is a transition from the band to the band. Correspond.

[作用]
（１）連続する複数回のバンド処理を行う場合でも、実際のメモリクリア処理は最初の１回行うだけで、その後はクリア処理をしない。
（２）見かけ上のクリア処理は、第２の記憶手段の出力によりマスク回路で学習RAM（第１の記憶手段）からの出力をゼロにマスクすることで行う。
（３）処理するバンドが変わってから初めてアクセスされるアドレスでは、該アドレスで読み出されるシーケンス番号と、現在処理中のシーケンスが異なるで、検出回路の出力はゼロとなり、上記(２)のように処理される。
（４）ｎ番目のバンドのあるアドレスで１度学習ＲＡＭの更新が行なわれると、該アドレスにおけるバンドシーケンス格納メモリ（第2の記憶手段）の内容が現在処理中のシーケンス番号の値に書き換えられるので、それ以降における該アドレスの学習ＲＡＭの出力はマスクされずに有効となる。
（５）処理するバンドの数が、用意されているシーケンスの数(２^n)より大きい場合、主走査ライン間の若干の休止期間に、前記学習ＲＡＭの読み出しと書き込みを少しずつ行ない、２^nバンド期間内にすべてのアドレスを一通りアクセスし、前記バンドシーケンス格納メモリを書き換えることにより、学習ＲＡＭを見かけ上クリアする。
特開平10−210302号公報特開平11−187276号公報 [Action]
(1) Even when a plurality of consecutive band processes are performed, the actual memory clear process is performed only once, and thereafter the clear process is not performed.
(2) Apparent clear processing is performed by masking the output from the learning RAM (first storage means) to zero by the mask circuit by the output of the second storage means.
(3) For an address accessed for the first time after the band to be processed changes, the sequence number read at the address is different from the sequence currently being processed, and the output of the detection circuit becomes zero, as in (2) above It is processed.
(4) When the learning RAM is updated once at an address in the nth band, the contents of the band sequence storage memory (second storage means) at that address are rewritten to the value of the sequence number currently being processed. Therefore, the output of the learning RAM at the address after that becomes effective without being masked.
(5) When the number of bands to be processed is larger than the number of prepared sequences (2 ^ n), the learning RAM is read and written little by little during a slight pause between main scanning lines. ^ n Access all addresses in a single band period and rewrite the band sequence storage memory to apparently clear the learning RAM.
Japanese Patent Laid-Open No. 10-210302 Japanese Patent Laid-Open No. 11-187276

前述の従来例、ａ．(特開平10−210302)、ｂ．(特開平11−187276)では、いずれの場合も符号化・復号化の開始前に予測メモリ(請求項でいう第１の記憶手段に相当)を初期化するのに必要な時間を削減しようとするものである。しかし、ａ．においては、符号化・復号化開始前の初期化に要する時間は比較的少なくて済むが、１ラインの画素数が少ない画像の符号化・復号化を行う際には２ライン目、３ライン目の符号化・復号化が開始される時に、必要な予測メモリの初期化が終了しておらず処理を停止させる必要があるため、全体の処理スピードが遅くなる。 The aforementioned conventional example, a. (JP-A-10-210302), b. (JP-A-11-187276) tries to reduce the time required to initialize the prediction memory (corresponding to the first storage means in the claims) before the start of encoding / decoding in any case. To do. However, a. In this case, the time required for initialization before the start of encoding / decoding is relatively small. However, when encoding / decoding an image having a small number of pixels in one line, the second line and the third line are required. When the encoding / decoding is started, the necessary prediction memory initialization is not completed and the process needs to be stopped, so that the entire processing speed is reduced.

さらに、１ラインの画素数が比較的大きな画像であっても、画像によっては符号化・復号化処理からの予測メモリの書換えが多く発生する場合もあり、この場合も、２ライン目、３ライン目の符号化・復号化を行う際に、必要な予測メモリの初期化が終了しておらず、全体の処理スピードが遅くなる事態が発生し得る。 Furthermore, even if an image has a relatively large number of pixels in one line, rewriting of the prediction memory from encoding / decoding processing often occurs depending on the image. In this case as well, the second line, the third line When encoding / decoding the eye, necessary prediction memory initialization has not been completed, and a situation in which the overall processing speed is slow may occur.

一方、ｂ．においては、最初の符号化・復号化開始前に予測メモリの初期化を行えばその後、連続したバンドの符号化・復号化の前には初期化を行う必要がなくなる。しかし、「処理するバンドの数が、用意されているシーケンスの数(２^n)より大きい場合、主走査ライン間の若干の休止期間に、予測メモリの読み出しと書き込みを少しずつ行ない、２^nバンド期間内にすべてのアドレスを一通りアクセスし、バンドシーケンス格納メモリを書き換える」動作のためバンドのライン数が少ない場合や主走査ライン間の休止期間が十分に取れない場合、必要な領域の学習ＲＡＭ・バンドシーケンス格納メモリの書換えが行えず、各バンドの符号化・復号化開始前に予測メモリの初期化動作が必要となるし、対応するシーケンスの数を増やすとバンドシーケンス格納メモリが大きくなってしまう。 On the other hand, b. If the prediction memory is initialized before the start of the first encoding / decoding, it is not necessary to perform the initialization before encoding / decoding a continuous band thereafter. However, “If the number of bands to be processed is larger than the number of prepared sequences (2 ^ n), the prediction memory is read and written little by little during a brief pause between main scan lines. `` Access all addresses within n band period and rewrite the band sequence storage memory '' operation, so if the number of band lines is small or the pause period between main scan lines is not enough, The learning RAM / band sequence storage memory cannot be rewritten, and the initialization operation of the prediction memory is required before the start of encoding / decoding of each band. If the number of corresponding sequences is increased, the band sequence storage memory becomes larger. turn into.

本発明は、これらの課題を解決すべく、画像の大きさによらず、常に予測メモリの初期化時間を最小にし、かつ、符号化・復号化全体の処理時間にも影響を与えず、さらに、その回路規模の増大も最小限に抑える符号化・復号化装置を提供する事を目的とする。 In order to solve these problems, the present invention always minimizes the initialization time of the prediction memory regardless of the size of the image, and does not affect the processing time of the entire encoding / decoding. An object of the present invention is to provide an encoding / decoding device that minimizes the increase in circuit scale.

本発明に係る符号化装置は、
周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果によって順次符号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、符号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、符号化開始時に一斉にリセットされ、符号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
符号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする。
また、本発明に係る復号化装置は、
復号された結果である周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果と、あらかじめ符号化された符号データより順次復号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号復号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、復号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、復号化開始時に一斉にリセットされ、復号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
復号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする。 The encoding device according to the present invention is:
In the predictive encoding device that predicts the pixel value of the pixel of interest from the state of surrounding reference pixels, sequentially encodes the result of the hit / miss, and updates the predicted value in the state of the reference pixel as appropriate.
When the entire state of the reference pixel is divided into a plurality of equal-sized banks and the pixel value prediction of the pixel of interest in the state of each reference pixel belonging to the bank is performed, the probability information is retained and encoding is started A plurality of equally sized storage means for outputting a probability state in that particular reference pixel state;
A first selection unit that selects a probability state corresponding to a state of a current reference pixel from a plurality of probability states output from the plurality of storage units based on bank information;
In order to output a flag indicating whether or not the probability information output from the first selection means is valid in a specific reference pixel state, it is composed of the same number of registers as the number of addresses of the storage means in one bank, and at the start of encoding A register group which is reset all at once and selectively outputs a flag corresponding to a specific reference pixel state during an encoding operation, and an update data / update request signal is input to the register via a decoder ;
When the output of the register group indicates that the probability information in a specific reference pixel state is invalid, a predetermined initial probability state is output, and the probability information in the specific reference pixel state is valid A second data selection circuit that outputs a probability state output from the first selection means;
During the encoding operation, if the output of the flag of the corresponding register of the register group indicates that the probability information in a specific reference pixel state is invalid, the probability information in the specific reference pixel state is updated. Then, in order to indicate that the contents of the plurality of storage means are valid in the same reference pixel state thereafter, the updated value is updated to the corresponding address for the storage means corresponding to the bank in which rewriting has actually occurred. Controller for writing the initial value to the same address of the storage means of other banks in which no rewriting has occurred, and simultaneously setting the flag of one register corresponding to the register group A decoder circuit that outputs a selection signal based on an upper bit area of the content of a specific reference pixel state, the selection signal being a specific reference image Flag status register in said register group corresponding to the state, and via a logic element and a signal of the update request is input, the <br/> a write control unit for controlling the writing into the storage means It is characterized by providing.
Further, the decoding device according to the present invention provides:
Predict the pixel value of the pixel of interest from the state of the surrounding reference pixels, which is the result of decoding, sequentially decode the result of the hit / miss and the pre-encoded code data, and the state of the reference pixel In the predictive code decoding apparatus that updates the predicted value as appropriate,
When the entire state of the reference pixel is divided into a plurality of equally sized banks, and pixel value prediction of the pixel of interest in the state of each reference pixel belonging to the bank is performed, probability information is retained and decoding is started A plurality of equally sized storage means for outputting a probability state in that particular reference pixel state;
A first selection unit that selects a probability state corresponding to a state of a current reference pixel from a plurality of probability states output from the plurality of storage units based on bank information;
In order to output a flag indicating whether or not the probability information output from the first selection means is valid in a specific reference pixel state, it is composed of the same number of registers as the number of addresses of the storage means in one bank, and at the start of decoding A register group which is reset all at once and selectively outputs a flag corresponding to a specific reference pixel state during a decoding operation, and an update data / update request signal is input to the register via a decoder;
When the output of the register group indicates that the probability information in a specific reference pixel state is invalid, a predetermined initial probability state is output, and the probability information in the specific reference pixel state is valid A second data selection circuit that outputs a probability state output from the first selection means;
During the decoding operation, if the output of the flag of the corresponding register of the register group indicates that the probability information in a specific reference pixel state is invalid, the probability information in the specific reference pixel state is updated. Then, in order to indicate that the contents of the plurality of storage means are valid in the same reference pixel state thereafter, the updated value is updated to the corresponding address for the storage means corresponding to the bank in which rewriting has actually occurred. Controller for writing the initial value to the same address of the storage means of other banks in which no rewriting has occurred, and simultaneously setting the flag of one register corresponding to the register group A decoder circuit that outputs a selection signal based on an upper bit area of the content of a specific reference pixel state, the selection signal being a specific reference image Flag status register in said register group corresponding to the state, and a signal update request via a logic element input, a write control unit for controlling the writing into the storage means
It is characterized by providing.

本第１発明の第１の実施形態(請求項１)の符号化装置においては、予測メモリの初期化ではなく、レジスタ群をリセットを行うだけで初期化を完了させるようにしたので、処理する画像の種類によらず常に予測メモリの初期化時間を最小にする事ことができる。
本第１発明の第２の実施形態の符号化装置においては、の符号化装置においては、請求項１の特徴に加え、コンテキストの領域を幾つかのバンクに分けて処理しているのでレジスタ群を構成するレジスタの個数を減らし、回路規模の増大を最小に抑えることができる。
本第２発明の第１の実施形態の復号化装置においては、予測メモリの初期化ではなく、レジスタ群をリセットを行うだけで初期化を完了させるようにしたので、処理する画像の種類によらず常に予測メモリの初期化時間を最小にする事ことができる。
本第２発明の第２の実施形態の復号化装置においては、第２発明の特徴に加え、コンテキストの領域を幾つかのバンクに分けて処理しているのでレジスタ群を構成するレジスタの個数を減らし、回路規模の増大を最小に抑えることができる。 In the encoding apparatus according to the first embodiment of the first invention (claim 1), the initialization is completed by simply resetting the register group, not the prediction memory, and the processing is performed. Regardless of the type of image, the initialization time of the prediction memory can always be minimized.
In the encoding apparatus according to the second embodiment of the first invention, in the encoding apparatus, in addition to the feature of claim 1, the context area is divided into several banks and processed. The number of registers constituting the circuit can be reduced, and an increase in circuit scale can be minimized.
In the decoding apparatus according to the first embodiment of the second invention, initialization is completed only by resetting the register group, not initialization of the prediction memory. Therefore, depending on the type of image to be processed. Therefore, the initialization time of the prediction memory can always be minimized.
In the decoding apparatus according to the second embodiment of the second invention, in addition to the features of the second invention, the context area is divided into several banks, so that the number of registers constituting the register group is determined. The increase in circuit scale can be minimized.

図１に本第１発明の符号化装置における第１の実施形態を示す。この符号化装置は、
入力される画像データより、注目画素の周辺情報を生成するコンテキスト生成部１１と、
周辺画素の状態(コンテキスト)における注目画素の確率状態を保持する予測メモリ(ＲＡＭ)１２と、
予測メモリ１２のアドレス数(コンテキストの状態数)と同数のレジスタで構成され、ある特定のコンテキストにおいて予測メモリ１２が出力する確率状態のデータが有効か無効かを示すフラグを出力するレジスタ群１３と、
レジスタ群１３の出力結果により、予測メモリ１２の出力が有効か無効かを判断して有効であるなら予測メモリの出力結果をそのまま出力し、無効であれば、確率状態の初期値を出力するデータ選択回路１４と、
注目画素の確率状態および実際の注目画素値より符号化を行う符号化器１５とよりなる。 FIG. 1 shows a first embodiment of the encoding apparatus of the first invention. This encoding device
A context generation unit 11 that generates peripheral information of the target pixel from input image data;
A prediction memory (RAM) 12 that holds the probability state of the target pixel in the state (context) of surrounding pixels;
A register group 13 configured to include the same number of registers as the number of addresses (the number of context states) of the prediction memory 12 and outputting a flag indicating whether or not the probability state data output by the prediction memory 12 in a specific context is valid or invalid; ,
Data that determines whether the output of the prediction memory 12 is valid or invalid based on the output result of the register group 13 and outputs the prediction memory output result as it is if it is valid, and outputs the initial value of the probability state if it is invalid A selection circuit 14;
The encoder 15 is configured to perform encoding based on the probability state of the target pixel and the actual target pixel value.

以下に、この実施形態の動作内容を説明する。
例えば図２のように、注目画素Ｘに対してａ９〜ａ０の１０ビットのテンプレートを参照画素として用いる場合を考える。この時、コンテキスト生成部１１では、各注目画素に対してａ９〜ａ０に位置する１０個の画素データをコンテキストとして順次出力する。この２10通りのデータが、ＲＡＭなどで構成される予測メモリ１２のアドレスなり、各アドレスには各コンテキストの状態における注目画素の確率状態が保持されている。符号化器１５では、この確率状態と実際の注目画素の値により符号を生成すると同時に、必要な際に、確率状態値の更新要求を出力し、この信号により各コンテキストの状態における注目画素の確率状態値、すなわち、予測メモリ１２に保持されているデータが適宜更新される。 The operation contents of this embodiment will be described below.
For example, as shown in FIG. 2, consider a case where a 10-bit template a9 to a0 is used as a reference pixel for the pixel of interest X. At this time, the context generation unit 11 sequentially outputs 10 pieces of pixel data positioned in a9 to a0 as contexts for each pixel of interest. These 2 10 kinds of data are the addresses of the prediction memory 12 constituted by a RAM or the like, and each address holds the probability state of the pixel of interest in each context state. The encoder 15 generates a code based on the probability state and the actual value of the target pixel, and at the same time outputs an update request for the probability state value when necessary, and the signal indicates the probability of the target pixel in each context state. The state value, that is, the data held in the prediction memory 12 is appropriately updated.

符号化を開始する際、従来は別に初期化用の回路を設けておきその回路を使用して予測メモリに初期の確率状態を保持させた後、符号化を行う必要があった。一方、本実施形態では、符号化を開始する際に外部よりリセット信号を入力して前記レジスタ群１３の全てのレジスタをリセットする。このリセット信号は、符号化で使用するクロックと同期するものでも良いし、非同期でも良く、いずれの場合でも少なくとも１クロック分のリセット信号を入力するだけで、全てのレジスタがリセットされる。 When starting the encoding, it has been conventionally necessary to provide an initialization circuit and use the circuit to hold the initial probability state in the prediction memory, and then perform the encoding. On the other hand, in this embodiment, when encoding is started, a reset signal is input from the outside to reset all the registers in the register group 13. This reset signal may be synchronized with a clock used for encoding or may be asynchronous. In any case, all registers are reset only by inputting a reset signal for at least one clock.

符号化が開始されると、コンテキスト生成部１１より出力されるコンテキスト値が予測メモリ１２に入力され、そのコンテキストの状態での注目画素の確率状態が出力されるのと同時にコンテキスト値は前記レジスタ群１３にも入力され、このコンテキストの状態に対応する１つのレジスタの値(フラグ)が出力される。予測メモリより出力される確率状態の値とレジスタ群から出力されるフラグは、後段のデータ選択回路１４に入力されるが、このコンテキストが符号化開始後初めて出現したコンテキストであるか、あるいは、符号化開始後、確率状態が一度も更新されていないコンテキストであれば、フラグがリセット状態のままなので、このデータ選択回路１４からは確率状態の初期値が出力される。 When encoding is started, the context value output from the context generation unit 11 is input to the prediction memory 12, and the probability value of the pixel of interest in the context state is output. 13, the value (flag) of one register corresponding to the state of this context is output. The value of the probability state output from the prediction memory and the flag output from the register group are input to the data selection circuit 14 in the subsequent stage. This context is the context that first appears after the start of encoding, or the code Since the flag remains in the reset state if the probability state has never been updated after the start of conversion, the data selection circuit 14 outputs the initial value of the probability state.

さらに、あるコンテキストの状態における注目画素の確率状態が更新される際、予測メモリ１２の内容が新しい値に更新されると同時に、レジスタ群１３内の対応する１つのレジスタがセットされるようにしておく。このようにすれば、それ以降、符号化の過程で同じコンテキストが出現した場合、データ選択回路１４では、フラグがセットされているので予測メモリ１２の出力結果をそのまま出力するようになり、適切な符号化が実現できる。 Further, when the probability state of the target pixel in a certain context state is updated, the content of the prediction memory 12 is updated to a new value, and at the same time, one corresponding register in the register group 13 is set. deep. In this way, when the same context appears thereafter in the encoding process, the data selection circuit 14 outputs the output result of the prediction memory 12 as it is because the flag is set, Encoding can be realized.

図３には、本実施形態におけるレジスタ群１３の構成例を示している。コンテキストの状態数と同数、上記の例でいうと２10個のレジスタ３１と、入力されるアドレス(コンテキスト)の値に応じて前記の複数のレジスタ３１の出力から１つを選択してフラグとして出力する選択回路３２と、予測メモリ１２の値の更新が発生した際、対応する一つのレジスタの出力をセットするためアドレス(コンテキスト)と更新の情報(セット入)が入力されるデコーダ回路３３よりなり、かつリセット信号が入力されると同時に全てのレジスタ３１がリセットされるよう構成されている。 FIG. 3 shows a configuration example of the register group 13 in the present embodiment. Same number as the number of context states. In the above example, 2 10 registers 31 and one of the outputs from the plurality of registers 31 according to the input address (context) value are selected and output as a flag. And a decoder circuit 33 to which an address (context) and update information (set input) are input in order to set the output of one corresponding register when the value of the prediction memory 12 is updated. In addition, all the registers 31 are reset simultaneously with the input of the reset signal.

図４には、本実施形態におけるデータ選択回路１４の構成例を示しており、入力されたフラグがリセット状態かセット状態かにより、あらかじめ決められた確率状態の初期値か予測メモリ１２の出力である確率状態を選択的に出力する。この第１の実施形態においては、符号化の開始時に１クロック程度のレジスタ群１３へのリセット信号を入力するだけで良いので初期化動作時間を最小にできるし、符号化中にも余分な予測メモリの初期化動作が必要がないので、全体の処理時間にも影響を与えない。バンドなどの連続した画像を処理をする場合も、同様に、各バンド処理開始時にレジスタ群１３をリセットするだけで良いので、バンドのライン数や主走査ライン間の休止期間の長さにかかわらず連続した符号化を実現できる。 FIG. 4 shows a configuration example of the data selection circuit 14 in the present embodiment, which is either an initial value of a predetermined probability state or an output of the prediction memory 12 depending on whether an input flag is a reset state or a set state. A certain probability state is selectively output. In this first embodiment, it is only necessary to input a reset signal to the register group 13 of about 1 clock at the start of encoding, so that the initialization operation time can be minimized, and extra prediction is performed even during encoding. Since there is no need for memory initialization, the overall processing time is not affected. Similarly, when processing a continuous image such as a band, it is only necessary to reset the register group 13 at the start of each band process, so regardless of the number of lines in the band or the length of the pause period between the main scanning lines. Continuous encoding can be realized.

図５に本第１発明の符号化装置における第２の実施形態を示す。この符号化装置においては、第１の実施形態で２10通りあったコンテキストの状態を、各２８個の状態となる４つのバンク領域に分けて符号化処理を行う。すなわち、図２で示されるａ９〜ａ０の１０個を参照画素とした場合、表１に示すように２10通りのコンテキストを、０００ｈ〜０ＦＦｈの領域をバンク１、１００ｈ〜１ＦＦｈの領域をバンク２、２００ｈ〜２ＦＦｈの領域をバンク３、３００ｈ〜３ＦＦｈの領域をバンク４の４つのバンクに分割する。 FIG. 5 shows a second embodiment of the encoding apparatus of the first invention. In this encoding apparatus, encoding processing is performed by dividing the context state, which is 2 <10> in the first embodiment, into four bank areas each having 28 states. That is, when 10 pixels a9 to a0 shown in FIG. 2 are used as reference pixels, as shown in Table 1, 210 contexts are used, bank 1 is an area from 000h to 0FFh, bank 2 is an area from 100h to 1FFh, The area of 200h to 2FFh is divided into four banks, and the area of 300h to 3FFh is divided into four banks.

これに対応し、各コンテキストにおける注目画素の確率状態を保持する予測メモリ（ＲＡＭ）５２も各バンク毎に４つ用意する。図５の例では、ＲＡＭ１がバンク１に、ＲＡＭ２がバンク２に、ＲＡＭ３がバンク３に、ＲＡＭ４がバンク４に対応する。また、各予測メモリ５２８個の領域をもち、それぞれにはコンテキスト生成部より出力される１０ビットのコンテキストのうち下位８ビットのデータがアドレスとして入力される。 Correspondingly, four prediction memories (RAM) 52 that hold the probability states of the target pixel in each context are also prepared for each bank. In the example of FIG. 5, RAM 1 corresponds to bank 1, RAM 2 corresponds to bank 2, RAM 3 corresponds to bank 3, and RAM 4 corresponds to bank 4. Each of the prediction memories has 528 areas, and lower 8 bits of the 10-bit context output from the context generator are input as addresses.

図５の実施形態は、以下の要素で構成されている。前述のコンテキスト生成部１１と同じコンテキスト生成部５１と、前述の予測メモリ１２と同じ４つの予測メモリ５２と、各予測メモリ５２のアドレス数と同数の２８個のレジスタ１３で構成され、ある特定のコンテキストにおいて予測メモリ５２が出力する確率状態のデータが有効か無効かを示すフラグを出力するレジスタ群５３と、コンテキスト１０ビットのうち上位２ビットより、４つの予測メモリ５２の出力から、現在のコンテキストに対応する確率状態を選択して出力する第１のデータ選択回路５４と、レジスタ群５３の出力結果により、予測メモリ５２の出力が有効か無効かを判断して有効であるなら第１の選択回路５４の出力結果をそのまま出力し、無効であれば、確率状態の初期値を出力する第２のデータ選択回路５５と、注目画素の確率状態および実際の注目画素値より符号化を行う符号化器５６と、符号化器５６から出力される予測メモリ５２の更新要求信号により、４つの予測メモリ５２の内容の更新とレジスタ群５３のセット動作を制御するメモリライト制御部５７とからなる。 The embodiment shown in FIG. 5 includes the following elements. The context generator 51 is the same as the context generator 11 described above, the four prediction memories 52 are the same as the prediction memory 12 described above, and the 28 registers 13 are the same as the number of addresses of each prediction memory 52. A register group 53 for outputting a flag indicating whether the probability state data output by the prediction memory 52 in the context is valid or invalid, and the output of the four prediction memories 52 from the upper 2 bits of the 10 bits of the context The first data selection circuit 54 that selects and outputs the probability state corresponding to the output state, and the output result of the register group 53 determines whether the output of the prediction memory 52 is valid or invalid. A second data selection circuit 55 that outputs the output result of the circuit 54 as it is, and outputs the initial value of the probability state if it is invalid; The encoder 56 that performs encoding based on the probability state of the eye pixel and the actual pixel value of interest, and the update request signal of the prediction memory 52 output from the encoder 56, updates the contents of the four prediction memories 52 and registers The memory write control unit 57 controls the set operation of the group 53.

以下に、この第２の実施形態の動作内容を説明する。まず、符号化開始時、リセット信号をレジスタ群５３に入力し、２８個のすべてのレジスタをリセットする。符号化が開始されると、第１の実施形態と同様、コンテキスト生成部５１より、１０ビットのコンテキスト値が出力される。このコンテキストの下位８ビットが各予測メモリ５２とレジスタ群５３に入力されるが、この値が符号化開始後初めて出現した値であるか、あるいは、符号化開始後、確率状態が一度も更新されていない値であれば、レジスタ群５３の出力であるフラグがリセット状態のままなので、第２のデータ選択回路５５からは確率状態の初期値が出力される。例えば、現在のコンテキストが１０１ｈで、これまで下位８ビットの０１ｈをもつコンテキスト００１ｈ、１０１ｈ、２０１ｈ、３０１ｈがいずれも出現していないか、一度も更新されていなければ、第２のデータ選択回路５５からは確率状態の初期値が出力される。また、あるコンテキストの状態において注目画素の確率状態が更新される際、メモリライト制御回路５７により以下のような制御を行う。 The operation content of the second embodiment will be described below. First, at the start of encoding, a reset signal is input to the register group 53 to reset all 28 registers. When encoding is started, a context value of 10 bits is output from the context generation unit 51 as in the first embodiment. The lower 8 bits of this context are input to each prediction memory 52 and register group 53. This value appears for the first time after the start of encoding, or the probability state is updated once after the start of encoding. If the value is not a value, the flag that is the output of the register group 53 remains in the reset state, and the second data selection circuit 55 outputs the initial value of the probability state. For example, if the current context is 101h and none of the contexts 001h, 101h, 201h, and 301h having the lower 8 bits of 01h has appeared or has been updated, the second data selection circuit 55 Outputs the initial value of the probability state. Further, when the probability state of the target pixel is updated in a certain context state, the following control is performed by the memory write control circuit 57.

レジスタ群５３の出力するフラグがリセット状態であれば、更新すべきコンテキストに対応するバンクの予測メモリ５２には更新値を書きこみ、他の３つのバンクの予測メモリ５２には確率状態の初期値を書きこむ。同時に、レジスタ群５３のうち対応する１つのレジスタの出力をセットする。レジスタ５３群の出力するフラグがセット状態であれば、更新すべきコンテキストに対応するバンクの予測メモリ５２に更新値を書きこみ、他の３つのバンクの予測メモリ５２には書きこみを行わない。このようにすれば、次に更新を行ったコンテキストと同じ下位８ビットの値をとるコンテキストのいずれが出現しても、予測メモリ５２の値を有効として処理することができるようになる。 If the flag output from the register group 53 is in the reset state, the updated value is written in the prediction memory 52 of the bank corresponding to the context to be updated, and the initial value of the probability state is stored in the prediction memory 52 of the other three banks. Write. At the same time, the output of one corresponding register in the register group 53 is set. If the flag output from the group of registers 53 is set, the updated value is written into the prediction memory 52 of the bank corresponding to the context to be updated, and is not written into the prediction memories 52 of the other three banks. In this way, the value in the prediction memory 52 can be processed as valid regardless of which of the contexts having the same lower 8-bit value as that of the context that has been updated next appears.

前述の例で言うと、コンテキストが１０１ｈの更新が行われた際、フラグがリセット状態であるとバンク２の予測メモリ５２の０１ｈのアドレスに更新値を書きこみ、バンク１、３、４の予測メモリ５２の０１ｈのアドレスに確率状態の初期値を書きこむ。同時にレジスタ群５３中の対応するレジスタもセットしておく。このようにすれば、以降に再びコンテキスト１０１ｈが出現した場合は更新値が、コンテキスト００１ｈ、２０１ｈ、３０１ｈが出現した場合は初期値が、第２の選択回路５５より出力され適切な符号化が実現できる。 In the above example, when the update of the context 101h is performed, if the flag is in the reset state, the updated value is written to the address 01h of the prediction memory 52 of the bank 2, and the prediction of the banks 1, 3, 4 is performed. The initial value of the probability state is written at the address 01h of the memory 52. At the same time, the corresponding register in the register group 53 is also set. In this way, the updated value is output from the second selection circuit 55 when the context 101h appears again thereafter, and the initial value is output from the second selection circuit 55 when the contexts 001h, 201h, and 301h appear. it can.

第２の実施形態におけるレジスタ群５３の構成はレジスタの個数が４分の１となっている以外は図３で示した第１の実施形態におけるレジスタ群３１と同じであり、第２のデータ選択回路５５も図４で示される第１の実施形態におけるデータ選択回路１４と同じである。 The configuration of the register group 53 in the second embodiment is the same as that of the register group 31 in the first embodiment shown in FIG. 3 except that the number of registers is 1/4. The circuit 55 is also the same as the data selection circuit 14 in the first embodiment shown in FIG.

図６に、第２の実施形態で使われるメモリライト制御回路５７の構成例を示す。図５のＲＡＭ１、ＲＡＭ２、ＲＡＭ３、ＲＡＭ４のそれぞれに対してライトデータ、ライト信号を出力するが、更新要求がありフラグがリセット状態であれば全てのＲＡＭに対してライト信号が出力され、ライトデータはａ９，ａ８で選択されるＲＡＭについては更新値が、それ以外のＲＡＭについては初期値が出力される。また、更新要求がありフラグがセット状態であれば、ａ９，ａ８で選択されるＲＡＭについてのみライト信号が出力され、ライトデータは更新値となる。これらの制御は、ａ９，ａ８に基づきデコーダ６１より得られるデコード信号で論理素子などを駆動することにより行う。 FIG. 6 shows a configuration example of the memory write control circuit 57 used in the second embodiment. Write data and a write signal are output to each of RAM 1, RAM 2, RAM 3, and RAM 4 in FIG. 5, but if there is an update request and the flag is in a reset state, the write signal is output to all the RAMs and the write data The updated value is output for the RAM selected by a9 and a8, and the initial value is output for the other RAMs. If there is an update request and the flag is set, a write signal is output only for the RAM selected by a9 and a8, and the write data becomes an updated value. These controls are performed by driving a logic element or the like with a decode signal obtained from the decoder 61 based on a9 and a8.

この例では、コンテキスト領域を４つのバンクに分割しているが、分割の数には制限はなく符号化器全体の回路規模からみて適切な数を選択することができる。この第２の実施形態においては、予測メモリの初期化時間を最小にするなど第１の実施形態のすべての特徴を生かしながら、かつ、コンテキスト領域を複数のバンドに分割する事で、レジスタ群を構成するレジスタの個数を減らし全体の回路規模の増大を最小限に抑えることができる。 In this example, the context area is divided into four banks, but the number of divisions is not limited, and an appropriate number can be selected in view of the circuit scale of the entire encoder. In the second embodiment, the register group is divided by dividing the context area into a plurality of bands while taking advantage of all the features of the first embodiment such as minimizing the initialization time of the prediction memory. The number of registers to be configured can be reduced, and an increase in the overall circuit scale can be minimized.

図７に本第２発明の復号化装置における第１の実施形態を示す。第１発明の第１の実施形態では、画像データが外部より与えられるのに対して、この第２発明の第１の実施形態では、復号化器７１に入力された符号より復号された画像データがコンテキスト生成部１１に入力されている点が異なっているが、他の動作は第１発明の第１の実施形態と同じであるためここでは詳細の説明は省く。 FIG. 7 shows a first embodiment of the decoding apparatus according to the second invention. In the first embodiment of the first invention, the image data is given from the outside, whereas in the first embodiment of the second invention, the image data decoded from the code input to the decoder 71. However, since the other operations are the same as those of the first embodiment of the first invention, detailed description thereof is omitted here.

図８に本第２発明の復号化装置の第２の実施形態を示す。この実施形態においても、第１発明の第２の実施形態と異なるのは、コンテキスト生成部５１への画像データが復号化器８１より与えられる点のみであるので動作の詳細の説明は省略する。 FIG. 8 shows a second embodiment of the decoding apparatus according to the second invention. Also in this embodiment, the only difference from the second embodiment of the first invention is that the image data to the context generation unit 51 is given from the decoder 81, so that detailed description of the operation is omitted.

本第１発明の符号化装置の第１の実施形態を示した制御ブロック図Control block diagram showing the first embodiment of the encoding device of the first invention 注目画素および参照画素のテンプレートを示した図Diagram showing the pixel of interest and reference pixel 図１におけるレジスタ群の構成を示した図The figure which showed the structure of the register group in FIG. 図１におけるデータ選択回路の構成を示した図The figure which showed the structure of the data selection circuit in FIG. 本第１発明の符号化装置の第２の実施形態を示した制御ブロック図Control block diagram showing a second embodiment of the encoding apparatus of the first invention 図５におけるメモリライト制御回路の構成を示した図The figure which showed the structure of the memory write control circuit in FIG. 本第２発明の復号化装置の第１の実施形態を示した制御ブロック図Control block diagram showing the first embodiment of the decoding device of the second invention 本第２発明の復号化装置の第２の実施形態を示した制御ブロック図Control block diagram showing a second embodiment of the decoding device of the second invention

符号の説明Explanation of symbols

１１，５１：コンテキスト生成部
１２，５２：予測メモリ
１３，５３：レジスタ群
１４，５４，５５：データ選択回路
１５，５６：符号化器
３３：デコーダ
５７：メモリライト制御部
７１，８１：復号化器 11, 51: Context generation unit 12, 52: Prediction memory 13, 53: Register group 14, 54, 55: Data selection circuit 15, 56: Encoder 33: Decoder 57: Memory write control unit 71, 81: Decoding vessel

Claims

周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果によって順次符号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号化装置において、
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、符号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、符号化開始時に一斉にリセットされ、符号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、
符号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と
を備えることを特徴とする符号化装置。 In the predictive encoding device that predicts the pixel value of the pixel of interest from the state of surrounding reference pixels, sequentially encodes the result of the hit / miss, and updates the predicted value in the state of the reference pixel as appropriate.
When the entire state of the reference pixel is divided into a plurality of equal-sized banks and the pixel value prediction of the pixel of interest in the state of each reference pixel belonging to the bank is performed, the probability information is retained and encoding is started A plurality of equally sized storage means for outputting a probability state in that particular reference pixel state;
A first selection unit that selects a probability state corresponding to a state of a current reference pixel from a plurality of probability states output from the plurality of storage units based on bank information;
In order to output a flag indicating whether or not the probability information output from the first selection means is valid in a specific reference pixel state, it is composed of the same number of registers as the number of addresses of the storage means in one bank, and at the start of encoding A register group which is reset all at once and selectively outputs a flag corresponding to a specific reference pixel state during an encoding operation, and an update data / update request signal is input to the register via a decoder ;
When the output of the register group indicates that the probability information in a specific reference pixel state is invalid, a predetermined initial probability state is output, and the probability information in the specific reference pixel state is valid A second data selection circuit that outputs a probability state output from the first selection means;
During the encoding operation, if the output of the flag of the corresponding register of the register group indicates that the probability information in a specific reference pixel state is invalid, the probability information in the specific reference pixel state is updated. Then, in order to indicate that the contents of the plurality of storage means are valid in the same reference pixel state thereafter, the updated value is updated to the corresponding address for the storage means corresponding to the bank in which rewriting has actually occurred. Controller for writing the initial value to the same address of the storage means of other banks in which no rewriting has occurred, and simultaneously setting the flag of one register corresponding to the register group A decoder circuit that outputs a selection signal based on an upper bit area of the content of a specific reference pixel state, the selection signal being a specific reference image Flag status register in said register group corresponding to the state, and via a logic element and a signal of the update request is input, the <br/> a write control unit for controlling the writing into the storage means An encoding apparatus comprising:

復号された結果である周辺の参照画素の状態より注目画素の画素値を予測し、その当り・外れの結果と、あらかじめ符号化された符号データより順次復号化を行い、かつその参照画素の状態における予測値を適宜更新していく予測符号復号化装置において、  Predict the pixel value of the pixel of interest from the state of the surrounding reference pixels, which is the result of decoding, sequentially decode the result of the hit / miss and the pre-encoded code data, and the state of the reference pixel In the predictive code decoding apparatus that updates the predicted value as appropriate,
参照画素の全状態を複数の等しい大きさのバンクに分割し、そのバンクに属する各参照画素の状態における注目画素の画素値予測を行うため、確率情報を保持し、復号化が開始されると、その特定の参照画素状態における確率状態を出力する複数の大きさの等しい記憶手段と、  When the entire state of the reference pixel is divided into a plurality of equally sized banks, and pixel value prediction of the pixel of interest in the state of each reference pixel belonging to the bank is performed, probability information is retained and decoding is started A plurality of equally sized storage means for outputting a probability state in that particular reference pixel state;
バンクの情報より、前記複数の記憶手段より出力される複数の確率状態から、現在の参照画素の状態に対応する確率状態を選択する第１の選択手段と、  A first selection unit that selects a probability state corresponding to a state of a current reference pixel from a plurality of probability states output from the plurality of storage units based on bank information;
特定の参照画素状態において前記第１の選択手段が出力する確率情報が有効かどうかを示すフラグを出力するため、１つのバンクの記憶手段のアドレス数と同数のレジスタで構成され、復号化開始時に一斉にリセットされ、復号化動作中は、特定の参照画素状態に対応するフラグを選択的に出力し、更新データ・更新要求の信号がデコーダを介して前記レジスタに入力されるレジスタ群と、  In order to output a flag indicating whether or not the probability information output from the first selection means is valid in a specific reference pixel state, it is composed of the same number of registers as the number of addresses of the storage means in one bank, and at the start of decoding A register group which is reset all at once and selectively outputs a flag corresponding to a specific reference pixel state during a decoding operation, and an update data / update request signal is input to the register via a decoder;
前記レジスタ群の出力が、特定の参照画素状態における確率情報が無効である事を示している場合、あらかじめ決められた初期の確率状態を出力し、特定の参照画素状態における確率情報が有効である事を示している場合、前記第１の選択手段から出力される確率状態を出力する第２のデータ選択回路と、  When the output of the register group indicates that the probability information in a specific reference pixel state is invalid, a predetermined initial probability state is output, and the probability information in the specific reference pixel state is valid A second data selection circuit that outputs a probability state output from the first selection means;
復号化動作中、ある特定の参照画素状態における確率情報が無効であることを、前記レジスタ群の対応するレジスタのフラグの出力が示している場合、その特定の参照画素状態における確率情報が更新されると、それ以降の同じ参照画素状態では前記複数の記憶手段の内容が有効であることを示すため、実際に書換えが発生したバンクに対応する前記記憶手段に対しては対応するアドレスに更新値を書きこみ、書換えが発生していない他の複数のバンクの前記記憶手段の同じアドレスに対しては初期値を書きこみ、同時に前記レジスタ群の対応する１つのレジスタのフラグをセットする書込み制御装置であって、特定の参照画素状態の内容の上位ビット領域に基づいて選択信号を出力するデコーダ回路を有し、前記選択信号は、特定の参照画素状態に対応する前記レジスタ群の中のレジスタのフラグの状態、及び更新要求の信号とが入力される論理素子を介して、前記記憶手段への書き込みを制御する書込み制御装置と  During the decoding operation, if the output of the flag of the corresponding register of the register group indicates that the probability information in a specific reference pixel state is invalid, the probability information in the specific reference pixel state is updated. Then, in order to indicate that the contents of the plurality of storage means are valid in the same reference pixel state thereafter, the updated value is updated to the corresponding address for the storage means corresponding to the bank in which rewriting has actually occurred. Controller for writing the initial value to the same address of the storage means of other banks in which no rewriting has occurred, and simultaneously setting the flag of one register corresponding to the register group A decoder circuit that outputs a selection signal based on an upper bit area of the content of a specific reference pixel state, the selection signal being a specific reference image Flag status register in said register group corresponding to the state, and a signal update request via a logic element input, a write control unit for controlling the writing into the storage means
を備えることを特徴とする復号化装置。A decoding device comprising: