JP4366472B2 - 半導体装置 - Google Patents

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Description

本願発明は、複数の半導体素子を１つのパッケージに搭載したMCP（Multiple Chip Package）タイプの半導体装置に関するものである。
従来のMCPタイプの半導体装置は、例えば、特許文献１に記載されているように、第１の半導体素子上に第２の半導体素子が搭載されている。第１の半導体素子上には、第１の電極と第２の電極とが形成され、第２の半導体素子上には、第３の電極が形成されている。
第１の電極は、第１の半導体素子の外周に沿って複数設けられ、第２の電極は、第１の半導体素子の外周と第１の電極との間に配置され、かつ、前記第１の半導体素子の外周に沿って複数設けられている。
さらに、第１の電極と第３の電極とはワイヤにより電気的に接続され、第２の電極は外部基板等と電気的に接続されるリードにワイヤにより電気的に接続されている。
さらに、第１の半導体素子と第２の半導体素子とは、樹脂により封止されている。
特開２００１−２６７４８８
上述した特許文献１に記載された半導体装置では、第１の半導体素子上に、第１の電極と第３の電極とを電気的に接続するワイヤが位置している為、ワイヤから発生するノイズの影響を、第１の半導体素子に形成された回路素子が受けてしまい、半導体装置の信頼性が低減してしまう可能性があった。
特に、ノイズの影響を大きく受けてしまう可能性のあるワイヤの直下に位置する第１の半導体素子に形成された回路素子に、アナログ回路素子等のノイズの影響を受けやすい回路素子が配置されている場合、このノイズによる影響を、第１の半導体素子の回路素子が大きく受けてしまう可能性があった。
本願発明の半導体装置は、第１の半導体素子と、第１の半導体素子上に搭載された第２の半導体素子と、第１の半導体素子上に形成され、第２の半導体素子を包囲するように第１の半導体素子の外周に沿って配置される第１の電極群と、第１の半導体素子上に形成され、第１の電極群を包囲するように第１の半導体素子の外周に沿って配置される第２の電極群と、第２の半導体素子上に形成された第３の電極群と、第１の電極群と第３の電極群とを電気的に接続する複数の第１のワイヤと、第２の電極群と電気的に接続される外部接続用端子とを有し、第１の半導体素子は、第１の電極群に包囲された第１の回路素子領域と、第１の電極群を包囲し、かつ、第２の電極群に包囲された第２の回路素子領域とを備える。
本願発明の半導体装置では、第１の半導体素子が、第１の電極群を包囲し、かつ、第２の電極群に包囲された第２の回路素子領域を備えている、つまり、第１の電極群と第３の電極群とを電気的に接続するワイヤが直上に位置していない回路素子領域を備えているので、ノイズの影響を受けやすいアナログ回路素子等の回路素子を第２の回路素子領域に配置させて、ワイヤから発生するノイズが第１の半導体素子の回路素子に及ぼす影響を低減させることが可能となる。
これにより、第１の半導体素子と第２の半導体素子とが搭載された半導体装置の信頼性を大幅に向上させることが可能となる。
以下、本願発明の半導体装置について、図面を用いて詳細に説明する。なお、各図面において、同様な構成要素については同じ符号を用いている。
本願発明の実施例について、図１、および、図２を参照しながら説明する。図１は、本実施例に係る半導体装置の平面図であり、図２は、同半導体装置の断面図である。
図１、および、図２に示すように、本実施例の半導体装置は、第１の半導体素子１００と、第１の半導体素子１００上に搭載された第２の半導体素子２００とを有する。
本実施例では、第１の半導体素子１００は、支持体１１０上に接着剤等により接着されて固定されている。第１の半導体素子１００、及び、第２の半導体素子２００は、シリコン等を材料とする基板を有し、この基板上に回路素子が形成されている。
第２の半導体素子２００は第１の半導体素子１００上に搭載されるので、第１の半導体素子１００と第２の半導体素子２００が搭載された半導体装置を外部基板等に実装する場合、実装面積を大幅に小さくすることが可能となる。
さらに、本実施例では、第２の半導体素子２００の大きさは第１の半導体素子１００の大きさよりも小さく、第１の半導体素子１００の外周１０３よりも中央側に第２の半導体素子２００の外周が位置している。
これにより、第２の半導体素子２００の裏面と、第１の半導体素子１００の上面とを全面に渡って接着させることが可能となるので、第２の半導体素子２００を安定した状態で第１の半導体素子１００上に搭載させることが可能となる。
さらに、第１の半導体素子１００上には、第２の半導体素子２００を包囲するように第１の半導体素子１００の外周１０３に沿って第１の電極群１２０が配置され、第１の電極群１２０を包囲するように第１の半導体素子１００の外周１０３に沿って第２の電極群１３０が配置されている。
第１の電極群１２０、および、第２の電極群１３０は、それぞれ第１の半導体素子１００に形成された回路素子と電気的に接続されている。
本実施例では、第１の電極群１２０、および、第２の電極群１３０は、それぞれ第１の半導体素子１００の外周１０３の各辺に沿って形成されている。
さらに、第２の半導体素子２００上には、第３の電極群２１０が形成されている。
第３の電極群２１０は、第２の半導体素子２００に形成された回路素子と電気的に接続されている。
本実施例では、第３の電極群２１０は半導体素子２００の外周の各辺に沿って形成されている。
さらに、第１の電極群１２０と第３の電極群２１０とは複数の導電性のワイヤ３１０により電気的に接続されている。
これにより、第１の半導体素子１００に形成された回路素子と、第２の半導体素子２００に形成された回路素子とが電気的に接続される。
さらに、第２の電極群１３０は、外部基板等と電気的に接続されている外部接続用端子４００と電気的に接続されている。
本実施例では、外部接続用端子４００は導電性のリード４００であり、リード４００は、第１の半導体素子１００の外周１０３に沿って、第１の半導体素子１００と所定距離離れた位置に複数配置され、第２の電極群１３０と複数の導電性のワイヤ３２０により電気的に接続されている。
これにより、第１の半導体素子１００に形成された回路素子とリード４００とを電気的に接続させることが可能となる。
本実施例では、リード４００は半導体素子１００の外周１０３を包囲するように設けられている。
さらに、第１の半導体素子１００は、第１の電極群１２０に包囲された第１の回路素子領域１０１と、第１の電極群１２０を包囲し、かつ、第２の電極群１３０に包囲された第２の回路素子領域とを備える。
つまり、第１の半導体素子１００は、第１の回路素子領域１０１と、第１の回路素子領域１０１と外周１０３との間に位置する第２の回路素子領域１０２とを備え、第１の回路素子領域１０１と第２の回路素子領域１０２との間に第１の電極群１２０が位置し、第２の回路素子領域１０２と外周１０３との間に第２の電極群１３０が位置している。
さらに、第１の半導体素子１００と第２の半導体素子２００とは、樹脂５００により封止されている。ここで、樹脂５００は、ワイヤ３１０、ワイヤ３２０、第１の電極群１２０、第２の電極群１３０、第３の電極群２１０の表面を封止している。
これにより、外部からの衝撃等により、それぞれのワイヤが曲がってしまい隣接する他のワイヤと接触する可能性や、湿気の影響をそれぞれのワイヤや電極が受けてしまう可能性を低減させることが可能となる。
ここで、ワイヤ３２０と接続される部位において、リード４００は樹脂５００によって封止され、かつ、リード４００の一端は樹脂５００から露出する。樹脂５００から露出した部位において、リード４００は外部基板等と接続される。
このように、本実施例の半導体装置では、第１の半導体素子１００が、第１の電極群１２０を包囲し、かつ、第２の電極群１３０に包囲された第２の回路素子領域を備えている、つまり、第１の電極群１２０と第３の電極群２１０とを電気的に接続するワイヤ３１０が直上に位置していない回路素子領域を備えているので、ノイズの影響を受けやすいアナログ回路素子等の回路素子を第２の回路領域１０２に配置させて、ワイヤ３１０から発生するノイズが第１の半導体素子１００の回路素子に及ぼす影響を低減させることが可能となる。
これにより、第１の半導体素子１００と第２の半導体素子２００とが搭載された半導体装置の信頼性を大幅に向上させることが可能となる。
さらに、第１の電極群１２０と第２の電極群１３０との間に第２の回路素子領域１０２を設けたことにより、従来では、第２の電極群よりも中央側に配置されていた回路素子の一部を、本実施例の半導体装置では、第２の回路素子領域１０２に配置することが可能となる。
これにより、第１の電極群１２０よりも中央側に配置される回路素子の面積を小さくすることが可能となり、第１の電極群１２０を第２の半導体素子２００に近づけることが可能となる。
すなわち、第１の電極群１２０と第２の半導体素子２００との距離を短くすることが可能となる。
これにより、第１の電極群１２０と第３の電極群３１０とを電気的に接続するワイヤ３１０の長さを短くすることが可能となり、樹脂封止の際、樹脂５００にワイヤ３１０が流されて、隣接する他のワイヤ３１０と接触してしまう可能性を低減させることが可能となるため、樹脂封止された半導体装置の信頼性を大幅に向上させることが可能となる。
さらに、ワイヤ３１０の長さを短くすることにより、ワイヤ３１０の高さを低く抑えることも可能となり、樹脂封止された半導体装置の厚さを薄くすることが可能となる。
特に、第１の半導体素子１００に比べて第２の半導体素子２００が大幅に小さい場合、従来では、第１の半導体素子と第２の半導体素子とを電気的に接続するワイヤが長くなってしまい、樹脂封止の際、樹脂によりワイヤが流れてしまう可能性が高かった。
本実施例では、このような半導体装置、すなわち、第１の半導体素子１００に比べて第２の半導体素子２００が大幅に小さい半導体装置であっても、ワイヤ３１０の長さを短くすることが可能となるため、樹脂封止された半導体装置の信頼性を大幅に向上させることが可能となる。
本願発明の実施例における半導体装置の平面図である。 本願発明の実施例における半導体装置の断面図である。
符号の説明
１００ 第１の半導体素子
１０１ 第１の回路領域
１０２ 第２の回路領域
１１０ 支持体
１２０ 第１の電極群
１３０ 第２の電極群
２００ 第２の半導体素子
２１０ 第３の電極群
３１０ 第１のワイヤ
３２０ 第２のワイヤ
４００ 外部接続用端子
５００ 樹脂

Claims (9)

  1. 第１の半導体素子と、
    前記第１の半導体素子上に搭載された第２の半導体素子と、
    前記第１の半導体素子上に形成され、前記第２の半導体素子を包囲するように前記第１の半導体素子の外周に沿って配置される第１の電極群と、
    前記第１の半導体素子上に形成され、前記第１の電極群を包囲するように前記第１の半導体素子の前記外周に沿って配置される第２の電極群と、
    前記第２の半導体素子上に形成された第３の電極群と、
    前記第１の半導体素子の前記外周を包囲するように配置される複数の外部接続用端子と、
    前記第１の電極群と前記第３の電極群とを電気的に接続する複数の第１のワイヤと、
    前記第２の電極群と前記複数の外部接続用端子とを電気的に接続する複数の第２のワイヤとを有し、
    前記第１の半導体素子は、前記第１の電極群に包囲された第１の回路素子領域と、前記第１の電極群を包囲し、かつ、前記第２の電極群に包囲されて前記第１の電極群と前記第２の電極群との間に配置された第２の回路素子領域とを備え、
    前記第１の半導体素子にはアナログ回路素子が形成され、前記アナログ回路素子は前記第１の半導体素子の前記第２の回路素子領域に配置されていることを特徴とする半導体装置。
  2. 第１の回路素子領域と、前記第１の回路素子領域を包囲する第２の回路素子領域とを備えた第１の半導体素子と、
    前記第１の半導体素子上に形成され、前記第１の回路素子領域と前記第２の回路素子領域との間の領域上に配置された複数の第１の電極と、
    前記第１の半導体素子上に形成され、前記第２の回路素子領域と前記第１の半導体素子の外周との間の領域上に配置された複数の第２の電極と、
    前記第１の半導体素子の前記第１の回路素子領域上に搭載された第２の半導体素子と、
    前記第２の半導体素子上に形成された複数の第３の電極と、
    前記第１の半導体素子の前記外周を包囲するように配置される複数の外部接続用端子と、
    前記第１の電極と前記第３の電極とをそれぞれ電気的に接続する複数の第１のワイヤと、
    前記第２の電極と前記外部接続用端子とをそれぞれ電気的に接続する複数の第２のワイヤとを有し、
    前記第１の半導体素子にはアナログ回路素子が形成され、前記アナログ回路素子は前記第１の半導体素子の前記第２の回路素子領域に配置されることを特徴とする半導体装置。
  3. 前記外部接続用端子は導電性のリードであり、
    前記リードは、前記第１の半導体素子の前記外周に沿って、前記第１の半導体素子と所定距離離れた位置に複数配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２の半導体素子の大きさは、前記第１の半導体素子の大きさよりも小さいことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１の半導体素子と前記第２の半導体素子とは樹脂により封止されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記外部接続用端子は導電性のリードであり、
    前記リードは、前記第１の半導体素子の前記外周に沿って、前記第１の半導体素子と所定距離離れた位置に複数配置され、
    前記第１の半導体素子と前記第２の半導体素子とは樹脂により封止され、
    前記第１のワイヤと前記第２のワイヤとは前記樹脂により封止されていることを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記第１の半導体素子は支持体上に形成されていることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１の電極群、および、前記第２の電極群は、前記第１の半導体素子の前記外周の各辺に沿って形成されていることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第３の電極群は、前記第２の半導体素子の外周に沿って形成されていることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置
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