CN108614206B - 一种芯片测试装置、测试方法及测试板 - Google Patents

一种芯片测试装置、测试方法及测试板 Download PDF

Info

Publication number
CN108614206B
CN108614206B CN201810298527.5A CN201810298527A CN108614206B CN 108614206 B CN108614206 B CN 108614206B CN 201810298527 A CN201810298527 A CN 201810298527A CN 108614206 B CN108614206 B CN 108614206B
Authority
CN
China
Prior art keywords
signal
chip
output
phase difference
comparison result
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810298527.5A
Other languages
English (en)
Other versions
CN108614206A (zh
Inventor
曹巍
周柯
陈雷刚
高金德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201810298527.5A priority Critical patent/CN108614206B/zh
Publication of CN108614206A publication Critical patent/CN108614206A/zh
Application granted granted Critical
Publication of CN108614206B publication Critical patent/CN108614206B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提供了一种芯片测试装置、检测方法以及测试板，其中，包括，测试机，用以输出驱动测试信号；信号相位检测电路将芯片接收信号与标准信号进行比较，以形成比较结果；锁存器，信号相位检测电路将比较结果分别输出至测试机以及锁存器；当芯片接收信号与标准信号之间不存在相位差信号时，选路器将芯片接收信号输出至待测芯片；若存在相位差信号时，测试机根据相位差信号对驱动测试信号进行相位调节输出，以再次形成芯片接收信号并与标准信号进行比较，直至芯片接收信号与标准信号之间的相位差信号为零。其技术方法的有益效果在于，克服了现有技术中测试板在进行芯片并行测试时，由于传输线的长短不一导致待测芯片的芯片接收信号存在失真的问题。

Description

一种芯片测试装置、测试方法及测试板
技术领域
本发明涉及半导体芯片测试技术领域，尤其涉及一种芯片测试装置、测试方法及测试板。
背景技术
现有的对待测试芯片进行测试时，其提供的测试结构如图1所示，在一测试板A1上设置有多个插座A2，每个插座A2用以固定及连接待测芯片，并且通过传输线A4与电连接结构A3连接，电连接结构连接一测试设备，通过测试设备提供相应频率的时钟驱动测试信号至待测芯片，但是从图1中可知，待测芯片于测试板A1上分布与不同的位置，每个待测芯片与电连接结构A3之间连接的传输线A3的长度存在不同，这就导致不同位置的待测芯片接收到的驱动测试信号是步同步的，进而导致芯片输出的信号也是不同步的，这会对待测芯片的测试结果造成误判。
发明内容
针对现有技术中待测芯片接收到驱动测试信号存在的上述问题，现提供一种旨在解决待测芯片由于传输线长度的不同导致接收驱动测试信号相位失真的芯片测试装置、测试方法及测试板。
具体技术方案如下：
一种芯片测试装置，应用于对待测芯片的芯片接收信号的调节，其中，包括，测试机，用以输出一驱动测试信号；
选路器，包括一第一输入端、一第二输入端、一第一输出端以及一第二出输出端，所述第一输入端与所述测试机的输出端连接，所述驱动测试信号经过传输延时形成芯片接收信号，所述选路器的第二输出端与所述待测芯片的输入端连接；
信号相位检测电路，所述信号相位检测电路的输入端与所述选路器的第一输出端连接，所述信号相位检测电路的输出端与所述测试机的输入端连接；所述选路器在初始状态下将所述芯片接收信号输出至所述信号相位检测电路；
所述信号相位检测电路将所述芯片接收信号与一标准信号进行比较，以形成比较结果；
锁存器，所述锁存器的输入端与所述信号相位检测电路的输出端连接，所述锁存器的输出端与所述选路器的第二输入端连接；
所述信号相位检测电路将所述比较结果分别输出至所述测试机以及所述锁存器；
当所述比较结果表示，所述芯片接收信号与所述标准信号之间不存在相位差信号时，所述锁存器发送一控制信号至所述选路器使所述选路器输出的所述芯片接收信号通过所述第二输出端输出至所述待测芯片；
当所述比较结果表示，所述芯片接收信号与所述标准信号之间存在相位差信号时，所述测试机根据所述相位差信号对所述驱动测试信号进行相位调节输出，以再次形成所述芯片接收信号并与所述标准信号进行比较，直至所述芯片接收信号与所述标准信号之间的所述相位差信号为零。
优选的，所述比较结果表示所述芯片接收信号与所述标准信号之间是否存在所述相位差信号；
所述测试机提供一预设算法，并在接收所述相位差信号后，根据所述相位差信号的差值通过所述预设算法对所述驱动测试信号进行相位调节处理以形成调节后的驱动测试信号输出。
优选的，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第一通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间存在相位差信号，则所述说锁存器向所述选路器发送所述第一状态控制信号，所述选路器根据所述第一状态控制信号选通所述第一输出端，使所述芯片接收信号输出至所述信号相位检测电路
优选的，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第二通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间不存在相位差信号，则所述说锁存器向所述选路器发送所述第二状态控制信号，所述选路器根据所述第二状态控制信号选通所述第二输出端，使所述芯片接收信号输出至所述待测芯片。
还包括一种芯片测试方法，其中，应用上述的芯片测试装置，包括以下步骤：
步骤S1、所述测试机输出所述驱动测试信号在经过传输延时形成所述芯片接收信号；
步骤S2、所述选路器将所述芯片接收信号与所述标准信号进行比较，并将所述比较结果分别输出至所述锁存器以及所述测试机；
步骤S3、所述比较结果是否表示所述芯片接收信号与所述标准信号之间存在所述相位差信号；
若是，所述测试机根据所述相位差信号，对所述驱动测试信号进行相位调整输出，并返回步骤S1；
若否，所述锁存器发送一控制信号至所述选路器使所述选路器输出的所述芯片接收信号通过所述第二输出端输出至所述待测芯片并退出。
优选的，所述比较结果表示所述芯片接收信号与所述标准信号之间是否存在所述相位差信号；
所述测试机提供一预设算法，并在接收所述相位差信号后，根据所述相位差信号的差值通过所述预设算法对所述驱动测试信号进行相位调节处理以形成调节后的驱动测试信号输出。
优选的，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第一通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间存在相位差信号，则所述说锁存器向所述选路器发送所述第一状态控制信号，所述选路器根据所述第一状态控制信号选通所述第一输出端，使所述芯片接收信号输出至所述信号相位检测电路；
优选的，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第二通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间不存在相位差信号，则所述说锁存器向所述选路器发送所述第二状态控制信号，所述选路器根据所述第二状态控制信号选通所述第二输出端，使所述芯片接收信号输出至所述待测芯片。
还包括一种测试板，其中，所述测试板上设置有如权利要求1中所述芯片测试装置，所述测试板包括：
板体；
复数个插座，用以固定和连接所述待测芯片；
电连接结构，每个所述插座与所述电连接之间通过传输线连接，所述电连接接收连接所述测试机；
所述选路器连接于所述待测芯片的所述传输线以及所述待测芯片之间。
优选的，所述电连接结构为设置于所述板体上的金手指结构。
上述技术方案具有如下优点或有益效果：通过芯片检测装置可对存在信号延迟的芯片接收信号进行相位调整，使最终输出的芯片接收信号与标准信号一致，克服了现有技术中测试板在进行芯片并行测试时，由于传输线的长短不一导致待测芯片的芯片接收信号存在失真的问题。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明中背景技术部分测试板的结构示意图；
图2为本发明一种芯片测试装置的实施例的结构示意图；
图3为本发明一种芯片测试方法实施例的流程图。
附图标记表示：
1、测试机；2、选路器；3、信号相位检测电路；4、待测芯片；5、锁存器。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明的技术方案中包括一种芯片测试装置。
如图2所示，一种芯片测试装置的实施例，应用于对待测芯片4的芯片接收信号的调节，其特征在于，包括，测试机1，用以输出一驱动测试信号；
选路器2，包括一第一输入端、一第二输入端、一第一输出端以及一第二出输出端，第一输入端与测试机1的输出端连接，驱动测试信号经过传输延时形成芯片接收信号，选路器2的第二输出端与待测芯片4的输入端连接；
信号相位检测电路3，信号相位检测电路3的输入端与选路器2的第一输出端连接，信号相位检测电路3的输出端与测试机1的输入端连接；选路器2在初始状态下将芯片接收信号输出至信号相位检测电路3；
信号相位检测电路3将芯片接收信号与一标准信号进行比较，以形成比较结果；
锁存器5，锁存器5的输入端与信号相位检测电路3的输出端连接，锁存器5的输出端与选路器2的第二输入端连接；
信号相位检测电路3将比较结果分别输出至测试机1以及锁存器5；
当比较结果表示，芯片接收信号与标准信号之间不存在相位差信号时，锁存器5发送一控制信号至选路器2使选路器2输出的芯片接收信号通过第二输出端输出至待测芯片4；
当比较结果表示，芯片接收信号与标准信号之间存在相位差信号时，测试机1根据相位差信号对驱动测试信号进行相位调节输出，以再次形成芯片接收信号并与标准信号进行比较，直至芯片接收信号与标准信号之间的相位差信号为零。
针对现有技术中，测试板在对待测芯片4进行测试时，由于各待测芯片4与电连接结构之间的传输线的长短不一，导致在并行检测过程中待测芯片4的芯片接收信号之间存在的不同步问题。
本发明中，通过将待测芯片4的芯片接收信号与标准信号(此处的标准信号是指不存在延迟信号的芯片接收信号，标准信号的获取是通过测试机1对待测芯片4进行测试之后，根据测试结果中选择。)进行实时比较，以判断当前的芯片接收信号与标准信号之间是否存在相位差信号，如果不存在相位差信号则直接将芯片接收信号输出至待测芯片4进行测试即可；
如果存在相位差信号则通过测试机1对输出的驱动测试信号进行相位调节输出，然后通过传输延迟处理之后形成芯片输出信号，再次将芯片输出信号与标准信号进行比较，如果此时芯片接收信号与标准信号之间不存相位差信号，则将当前的芯片接收信号输出至芯片，否则继续通过测试机1对驱动测试信号进行调节重复上述的判断直至调节后的芯片接收信号与标准信号之间不存在相位差信号直接输出至待测芯片4。
在一种较优的实施方式中，比较结果表示芯片接收信号与标准信号之间的相位差信号；
测试机1提供一预设算法，并在接收相位差信号后，根据相位差信号的差值通过预设算法对驱动测试信号进行相位调节处理以形成调节后的驱动测试信号输出。
上述技术方案中，上述的预设算法具体为测试机1对信号相位检测电路3输出的信号进行高频采样分析,得到信号的开始时间t1，结束时间t2,相位差为Δt＝t2-t1,然后通过将原驱动测试信号改变Δt，产生新的驱动测试信号即调节后的驱动测试信号。
在一种较优的实施方式中，选路器2包括两种通路工作状态，锁存器5输出的控制信号包括第一状态控制信号以及第二状态控制信号；
第一通路工作状态，锁存器5在接收比较结果后，若比较结果表示芯片接收信号与标准信号之间存在相位差信号，则说锁存器5向选路器2发送第一状态控制信号，选路器2根据第一状态控制信号选通第一输出端，使芯片接收信号输出至信号相位检测电路3。
在一种较优的实施方式中，选路器2包括两种通路工作状态，锁存器5输出的控制信号包括第一状态控制信号以及第二状态控制信号；
第二通路工作状态，锁存器5在接收比较结果后，若比较结果表示芯片接收信号与标准信号之间不存在相位差信号，则说锁存器5向选路器2发送第二状态控制信号，选路器2根据第二状态控制信号选通第二输出端，使芯片接收信号输出至待测芯片4。
本发明的技术方案中还包括一种芯片测试方法。
一种芯片测试方法的实施例，其中，应用权利要求1中的芯片测试装置，如图3所示，包括以下步骤：
步骤S1、测试机1输出驱动测试信号在经过传输延时形成芯片接收信号；
步骤S2、选路器2将芯片接收信号与标准信号进行比较，并将比较结果分别输出至锁存器5以及测试机1；
步骤S3、比较结果是否表示芯片接收信号与标准信号之间存在相位差信号；
若是，测试机1根据相位差信号，对驱动测试信号进行相位调整输出，并返回步骤S1；
若否，锁存器5发送一控制信号至选路器2使选路器2输出的芯片接收信号通过第二输出端输出至待测芯片4并退出。
在一种较优的实施方式中，比较结果表示芯片接收信号与标准信号之间是否存在相位差信号；
测试机1提供一预设算法，并在接收相位差信号后，根据相位差信号的差值通过预设算法对驱动测试信号进行相位调节处理以形成调节后的驱动测试信号输出。
在一种较优的实施方式中，选路器2包括两种通路工作状态，锁存器5输出的控制信号包括第一状态控制信号以及第二状态控制信号；
第一通路工作状态，锁存器5在接收比较结果后，若比较结果表示芯片接收信号与标准信号之间存在相位差信号，则说锁存器5向选路器2发送第一状态控制信号，选路器2根据第一状态控制信号选通第一输出端，使芯片接收信号输出至信号相位检测电路3；
在一种较优的实施方式中，选路器2包括两种通路工作状态，锁存器5输出的控制信号包括第一状态控制信号以及第二状态控制信号；
第二通路工作状态，锁存器5在接收比较结果后，若比较结果表示芯片接收信号与标准信号之间不存在相位差信号，则说锁存器5向选路器2发送第二状态控制信号，选路器2根据第二状态控制信号选通第二输出端，使芯片接收信号输出至待测芯片4。
上述技术的芯片测试方法中，通过反馈环路的检测方式，将每次芯片接收信号与标准信号进行比较，若芯片接收信号与标准信号之间存在相位差信号，则需要测试机1根据相位差信号采用预设算法对驱动测试信号进行相位调节，然后输出调节之后的驱动测试信号在传输中形成芯片接收信号之后，再次将芯片接收信号与标准信号进行比较，直至芯片接收信号与标准信号之间的相位差信号为零即不存在相位差信号时，选路器2将当前的芯片接收信号输出至待测芯片4。
本发明的技术方案中还包括一种测试板。
一种测试板的实施例，其中，测试板上所的芯片测试装置，测试板包括：
板体；
复数个插座，用以固定和连接待测芯片4；
电连接结构，每个插座与电连接之间通过传输线连接，电连接接收连接测试机1；
选路器2连接于待测芯片4的传输线以及待测芯片4之间。
在一种较优的实施实施方式中，电连接结构为设置于板体上的金手指结构。
上述技术方案中，通过将芯片测试装置设置于测试板上，通过芯片检测装置采用的反馈环路的检测方式，可对存在信号延迟的芯片接收信号进行相位调整，使最终输出的芯片接收信号与标准信号一致，克服了现有技术中测试板在进行芯片4并行测试时，由于传输线的长短不一导致待测芯片的芯片接收信号存在失真的问题。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种芯片测试装置，应用于对待测芯片的芯片接收信号的调节，其特征在于，包括，
测试机，用以输出一驱动测试信号；
选路器，包括一第一输入端、一第二输入端、一第一输出端以及一第二输出端，所述第一输入端与所述测试机的输出端连接，所述驱动测试信号经过传输延时形成芯片接收信号，所述选路器的第二输出端与所述待测芯片的输入端连接；
信号相位检测电路，所述信号相位检测电路的输入端与所述选路器的第一输出端连接，所述信号相位检测电路的输出端与所述测试机的输入端连接；所述选路器在初始状态下将所述芯片接收信号输出至所述信号相位检测电路；
所述信号相位检测电路将所述芯片接收信号与一标准信号进行比较，以形成比较结果；
锁存器，所述锁存器的输入端与所述信号相位检测电路的输出端连接，所述锁存器的输出端与所述选路器的第二输入端连接；
所述信号相位检测电路将所述比较结果分别输出至所述测试机以及所述锁存器；
当所述比较结果表示，所述芯片接收信号与所述标准信号之间不存在相位差信号时，所述锁存器发送一控制信号至所述选路器使所述选路器输出的所述芯片接收信号通过所述第二输出端输出至所述待测芯片；
当所述比较结果表示，所述芯片接收信号与所述标准信号之间存在所述相位差信号时，所述测试机根据所述相位差信号对所述驱动测试信号进行相位调节输出，以再次形成所述芯片接收信号并与所述标准信号进行比较，直至所述芯片接收信号与所述标准信号之间的所述相位差信号为零。
2.根据权利要求1所述的芯片测试装置，其特征在于，所述比较结果表示所述芯片接收信号与所述标准信号之间是否存在所述相位差信号；
所述测试机提供一预设算法，并在接收所述相位差信号后，根据所述相位差信号的差值通过所述预设算法对所述驱动测试信号进行相位调节处理以形成调节后的驱动测试信号输出。
3.根据权利要求1所述的芯片测试装置，其特征在于，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第一通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间存在相位差信号，则所述锁存器向所述选路器发送所述第一状态控制信号，所述选路器根据所述第一状态控制信号选通所述第一输出端，使所述芯片接收信号输出至所述信号相位检测电路。
4.根据权利要求3所述的芯片测试装置，其特征在于，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第二通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间不存在相位差信号，则所述锁存器向所述选路器发送所述第二状态控制信号，所述选路器根据所述第二状态控制信号选通所述第二输出端，使所述芯片接收信号输出至所述待测芯片。
5.一种芯片测试方法，其特征在于，应用权利要求1中所述的芯片测试装置，包括以下步骤：
步骤S1、所述测试机输出所述驱动测试信号在经过传输延时形成所述芯片接收信号；
步骤S2、所述信号相位检测电路将所述芯片接收信号与所述标准信号进行比较，并将所述比较结果分别输出至所述锁存器以及所述测试机；
步骤S3、所述比较结果是否表示所述芯片接收信号与所述标准信号之间存在所述相位差信号；
若是，所述测试机根据所述相位差信号，对所述驱动测试信号进行相位调整输出，并返回步骤S1；
若否，所述锁存器发送一控制信号至所述选路器使所述选路器输出的所述芯片接收信号通过所述第二输出端输出至所述待测芯片并退出。
6.根据权利要求5所述的芯片测试方法，其特征在于，所述比较结果表示所述芯片接收信号与所述标准信号之间是否存在所述相位差信号；
所述测试机提供一预设算法，并在接收所述相位差信号后，根据所述相位差信号的差值通过所述预设算法对所述驱动测试信号进行相位调节处理以形成调节后的驱动测试信号输出。
7.根据权利要求5所述的芯片测试方法，其特征在于，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第一通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间存在相位差信号，则所述锁存器向所述选路器发送所述第一状态控制信号，所述选路器根据所述第一状态控制信号选通所述第一输出端，使所述芯片接收信号输出至所述信号相位检测电路。
8.根据权利要求7所述的芯片测试方法，其特征在于，所述选路器包括两种通路工作状态，所述锁存器输出的所述控制信号包括第一状态控制信号以及第二状态控制信号；
第二通路工作状态，所述锁存器在接收所述比较结果后，若所述比较结果表示所述芯片接收信号与所述标准信号之间不存在相位差信号，则所述锁存器向所述选路器发送所述第二状态控制信号，所述选路器根据所述第二状态控制信号选通所述第二输出端，使所述芯片接收信号输出至所述待测芯片。
9.一种测试板，其特征在于，所述测试板上设置有如权利要求1中所述芯片测试装置，所述测试板包括：
板体；
复数个插座，用以固定和连接所述待测芯片；
电连接结构，每个所述插座与所述电连接结构之间通过传输线连接，所述电连接结构连接所述测试机；
所述选路器连接于所述待测芯片的所述传输线以及所述待测芯片之间。
10.根据权利要求9所述的测试板，其特征在于，所述电连接结构为设置于所述板体上的金手指结构。
CN201810298527.5A 2018-04-03 2018-04-03 一种芯片测试装置、测试方法及测试板 Active CN108614206B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810298527.5A CN108614206B (zh) 2018-04-03 2018-04-03 一种芯片测试装置、测试方法及测试板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810298527.5A CN108614206B (zh) 2018-04-03 2018-04-03 一种芯片测试装置、测试方法及测试板

Publications (2)

Publication Number Publication Date
CN108614206A CN108614206A (zh) 2018-10-02
CN108614206B true CN108614206B (zh) 2020-08-04

Family

ID=63659542

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810298527.5A Active CN108614206B (zh) 2018-04-03 2018-04-03 一种芯片测试装置、测试方法及测试板

Country Status (1)

Country Link
CN (1) CN108614206B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11860226B2 (en) 2021-07-02 2024-01-02 Changxin Memory Technologies, Inc. Time offset method and device for test signal

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI693410B (zh) * 2019-03-12 2020-05-11 新唐科技股份有限公司 晶片測試系統及方法
CN112540282A (zh) * 2019-09-20 2021-03-23 中华精测科技股份有限公司 测试装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1934455A (zh) * 2004-03-26 2007-03-21 爱德万测试株式会社 测试装置与测试方法
CN104931826A (zh) * 2015-06-12 2015-09-23 国家电网公司 模拟量输入式合并单元的相位误差测试装置及方法
CN106205735A (zh) * 2015-04-29 2016-12-07 中芯国际集成电路制造(上海)有限公司 嵌入式芯片测试方法及***
CN107782934A (zh) * 2016-08-26 2018-03-09 江苏银佳电子设备有限公司 一种用于测量蓄电池内阻的交流恒流源

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10145892B2 (en) * 2016-08-22 2018-12-04 International Business Machines Corporation Increasing the resolution of on-chip measurement circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1934455A (zh) * 2004-03-26 2007-03-21 爱德万测试株式会社 测试装置与测试方法
CN106205735A (zh) * 2015-04-29 2016-12-07 中芯国际集成电路制造(上海)有限公司 嵌入式芯片测试方法及***
CN104931826A (zh) * 2015-06-12 2015-09-23 国家电网公司 模拟量输入式合并单元的相位误差测试装置及方法
CN107782934A (zh) * 2016-08-26 2018-03-09 江苏银佳电子设备有限公司 一种用于测量蓄电池内阻的交流恒流源

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
导航信号产生器设备时延调整技术分析;马英昌;《无线电工程》;20131231;第43卷(第10期);13-15 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11860226B2 (en) 2021-07-02 2024-01-02 Changxin Memory Technologies, Inc. Time offset method and device for test signal

Also Published As

Publication number Publication date
CN108614206A (zh) 2018-10-02

Similar Documents

Publication Publication Date Title
CN108614206B (zh) 一种芯片测试装置、测试方法及测试板
CN109031091B (zh) 接口测试方法、测试***和测试夹具
WO2018201763A1 (zh) 连接器的测试方法、装置及存储介质
US8610449B2 (en) Wafer unit for testing and test system
US20070089009A1 (en) Semiconductor device
US7164286B2 (en) Device and method for matching output impedance in signal transmission system
US8405415B2 (en) Test apparatus synchronous module and synchronous method
US9998350B2 (en) Testing device and testing method
JP2006194644A (ja) 信号伝送システム、信号出力回路基板、信号受信回路基板、信号出力方法、及び信号受信方法
JP3851766B2 (ja) 半導体集積回路
US10084554B2 (en) System and method for testing a radio frequency transceiver by controlling test flow via an induced interrupt
CN219737650U (zh) 一种测试装置和信号测试***
CN110704366A (zh) 一种基于fpga内部iddr和oddr电路的管脚复用装置及方法
TW202332927A (zh) 時序校準方法和系統
JP6294897B2 (ja) 被試験デバイス（ｄｕｔ）との無線周波（ｒｆ）信号接続を確認するシステム及び方法
US7808291B2 (en) Jitter generating circuit
CN111025132B (zh) ***芯片、以及其内建自我测试电路与自我测试方法
CN112255533A (zh) 提高半导体测试机同步触发实时性的装置和方法
US20200096568A1 (en) System and method for temporal signal measurement of device under test (dut) and method of forming system
KR20150008367A (ko) 시험 장치
JP2007292471A (ja) 半導体試験装置
TWI812467B (zh) 透過電路轉換卡提供線路切換的腳位檢測系統及其方法
CN115801503B (zh) 面向跨芯片互连的lvds并行数据自动校准电路及方法
JP4792375B2 (ja) 試験装置、調整用ボードおよび調整方法
US11057291B2 (en) Test system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant