JP4346410B2 - 半導体集積回路の配線設計方法及び半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路の配線設計方法及び半導体集積回路に関する。

近年、半導体集積回路の配線設計においては、製造工程における加工精度の制御性を予め考慮して、一定の配線密度を確保するため、配線設計の後に、レイアウトパターンに冗長度を持たせるなどの手法が用いられていた（例えば、特許文献１参照）。

図１８−図２０は、かかる従来の半導体集積回路の配線方法の一例を説明するための配線レイアウトパターンの説明図である。

図１９には、上の階層（第１のメタル層）のレイアウトパターンが示され、図２０には、下の階層（第２のメタル層）のレイアウトパターンが示される。つまり、配線層は上下２層からなり、図１９の上の層に形成された配線パターン１ａ，１ａ，…が図２０の下の層に形成された配線パターン２ａ，２ａ，…、ビア（図示せず）を介して、接続されて、図１８に示すように配線が走ることになり、装置としての配線が完成される。図１９においては、優先配線としての配線パターン１ａ，１ａ，…は図中左右方向に延びるものとして形成されている。図２０においては、図中上下方向に延びるように優先配線としての配線パターン２ａ，２ａ，…が形成されている。さらに、図１９，図２０において、配線パターン以外のものは、冗長パターン１ｂ，１ｂ，…；２ｂ，２ｂ，…である。

つまり、より詳しくは、これらの図において示すように、半導体集積回路内に配置される配線は、階層的に形成された、第１のメタル層１と第２のメタル層２との多層で配線される。

従来の半導体集積回路の配線方法では、上述のように予め、各配線層毎に、優先的に配線させる方向を設定しておき、加えて、設計基準に従って配線が行われるように、予め配線グリッドを設定しておき、これらの条件や基準に基づき、配線の施されていない空き領域に、所望の配線を形成して行く手法が採られていた。ところが、微細プロセス化に伴う加工精度の難しさの問題から、必要な信号配線のレイアウトパターン（配線パターン１ａ，２ａ）だけでは、加工が難しいため、上下の配線層（階層）におけるレイアウトパターンの密度向上が求められていた。このため、従来は各配線層において、配線パターン１ａ，２ａの空き領域に、冗長パターン１ｂ，２ｂを形成して、パターン密度をかせぐという手法が提案されてきた。つまり、配線設計終了後に何らかの対策を施していたが、これには種々の難点があった。例えば、配線設計を終了した後のマスクデータ生成時に、冗長パターン１ｂ，２ｂを形成するのである。これにより、上下の各配線層において、メタル被覆率が向上し、パターンの密度向上が図られている。しかしながら、この方法は、配線設計終了後のマスクデータ生成時に、パターン密度向上対策を採るものである。このため、後に生成した冗長パターンによるショートなどの検証漏れの可能性が残る。また、冗長パターン自体に、規則性がなく、配線のしていない領域にランダムに配置されるため、実際の加工時の制御が困難になってしまう。そのため、各配線層におけるパターン密度の向上を図るために配置される冗長なレイアウトパターンに対して、規則性と均一性が求められるようになってきている。

また、従来のメタル層（配線パターン）に加え、メタル配線同士を接続するビア（中継配線層としてのＶＩＡ層）に対しても、その加工時における制御性向上等の観点から、パターン密度の向上が要求されるようになってきている。つまり、半導体集積回路においては、今後、ますます微細化が進む中で、その加工精度や制御性の向上につながる配線手法が強く求められている。
特開平１１−３１２７３８号公報

このように、従来は、配線パターンの形成後にそれとは別にマスクデータ生成時に冗長パターンを形成するようにしていたので、冗長パターンの検証が十分に行えず、また、後で作るものであるため、冗長パターンに十分な規則性をもたせることが困難であるだけでなく、規則性がない場合には加工の精度や制御に問題があるのは避けられない。

本発明は、上記のような従来技術の問題点に着目してなされたもので、その目的は、半導体集積回路の配線設計において、所望の信号配線を形成するに当り、プロセス上あるいは電気的に問題となる要因を取り除いた半導体集積回路の配線方法及び装置を提供することにある。

本発明は、
それぞれが、ストリップ状の複数の配線パターンを有し、互いに階層構造をなす、少なくとも２つの基本配線パターン層と、
これらの２つの基本配線パターン層の間に位置し、これらの２つの基本配線パターン層のそれぞれにおける前記配線パターン同士を中継接続するための複数のビアを有する、基本ビアアレイ層と、
前記２つの基本配線パターン層のうちの一方の側に位置し、この一方の基本配線パターン層における前記配線パターンの所期のものと、回路要素と、を接続するための複数のビアを有する他の基本ビアアレイ層と、
を配線設計の原資源として準備するに当り、
前記各基本配線パターン層を、自己の配線領域に、長さ、幅及び相互間の間隔が一定で、互いに平行に走る、繰り返しパターンとして前記複数の配線パターンを形成したものとして準備し、
前記基本ビアアレイ層を、自己の配線領域に、縦横に隣り合う間隔が一定の繰り返しパターンとして前記複数のビアをアレイ状に形成したものとして準備し、
前記各基本配線パターン層においては、前記複数の配線パターンのうちの所定のものを選択的に、信号用配線としての必要性及びダミー用配線の必要性から判断して、その途中の部分をカットすることにより分割して複数の配線パターン片とすることにより、設計処理済の処理済配線パターン層とすると共に、
前記基本ビア層においては、接続用ビアとしての必要性及びダミー用ビアとしての必要性から判断して、前記ビアのうちの不要なものを消去して、接続用ビアとダミー用ビアとするものを残存させて、設計処理済の処理済ビア層となし、
前記２つの処理済配線パターン層における前記配線パターン及び配線パターン片を前記処理済ビア層における残存する前記接続用ビアによって中継接続することにより所期の配線を形成すると共に、この配線に関与しない前記配線パターン及び配線パターン片並びに前記ダミー用ビアをダミーパターンとして残存させるようにした、
ことを特徴とする。

さらに本発明は、
階層構造をなす少なくとも第１及び第２の２つの配線パターン層とこれらの間に位置するビアアレイ層とを有し、
前記第１及び第２の配線パターン層は、ストリップ状の複数の第１及び第２の配線パターンを有し、前記第１及び第２の配線パターン層における前記第１及び第２の配線パターンはある一定の方向に走っており、前記第１の配線パターンと前記第２の配線パターンとは、平面的に重ね合わせ状態に見て直交状態に又は斜めに交叉して交叉点を形成しており、それらの交叉点の選択的なものに、前記ビアアレイ層の前記ビアが、前記第１及び第２の配線パターンを接続するものとして配置されており、前記第１及び第２の配線パターン層においては配線領域に前記第１及び第２の配線パターンが長さ、幅及び相互間の間隔が一定で、互いに平行に走る所定の間隔で繰り返し状態に形成されると共に、前記第１及び第２の配線パターンのあるものは途中で切断されて複数の配線パターン片とされ、前記第１及び第２の配線パターン並びに前記配線パターン片のあるものは前記ビアによって第１及び第２の配線パターン層のもの同士が接続されて信号の通る信号用配線とされ、これ以外のものはダミー用配線とされ、さらに、前記ビアアレイ層においては縦横に隣り合う間隔が一定の繰り返し状態に形成された複数のビアのあるものが前記第１及び第２の配線パターンを接続し、これ以外のビアはダミー用ビアとして形成されている、
ことを特徴とする。

本発明によれば、予め配線パターンを規則性をもって形成しておくと共にビアもアレイ状に形成しておき、配線に当ってはそれらの配線パターンとビアとを用いて行うと共に、実際の配線に使用しなかった配線パターンやビアを全て取り除くことなく残してダミーパターンとして使用するようにしたので、微細加工に必要とされる冗長なレイアウトパターンを備えたものとして実際に製造プロセスを実行させることができ、これにより微細加工の制御性を向上させて、歩留りも向上させることができる。

以下、図面を参照しながら本発明の実施形態を更に詳細に説明する。

本発明において、以下に説明される配線は、実際の半導体集積回路を構成するトランジスタ（回路要素）と接続されるものである。例えば、ビアで接続される上下２層の配線層うちの下層側配線層がトランジスタ（回路要素）の入出力端子に接続されており、この下層側配線層がビアを介して上層側配線層につながることになる。
なお、一般に、半導体集積回路では、最下層を第１層と呼び、上方にいくに従って第２層、第３層、……と呼んでいるが、本件発明においては、説明の便宜上、最上層を第１層と呼び、下方に向かって第２層、第３層、……と呼ぶこととする。よって、例えば、“第２層”は上から数えて第２番目の層を指す。
本発明の実施形態の基本概念は以下の通りである。即ち、半導体装置の配線部分は階層的に複数の配線層（処理済配線層）から構成される。そして、これらの各処理済配線層は次のようにして構成される。つまり、各処理済配線層は、設計前の基本パターン（ストリップ状の配線パターン及び柱状のビア）が形成された基本配線層における配線パターン及びビアを、それぞれが必要とする密度となるように、カット（分離）や除去（消去）等する設計処理を施すことにより、得られる。つまり、基本配線層は、配線パターンの形成された基本配線パターン層と、ビアのアレイの形成されたビアアレイ層に分けられる。

本実施形態の半導体装置は、９層の処理済配線層の階層構造のものとして構成されている。それらの９層の処理済配線層の設計処理前の基本配線層が図１−図９に示される。これらの９層の基本配線層を仮に積層すると、その断面は概念的には図１３のように表わされる。もちろん、この図１３のものは実際には存在しない。この図１３は、断面の一部を示すものである。図１４は、図１３に対応する図であり、各基本配線層に設計処理を施した後の処理済配線層を重ねたものの断面の一部を示している。

つまり、図１４は、実際の製品（半導体装置）の断面図の一部である。設計処理により図１３に示される概念的なものを、図１４のものに処理する方法について以下に説明する。

前述のように、例えば図１４からわかるように、半導体装置の配線部分は９層の処理済配線層から構成される。これらの配線層のもとになる基本配線層は図１３及び図１−図９に示される。図１は、上から数えて第１層（最上層）の基本配線層である。以下、図２−図９は第２層−第９層（最下層）の基本配線層を示す。第１、３、５、７、９層の基本配線層（基本配線パターン層）には、各図からわかるように、配線領域に、メタル層による、図中横方向又は縦方向に走る、配線パターン１Ａ，３Ａ，５Ａ，９Ａが形成されている。これらの配線パターンは設計基準に従い規則的に形成される。また、第１、３、５、７、９層についてみれば、配線パターンは上層と下層で縦横に互い違いとなるように直交状態に又は斜め状態に交叉して、平面的には、配線が格子状等に走ることになる。図では、ほぼ直交するように交叉しているが、斜めに交叉していてもよい。これらの配線パターンは、後の配線設計の処理によって、実際に信号等の通る配線として用いられるもの（信号用配線）と、電源あるいはグランドに電位を固定してダミー用配線として用いられるものとに、結果的に分けられることになる。例えば、図１のように、配線パターン１Ａとを規則的に隙間なく配列することにより、製造プロセスにおける光の干渉や回析の悪影響を極力少ないものとすることができる。これは、第２層以下でも同じである。

以上とほぼ同じことが、図２、４、６、８の基本配線層（基本ビアアレイ層）にもいえる。これらの基本配線層は、配線パターンではなく、ビア２Ｂ，４Ｂ，６Ｂ，８Ｂを規則的なアレイ状に配置形成したものである。これらのビアは、自己の上下の基本配線層における配線パターン同士を電気的に接続するためのものである。つまり、例えば、図２のビア２Ｂは、平面的に見て、図１の配線パターン１Ａと、図３の配線パターン３Ａの各交叉する点に配置され、上の配線パターン１Ａと下の配線パターン３Ａとを、それらの各交叉点において、電気的接続可能である。これらの各ビア２Ｂは設計処理段階において残存させた場合には上記のように上下の配線パターンの各交叉点を電気的に接続し、除去（消去）処理をした場合には当然上下の配線パターンの各交叉点が電気的に接続されないのは当然である。

上記のような９層の基本配線層が設計用の原資源として準備され、これらを元にして配線設計を行う。つまり、信号配線の経路が決定したら、図１、３、５、７、９における配線パターン１Ａ，３Ａ，５Ａ，７Ａ，９Ａの一部をカット（分離）する。これにより、後述するように、配線として必要な部分が切り出されると共に、その他の部分的ダミー配線とされる。つまり、配線パターンは、カットされて、配線パターン片に分割される。これと共に図２、４、６、８におけるビア２Ｂ，４Ｂ，６Ｂ，８Ｂのうちの信号配線に不要なビアも除去（消去）する。残存させたビアも、後述のように、配線（中継）として必要なものと、ダミーとしてのものとに分かれる。この一例が上から３層分について図１０−図１２に示される。つまり、第１層としての図１０において、図中一番上の配線パターン１Ａはほぼ中央の２箇所が切断されている。上から４番目は、切断されることなく元のままの配線パターン１Ａのままとされている。第３、５、７、９層もほぼ同様である。つまり、図１２は第３層を示し、ここにおいても、切断状態を示している。また、図１１に示されるように、ビア２Ｂのうち、不要なものは除去され、必要なもののみが残される。つまり、配線（中継）するのに、必要なものと、ダミーとして必要なものが残される。他の層、つまり、第４、６、８層においても同様である。このような設計手順により、第１−第９層の基本配線層は設計処理が行われた処理済配線層となる。これらは、積層状態における断面図は、例えば図１４に示すようになる。

なお、信号配線として必要な部分とダミー部分について説明する。図１５−図１７は、先に説明した図１０−図１２に対応するものである。図１５の配線パターンにおいては、塗りつぶした配線パターン１Ａａは、信号配線として使用されるものを示す。白抜きのままの配線パターン１Ａｂはダミーパターンとして使用されるものを示す。図１７においても、ほぼ同様である。つまり、ハッチングした配線パターン３Ａａは信号配線として使用されるものを示し、白抜きのままの配線パターン３Ａｂはダミーパターンとして使用されるものを示す。また、図１６において、残存するビアのうち、塗りつぶしたビア２Ｂａは上下の配線パターンの接続に使用されるものであり、白抜きのままのビア３Ａｂはダミーとして使用されるものを示す。例えば、図１０−図１２において、信号配線として必要な配線パターンやビアの他に、ダミーとして必要な配線パターンやビアを残すに当り、これらのダミー用としてどれだけの配線パターンやビアを残すかは配線設計の観点から自由に決められる。つまり、各配線層において、ダミーの配線パターンやビアは、プロセス側の要求に応じた配列のものとして残すことができ、例えば、必要に応じた密度、配置のものとして残存させることができる。なお、例えば、図１５、図１７のような基本配線パターン層の全体において、信号配線（１Aａ）及びダミーパターン（１Ａｂ）がチップ全体に占める割合（被覆率）は、製造プロセスの各工程との関係で定めることができる。これと同様に、例えば図１５からわかるように、基本配線パターン層の一部Ｐにおける前記の比率も、製造プロセスとの関係で定めることもできる。

したがって、本実施の形態によれば、予め規則性を持たせた配線パターンとビアのレイアウトパターンより、信号配線として必要な部分とそれ以外の部分を分離して信号配線を形成できると同時に、微細加工において必須である冗長な配線パターンと冗長なビアの形成を対象層の設計基準に準拠し、かつ規則的に形成することができるので、微細加工時の制御性を向上させ、更には歩留まりの向上に貢献することが期待できる。

図２１は、上述の実施例のスラップをフローチャートとしたものである。
先ず、レイアウトパターンと回路情報を入力する（Ｓ１）。つまり、回路情報の入力と、図１−図９に示す様な、規則的に配置された配線／ビアのレイアウトパターンを準備する。こちらは、配線層数とレイアウトエリアが決まれば、自動生成されることが望ましい。
次に、信号配線の経路を決定する（Ｓ２）。つまり、自動配線ツール等を用いて、回路情報や他の制約条件に基づき、信号配線の経路を決定する。
次に、配線及びビアの除去処理を行う（Ｓ３）。つまり、信号配線の経路が決定したら、自動配線ツール等により、不要なレイアウトパターンを部分的に取り除く処理を施す。これにより、信号配線としては用いられない配線及びビアの、不要な冗長レイアウトパターンが残る。
次に、残存させた冗長レイアウトパターン（配線及びビア）の残存と削除を判断し（Ｓ４）、不要と判断されたものは削除し（Ｓ５）、必要と判断されたものについては単位面積当りの密度調整を施し、均一化を図る（Ｓ６）。この後は、一般に行われるレイアウトパターンの検証工程を施す（Ｓ７）。
尚、上述した実施の形態は一例であって、本発明を限定するものではない。

従って、本発明の実施形態によれば、空き配線領域を利用して配線形成する代わりに、予め設けられた規則性を持った配線パターン、ビアを基に、配線パターンから必要な配線を切り出して分離形成すると共にそれらを残存させたビアで中継し、これと同時に、微細加工において必須とされるレイアウトパターンの均一性と規則性を確保したレイアウトパターンの生成を容易に実現することができる。また、所定の配線密度が確保できるため、加工時における制御性の向上を図ることができるため、精度向上に伴う歩留まりアップと言う効果もある。

さらに、配線パターンについてみると、各層において、配線パターンの走る方向を縦又は横の一方向（単純化）にしているので、シリコンへの露光・描画におけるスキャンニングの特性上、より高い解像度を得ることができる。この際、シリコンウェハのノッチの向きを換えるなどして、スキャン条件（方向など）を合わせ込んでもよい。配線パターンが単純であることから、比較的容易に高い解像度を得られるので、加工精度の信頼性も高めることができる。このことは、特に設計ルールの厳しい下位層群において、より有益であることは言うまでも無い。この様に、加工精度の向上は結果的に「より微細なデザインルールを採用できる」ことをも意味している。また、次世代のデザインルールをよりシンプルに定義することも可能であることを意味する。あるいはまた、レイアウトパターンに大きく依存する転写方式においても、レイアウトパターンが単純である事から、転写パターンエリアをより大きくとれることになるので、転写に要する時間を大幅に削減することも可能である。

本発明の実施形態に係る設計処理前の基本配線層（上から第１層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第２層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第３層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第４層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第５層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第６層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第７層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第８層）の平面図。 本発明の実施形態に係る設計処理前の基本配線層（第９層、最下層）の平面図。 図１の第１層に対応し、設計処理後の処理済配線層。 図２の第２層に対応し、設計処理後の処理済配線層。 図３の第３層に対応し、設計処理後の処理済配線層。 図１−図９の基本配線層の積層状態の断面の一部。 図１０−図１２等の処理済配線層の積層状態の断面の一部。 図１１と同等の図であり、配線パターンのうちの信号を流す配線パターンとダミーとしての配線パターンを説明する図。 図１２と同等の図であり、配線パターンのうちの信号を流す配線パターンとダミーとしての配線パターンを説明する図。 図１３と同等の図であり、配線パターンのうちの信号を流す配線パターンとダミーとしての配線パターンを説明する図。 従来の半導体集積回路の配線を示す図であり、上層の配線パターンと下層の配線パターンがビア（図示せず）により接続されて配線が所望のものとして形成された状態を示す説明図。 図１８における上層を具体的に示す図であり、配線パターン及びダミーのパターンを示す平面図。 図１８における下層を具体的に示す図であり、配線パターン及びダミーのパターンを示す平面図。 本発明の実施例のステップのフローチャート。

符号の説明

１Ａ，３Ａ，５Ａ 配線パターン
２Ｂ，４Ｂ，６Ｂ ビア
１Ａａ、３Ａａ 信号用の配線パターン
１Ａｂ，３Ａｂ ダミー用のビア
２Ｂａ 接続用のビア
２Ｂｂ ダミー用のビア

Claims (5)

1. それぞれが、ストリップ状の複数の配線パターンを有し、互いに階層構造をなす、少なくとも２つの基本配線パターン層と、
   これらの２つの基本配線パターン層の間に位置し、これらの２つの基本配線パターン層のそれぞれにおける前記配線パターン同士を中継接続するための複数のビアを有する、基本ビアアレイ層と、
   前記２つの基本配線パターン層のうちの一方の側に位置し、この一方の基本配線パターン層における前記配線パターンの所期のものと、回路要素と、を接続するための複数のビアを有する他の基本ビアアレイ層と、
   を配線設計の原資源として準備するに当り、
   前記各基本配線パターン層を、自己の配線領域に、長さ、幅及び相互間の間隔が一定で、互いに平行に走る、繰り返しパターンとして前記複数の配線パターンを形成したものとして準備し、
   前記基本ビアアレイ層を、自己の配線領域に、縦横に隣り合う間隔が一定の繰り返しパターンとして前記複数のビアをアレイ状に形成したものとして準備し、
   前記各基本配線パターン層においては、前記複数の配線パターンのうちの所定のものを選択的に、信号用配線としての必要性及びダミー用配線の必要性から判断して、その途中の部分をカットすることにより分割して複数の配線パターン片とすることにより、設計処理済の処理済配線パターン層とすると共に、
   前記基本ビア層においては、接続用ビアとしての必要性及びダミー用ビアとしての必要性から判断して、前記ビアのうちの不要なものを消去して、接続用ビアとダミー用ビアとするものを残存させて、設計処理済の処理済ビア層となし、
   ２つの前記処理済配線パターン層における前記配線パターン及び配線パターン片を前記処理済ビア層における残存する前記接続用ビアによって中継接続することにより所期の配線を形成すると共に、この配線に関与しない前記配線パターン及び配線パターン片並びに前記ダミー用ビアをダミーパターンとして残存させるようにしたことを特徴とする、半導体集積回路の配線設計方法。
2. 前記配線に関与しない、前記配線パターンおよび配線パターン片を、ダミーパターンとして残存させるにあたり、残存させるものを選択することにより、ダミー配線の量及びパターンを所期のものとして、前記処理済み配線パターン層全体の密度を調節するようにした
   ことを特徴とする請求項１に記載の半導体集積回路の配線設計方法。
3. 階層構造において前記基本ビアアレイ層を挟んで向い合う前記一対の基本配線パターン層として、それぞれにおける前記配線パターンの走る方向が、平面的に重ね合わせ状態に見て直交状態に又は斜めに交叉して交叉点を形成するものを準備し、これらの基本配線パターン層に基づいて配線設計を行うことを特徴とする請求項１又は２に記載の半導体集積回路の配線設計方法。
4. 前記基本ビアアレイ層として、前記基本ビアアレイ層における前記ビアが、前記交叉点に、それらの配線パターン同士を接続可能に配置された、ものを準備し、そのビアアレイ層に基づいて配線設計を行うことを特徴とする請求項３に記載の半導体集積回路の配線設計方法。
5. 階層構造をなす少なくとも第１及び第２の２つの配線パターン層とこれらの間に位置するビアアレイ層とを有し、
   前記第１及び第２の配線パターン層は、ストリップ状の複数の第１及び第２の配線パターンを有し、前記第１及び第２の配線パターン層における前記第１及び第２の配線パターンはある一定の方向に走っており、前記第１の配線パターンと前記第２の配線パターンとは、平面的に重ね合わせ状態に見て直交状態に又は斜めに交叉して交叉点を形成しており、それらの交叉点の選択的なものに、前記ビアアレイ層のビアが、前記第１及び第２の配線パターンを接続するものとして配置されており、前記第１及び第２の配線パターン層においては配線領域に前記第１及び第２の配線パターンが長さ、幅及び相互間の間隔が一定で、互いに平行に走る所定の間隔で繰り返し状態に形成されると共に、前記第１及び第２の配線パターンのあるものは途中で切断されて複数の配線パターン片とされ、前記第１及び第２の配線パターン並びに前記配線パターン片のあるものは前記ビアによって第１及び第２の配線パターン層のもの同士が接続されて信号の通る信号用配線とされ、これ以外のものはダミー用配線とされ、さらに、前記ビアアレイ層においては縦横に隣り合う間隔が一定の繰り返し状態に形成された複数のビアのあるものが前記第１及び第２の配線パターンを接続し、これ以外のビアはダミー用ビアとして形成されている、ことを特徴とする、半導体集積回路。

Images