JP2012004432A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2012004432A JP2012004432A JP2010139550A JP2010139550A JP2012004432A JP 2012004432 A JP2012004432 A JP 2012004432A JP 2010139550 A JP2010139550 A JP 2010139550A JP 2010139550 A JP2010139550 A JP 2010139550A JP 2012004432 A JP2012004432 A JP 2012004432A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- chip
- semiconductor
- core
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】チップ間が貫通電極を介して接続された半導体装置であって、インターフェースチップとインターポーザ基板との間の負荷容量及び寄生容量が低減された半導体装置を提供する。
【解決手段】半導体装置10は、電極7を備えた第1基板1上に、第1基板1を介して外部との間で情報伝達を行う第1の半導体チップ2と、第1の半導体チップ2の制御の下で動作する第2の半導体チップ3とを積層して構成されており、第1の半導体チップ2は、第1基板1と第2の半導体チップ3との間に、第1の半導体チップ2の回路形成面2aが第1基板1と対向するように配置した。
【選択図】図1
【解決手段】半導体装置10は、電極7を備えた第1基板1上に、第1基板1を介して外部との間で情報伝達を行う第1の半導体チップ2と、第1の半導体チップ2の制御の下で動作する第2の半導体チップ3とを積層して構成されており、第1の半導体チップ2は、第1基板1と第2の半導体チップ3との間に、第1の半導体チップ2の回路形成面2aが第1基板1と対向するように配置した。
【選択図】図1
Description
本発明は複数のチップが積層されてなる半導体装置であって、特にチップ間が貫通電極を介して電気的に接続された半導体装置に関するものである。
半導体装置特に、半導体メモリは、コンピュータ、携帯機器など様々な情報機器に使用されており、必要とされる容量は年々増加している。一方、大容量化にともなって半導体メモリの実装面積は増大し、機器の小型化を阻害する要因となっている。そこで、DRAM等の半導体メモリを高密度に実装する技術の開発が進んでいる。限られた実装面積で大容量なメモリを実現する技術として、一つの半導体パッケージにおいて、複数個のコアチップと1個のインターフェースチップとを一つのインターポーザ基板上に積層搭載し、チップ間を貫通電極(Through Silicon Via:TSV)を用いて電気的に接続するものが知られている(特許文献1)。
貫通電極は、コアチップやインターフェースチップを構成する半導体基板を貫通して設けられた電極であり、ボンディングワイヤやTABテープなどに比べて寄生容量や寄生インダクタンスが非常に小さいことから、チップ間における信号の伝送を極めて高速に行うことが可能となる。
また、貫通電極では、ボンディングワイヤやTABテープのように、平面方向における面積の増大を生じないことから、半導体装置全体の小型化にも大きく寄与する。すなわち、この構造では各メモリ回路間、及び、メモリ回路とインターフェースチップのI/O(入出力)回路間は貫通電極を介して電気的に接続されており、1個のチップの面積で複数個のチップと同等容量のコアチップを構成するから、限られた実装面積で大容量のメモリを実現できる。
また、貫通電極では、ボンディングワイヤやTABテープのように、平面方向における面積の増大を生じないことから、半導体装置全体の小型化にも大きく寄与する。すなわち、この構造では各メモリ回路間、及び、メモリ回路とインターフェースチップのI/O(入出力)回路間は貫通電極を介して電気的に接続されており、1個のチップの面積で複数個のチップと同等容量のコアチップを構成するから、限られた実装面積で大容量のメモリを実現できる。
図6に、複数個のコアチップと1個のインターフェースチップとを一つのインターポーザ基板上に積層搭載した半導体装置の断面模式図を示す。
半導体装置200は、ボール電極(外部端子)207を有するインターポーザ基板(基板)201と、インターポーザ基板201のボール電極207を介して外部との間で信号の授受(情報伝達)を行うインターフェースチップ202と、インターフェースチップ202による制御の下で作動するコアチップ203(203A〜203D)と、を備え、インターフェースチップ102及びコアチップ203(203A〜203D)はいずれも、それぞれのチップの回路形成層203Aa〜203Daがインターポーザ基板201の反対側を向くように(フェイスアップ方向)配置されている。
半導体装置200は、ボール電極(外部端子)207を有するインターポーザ基板(基板)201と、インターポーザ基板201のボール電極207を介して外部との間で信号の授受(情報伝達)を行うインターフェースチップ202と、インターフェースチップ202による制御の下で作動するコアチップ203(203A〜203D)と、を備え、インターフェースチップ102及びコアチップ203(203A〜203D)はいずれも、それぞれのチップの回路形成層203Aa〜203Daがインターポーザ基板201の反対側を向くように(フェイスアップ方向)配置されている。
ボール電極207は、高位側電源電位(Vdd)や低位側電源電位(VSS)が供給される端子であり、インターポーザ基板201に設けられたランド部221、配線219及び貫通電極218、並びに、インターフェースチップ202に設けられた電極パッド216及び貫通電極206を介して、インターフェースチップ202に接続されている。これにより、インターフェースチップ202の回路形成層202aに形成された回路225に電源電位が与えられる。さらに、より上層に位置するコアチップ203A〜203Dへの電源電位の供給は、コアチップ203A〜203Dに設けられた電極パッド213A〜213D、電極パッド214A〜214D、バンプ電極222A〜222D、及び貫通電極204A〜204Dを介して行われる。
インターフェースチップ202は、その回路形成層202aに形成されたI/O(入出力)回路225によって、コアチップ203A〜203Dの半導体メモリの動作の制御を行う。その際のコアチップの半導体メモリとの信号の授受は、貫通電極及びチップ間接続部を介して行われる。また、インターポーザ基板を介しての外部との信号の授受は、インターフェースチップ202に設けられたバンプ電極215及び貫通電極206、並びに、インターポーザ基板201に設けられたランド部221、配線219及び貫通電極218を介して行われる。
かかる半導体装置において、DRAM等のメモリの動作を制御する入出力回路(インターフェースチップに形成)と、外部との信号の授受を行う外部端子(インターポーザ基板に形成)との間の負荷容量(ピン容量)を低減し、伝送特性を向上することが望まれる。そのため、図6に示すように、インターフェースチップを積層チップ群の最下層に配置し、パッケージ基板としてのインターポーザ基板に近づけることが考えられる。
この場合の問題点について、図7を用いて説明する。
インターフェースチップ202を最下層に配置する構成ではあるが、インターフェースチップ202の入出力回路225とインターポーザ基板201の外部端子207との間の導通はインターフェースチップ自身の貫通電極206を経由しており、この貫通電極206の分、負荷容量が大きくなっており、この貫通電極206に伴う寄生容量も大きい。
インターフェースチップ202を最下層に配置する構成ではあるが、インターフェースチップ202の入出力回路225とインターポーザ基板201の外部端子207との間の導通はインターフェースチップ自身の貫通電極206を経由しており、この貫通電極206の分、負荷容量が大きくなっており、この貫通電極206に伴う寄生容量も大きい。
本発明に係る半導体装置は、電極を備えた第1基板上に、前記第1基板を介して外部との間で情報伝達を行う第1の半導体チップと、この第1の半導体チップの制御の下で動作する第2の半導体チップとを積層した半導体装置において、前記第1の半導体チップを、前記第1基板と前記第2の半導体チップとの間に、前記第1の半導体チップの回路形成面が前記第1基板と対向するように配置したことを特徴とする。
本発明に係る半導体装置によれば、第1の半導体チップをその回路形成層を第1基板と対向するように配置した構成としたので、第1基板の外部端子と第1の半導体チップの回路形成層との間の経路には第1の半導体チップ自身の貫通電極は含まれないので、この第1の半導体チップ自身の貫通電極の分の負荷容量が低減され、この貫通電極に伴う分の寄生容量も低減されている。
以下に、本発明を適用した実施形態である半導体装置について図面を参照して説明する。同一部材には同一符号を付し説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
[第1の実施形態]
図1に、第1の実施形態である半導体装置の断面模式図を示す。
半導体装置10は、ボール電極(電極)7を備えたインターポーザ基板(第1基板)1上に、インターポーザ基板1を介して外部との間で情報伝達を行うインターフェースチップ(第1の半導体チップ)2と、このインターフェースチップ2の制御の下で動作するコアチップ(第2の半導体チップ)3(3A〜3D)とを積層した半導体装置において、インターフェースチップ(第1の半導体チップ)2を、インターポーザ基板1とコアチップ3との間に、インターフェースチップ(第1の半導体チップ)2の回路形成層2a(もしくは回路形成面2aa)がインターポーザ基板1と対向するように(フェイスダウン方向)配置されている。
図1に、第1の実施形態である半導体装置の断面模式図を示す。
半導体装置10は、ボール電極(電極)7を備えたインターポーザ基板(第1基板)1上に、インターポーザ基板1を介して外部との間で情報伝達を行うインターフェースチップ(第1の半導体チップ)2と、このインターフェースチップ2の制御の下で動作するコアチップ(第2の半導体チップ)3(3A〜3D)とを積層した半導体装置において、インターフェースチップ(第1の半導体チップ)2を、インターポーザ基板1とコアチップ3との間に、インターフェースチップ(第1の半導体チップ)2の回路形成層2a(もしくは回路形成面2aa)がインターポーザ基板1と対向するように(フェイスダウン方向)配置されている。
また、チップ間には、外部からの力によるチップ破壊を防止すると共に、チップ間のすき間に水分が入り込むのを防ぐために、アンダーフィル8が埋め込まれている。
また、アンダーフィル8の外側にはモールド樹脂9が設けられ、水分が浸入するのを防止し、さらに耐湿性および耐水性を向上させている。
また、アンダーフィル8の外側にはモールド樹脂9が設けられ、水分が浸入するのを防止し、さらに耐湿性および耐水性を向上させている。
さらに、半導体装置10は、インターポーザ基板1から最も遠いコアチップ3Dのインターポーザ基板1の反対側には、電極パッド13Dを覆うように配線基板間用封止体として例えば、NCF(Non Condutive Film)11を形成し、その上にリードフレーム12を備える。リードフレーム12の材質は、強度がより大きく、かつ放熱板として熱伝導率がより高いものが望ましい。例えば、42アロイ(Fe−42%Ni)が挙げられる。
本実施形態においては、4個のコアチップ3A〜3Dは全て、その回路形成層3Aa〜3Da(もしくは回路形成面3AA〜3DA)がインターポーザ基板1と対向するように(フェイスダウン方向)配置されている。
回路形成層3aには、DRAM等のメモリセルが形成されている他、メモリセルのデータを保持するための回路やそれらの制御回路等が形成されている。
回路形成層3aには、DRAM等のメモリセルが形成されている他、メモリセルのデータを保持するための回路やそれらの制御回路等が形成されている。
また、各コアチップ3A〜3Dにはそれぞれ貫通電極4A、4B、4C、4Dが設けられている。貫通電極4A〜4Dは例えば、主成分を銅とするものであり、20μm径の円柱状ものである。
貫通電極4Aの上面及び下面にはそれぞれ、電極パッド13A、回路形成層3Aaを介して電極パッド14Aを有する。貫通電極4Bの上面及び下面にはそれぞれ、電極パッド13B、回路形成層3Baを介して電極パッド14Bを有する。貫通電極4Cの上面及び下面にはそれぞれ、電極パッド13C、回路形成層3Caを介して電極パッド14Cを有する。貫通電極4Dの上面及び下面にはそれぞれ、電極パッド13D、回路形成層3Daを介して電極パッド14Dを有する。
貫通電極4Aの上面及び下面にはそれぞれ、電極パッド13A、回路形成層3Aaを介して電極パッド14Aを有する。貫通電極4Bの上面及び下面にはそれぞれ、電極パッド13B、回路形成層3Baを介して電極パッド14Bを有する。貫通電極4Cの上面及び下面にはそれぞれ、電極パッド13C、回路形成層3Caを介して電極パッド14Cを有する。貫通電極4Dの上面及び下面にはそれぞれ、電極パッド13D、回路形成層3Daを介して電極パッド14Dを有する。
コアチップ3Aの回路形成層3Aaとコアチップ3Bの回路形成層3Baとは、コアチップ3Aの貫通電極4A、コアチップ3Aの上面に形成された電極パッド(チップ間接合部)13A、バンプ電極(チップ間接合部)21B、及び、コアチップ3Bの下面に形成された電極パッド(チップ間接合部)14Bを介して電気的に接続されている。
コアチップ3Bの回路形成層3Baとコアチップ3Cの回路形成層3Caとは、コアチップ3Bの貫通電極4B、コアチップ3Bの上面に形成された電極パッド13B、バンプ電極21C、及び、コアチップ3Cの下面に形成された電極パッド14Cを介して電気的に接続されている。
コアチップ3Cの回路形成層3Caとコアチップ3Dの回路形成層3Daとは、コアチップ3Cの貫通電極4C、コアチップ3Cの上面に形成された電極パッド13C、バンプ電極21D、及び、コアチップ3Dの下面に形成された電極パッド14Dを介して電気的に接続されている。
また、コアチップ3Aの回路形成層3Aaとインターフェースチップ2の回路形成層2aとは、インターフェースチップ2の貫通電極6、インターフェースチップ2の上面に形成された電極パッド15、バンプ電極21A、及び、コアチップ3Aの下面に形成された電極パッド14Aを介して電気的に接続されている。
コアチップ3B〜3Dの回路形成層3Ba〜3Daはコアチップ3Aを介して、インターフェースチップ2の回路形成層2aに電気的に接続されている。
コアチップ3Bの回路形成層3Baとコアチップ3Cの回路形成層3Caとは、コアチップ3Bの貫通電極4B、コアチップ3Bの上面に形成された電極パッド13B、バンプ電極21C、及び、コアチップ3Cの下面に形成された電極パッド14Cを介して電気的に接続されている。
コアチップ3Cの回路形成層3Caとコアチップ3Dの回路形成層3Daとは、コアチップ3Cの貫通電極4C、コアチップ3Cの上面に形成された電極パッド13C、バンプ電極21D、及び、コアチップ3Dの下面に形成された電極パッド14Dを介して電気的に接続されている。
また、コアチップ3Aの回路形成層3Aaとインターフェースチップ2の回路形成層2aとは、インターフェースチップ2の貫通電極6、インターフェースチップ2の上面に形成された電極パッド15、バンプ電極21A、及び、コアチップ3Aの下面に形成された電極パッド14Aを介して電気的に接続されている。
コアチップ3B〜3Dの回路形成層3Ba〜3Daはコアチップ3Aを介して、インターフェースチップ2の回路形成層2aに電気的に接続されている。
インターフェースチップ2は、その回路形成層2aをインターポーザ基板1と対向するように(フェイスダウン方向)配置されている。
図1に例示するように、本発明に係る半導体装置は、インターフェースチップの回路形成層をインターポーザ基板と対向するように(フェイスダウン方向)配置され、インターポーザ基板の外部端子とインターフェースチップの回路形成層との間の経路にインターフェースチップの自身の貫通電極が含まない構成である。このため、インターフェースチップ2がフェイスアップ方向を向いて配置する従来の半導体装置と比較して、インターフェースチップ2自身の貫通電極の分の負荷容量が低減され、さらにこの貫通電極に伴う寄生容量の分が低減されているという効果を有する。
図1に例示するように、本発明に係る半導体装置は、インターフェースチップの回路形成層をインターポーザ基板と対向するように(フェイスダウン方向)配置され、インターポーザ基板の外部端子とインターフェースチップの回路形成層との間の経路にインターフェースチップの自身の貫通電極が含まない構成である。このため、インターフェースチップ2がフェイスアップ方向を向いて配置する従来の半導体装置と比較して、インターフェースチップ2自身の貫通電極の分の負荷容量が低減され、さらにこの貫通電極に伴う寄生容量の分が低減されているという効果を有する。
インターフェースチップ2には、その回路形成層2aに入出力回路25が形成されている。
インターフェースチップ(第1の半導体チップ)2によるコアチップ(第2の半導体チップ)3の動作の制御について、半導体装置10がDDR方式のSDRAMである場合を例にとって、具体的に説明する。
この場合、インターフェースチップ2の入出力回路25は入出力バッファ及びDLL回路を含み、入出力データ信号及びデータストローブ信号を、DLL回路が生成した内部クロックに同期させることで入出力のタイミングをコントロールすることができる。
より詳細に説明すると、インターフェースチップ2は、インターポーザ基板(第1基板)1の外部端子(電極)7及び貫通電極18等を介して外部からその入出力回路25内の入力バッファが受けた入力データ信号をデータストローブ信号と共に、DLL回路が生成した内部クロックに同期させて貫通電極6を介してコアチップ3に送ることによりコアチップ3のメモリへ入力データ(情報)の書き込み動作を実施させることができる。また、コアチップ3から貫通電極6を介して入出力回路25内の出力バッファが受けた出力データ信号とデータストローブ信号とを、DLL回路が生成した内部クロックに同期させて、インターポーザ基板1の貫通電極18及び外部端子7等を介して外部に出力してコアチップ3のメモリから出力データ(情報)の読み出し動作を実施させることができる。
インターフェースチップ(第1の半導体チップ)2によるコアチップ(第2の半導体チップ)3の動作の制御について、半導体装置10がDDR方式のSDRAMである場合を例にとって、具体的に説明する。
この場合、インターフェースチップ2の入出力回路25は入出力バッファ及びDLL回路を含み、入出力データ信号及びデータストローブ信号を、DLL回路が生成した内部クロックに同期させることで入出力のタイミングをコントロールすることができる。
より詳細に説明すると、インターフェースチップ2は、インターポーザ基板(第1基板)1の外部端子(電極)7及び貫通電極18等を介して外部からその入出力回路25内の入力バッファが受けた入力データ信号をデータストローブ信号と共に、DLL回路が生成した内部クロックに同期させて貫通電極6を介してコアチップ3に送ることによりコアチップ3のメモリへ入力データ(情報)の書き込み動作を実施させることができる。また、コアチップ3から貫通電極6を介して入出力回路25内の出力バッファが受けた出力データ信号とデータストローブ信号とを、DLL回路が生成した内部クロックに同期させて、インターポーザ基板1の貫通電極18及び外部端子7等を介して外部に出力してコアチップ3のメモリから出力データ(情報)の読み出し動作を実施させることができる。
インターフェースチップ2には、チップを貫通する貫通電極6が設けられている。
また、貫通電極6の上面、及び、回路形成層2a上のそれぞれに、電極パッド15、バンプ電極16を有する。
また、貫通電極6の上面、及び、回路形成層2a上のそれぞれに、電極パッド15、バンプ電極16を有する。
インターフェースチップ2は、インターフェースチップ2の貫通電極6、インターフェースチップ2の上面に形成された電極パッド(チップ間接合部)15、バンプ電極21A(チップ間接合部)、及び、コアチップ3Aの下面に形成された電極パッド(チップ間接合部)14Aを介してコアチップ3Aに電気的に接続されている。
また、インターフェースチップ2とインターポーザ基板1の外部端子7とは、インターフェースチップ2の下面の回路形成層2a上に形成されたバンプ電極16、及び、貫通電極18上に形成された接続バンプ17、貫通電極18、配線19及びランド部21を介して電気的に接続されている。
また、インターフェースチップ2とインターポーザ基板1の外部端子7とは、インターフェースチップ2の下面の回路形成層2a上に形成されたバンプ電極16、及び、貫通電極18上に形成された接続バンプ17、貫通電極18、配線19及びランド部21を介して電気的に接続されている。
インターポーザ基板1は、高位側電源電位(Vdd)や低位側電源電位(GND)が供給されるボール電極(外部端子)7(以下適宜、高位側電源電位(Vdd)や低位側電源電位(GND)の外部端子をそれぞれ「電源端子」、「GND端子」ともいう)、ボール電極7をインターポーザ基板1に搭載するためのランド部21、及び、基板を貫通する貫通電極18を備える。
インターポーザ基板1のボール電極7は、ランド部21、配線19、貫通電極18、貫通電極18の上面に形成された接続バンプ17、及び、インターフェースチップ2の下面の回路形成層2a上に形成されたバンプ電極16を介してインターフェースチップ2の回路形成層2aに電気的に接続されている。
以上のような本発明に係る半導体装置では、コアチップと外部との高位側電源電位(Vdd)及び低位側電源電位(GND)の信号の授受は、インターポーザ基板1の電源端子7及びGND端子7、貫通電極18等、インターフェースチップ2の貫通電極6等、当該コアチップの下部の電極パッド及び当該コアチップの貫通電極を介して行われる。
図2に、本発明に係る半導体装置の効果を説明するための断面模式図を示す。
本発明に係る半導体装置においては、図2に示すように、インターフェースチップ2は、インターポーザ基板1とコアチップ3(3A〜3D)との間にその回路形成層2aをインターポーザ基板1と対向するように(フェイスダウン方向)配置されている。
本発明に係る半導体装置においては、図2に示すように、インターフェースチップ2は、インターポーザ基板1とコアチップ3(3A〜3D)との間にその回路形成層2aをインターポーザ基板1と対向するように(フェイスダウン方向)配置されている。
図6に示した従来の半導体装置では、インターフェースチップ202はインターポーザ基板201とコアチップ203との間に、その回路形成層202aがインターポーザ基板201の反対側を向くように(フェイスアップ方向)配置されている。この場合、インターフェースチップ202の回路形成層に形成された入出力回路225とインターポーザ基板201のボール電極207との間に貫通電極206が入っているため、貫通電極206の容量の分が負荷容量及び寄生容量として加わることになる。
これに対して、本発明に係る半導体装置では、インターフェースチップ2の回路形成層2aに形成された入出力回路25とインターポーザ基板1の裏面に形成されたボール電極7との間の経路にインターフェースチップ2の貫通電極6が入らないため、図6に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
これに対して、本発明に係る半導体装置では、インターフェースチップ2の回路形成層2aに形成された入出力回路25とインターポーザ基板1の裏面に形成されたボール電極7との間の経路にインターフェースチップ2の貫通電極6が入らないため、図6に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
[第2の実施形態]
図3に、第2の実施形態である半導体装置の断面模式図を示す。
第2の実施形態である半導体装置30では、コアチップ33のうち、インターポーザ基板31に近い3個のコアチップ33A〜33Cはその回路形成層33Aa〜33Caをインターポーザ基板31と対向するように(フェイスダウン方向)配置されているものの、インターポーザ基板1から最も遠い最上部のコアチップ33Dはその回路形成層33Daがインターポーザ基板31の反対側を向くように(フェイスアップ方向)配置されている点が第1の実施形態である半導体装置1と異なる。
図3に、第2の実施形態である半導体装置の断面模式図を示す。
第2の実施形態である半導体装置30では、コアチップ33のうち、インターポーザ基板31に近い3個のコアチップ33A〜33Cはその回路形成層33Aa〜33Caをインターポーザ基板31と対向するように(フェイスダウン方向)配置されているものの、インターポーザ基板1から最も遠い最上部のコアチップ33Dはその回路形成層33Daがインターポーザ基板31の反対側を向くように(フェイスアップ方向)配置されている点が第1の実施形態である半導体装置1と異なる。
本実施形態では、コアチップ33Dの回路形成層33Da側にはコアチップが存在しないので、回路形成層33Da上に径の大きな電極パッドを形成することができる。
この場合、図4を用いて後述するように、ボンディングワイヤによる接続が容易になるという効果がある。
この場合、図4を用いて後述するように、ボンディングワイヤによる接続が容易になるという効果がある。
各コアチップ33A〜33Dにはそれぞれ貫通電極34A、34B、34C、34Dが設けられている。
貫通電極34Aの上面及び下面にはそれぞれ、電極パッド43A、回路形成層33Aaを介して電極パッド44Aを有する。貫通電極34Bの上面及び下面にはそれぞれ、電極パッド43B、回路形成層33Baを介して電極パッド44Bを有する。貫通電極34Cの上面及び下面にはそれぞれ、電極パッド43C、回路形成層33Caを介して電極パッド44Cを有する。貫通電極34Dの上面には回路形成層33Daを介して電極パッド43Dを、また、下面には電極パッド44Dを有する。
貫通電極34Aの上面及び下面にはそれぞれ、電極パッド43A、回路形成層33Aaを介して電極パッド44Aを有する。貫通電極34Bの上面及び下面にはそれぞれ、電極パッド43B、回路形成層33Baを介して電極パッド44Bを有する。貫通電極34Cの上面及び下面にはそれぞれ、電極パッド43C、回路形成層33Caを介して電極パッド44Cを有する。貫通電極34Dの上面には回路形成層33Daを介して電極パッド43Dを、また、下面には電極パッド44Dを有する。
コアチップ33Aの回路形成層33Aaとコアチップ33Bの回路形成層33Baとは、コアチップ33Aの貫通電極34A、コアチップ33Aの上面に形成された電極パッド43A、バンプ電極52B、及び、コアチップ33Bの下面に形成された電極パッド44Bを介して電気的に接続されている。
コアチップ33Bの回路形成層33Baとコアチップ33Cの回路形成層33Caとは、コアチップ33Bの貫通電極34B、コアチップ33Bの上面に形成された電極パッド43B、バンプ電極52C、及び、コアチップ33Cの下面に形成された電極パッド44Cを介して電気的に接続されている。
コアチップ33Cの回路形成層33Caとコアチップ33Dの回路形成層33Daとは、コアチップ33Cの貫通電極34C、コアチップ33Cの上面に形成された電極パッド43C、コアチップ33Dの下面に形成された電極パッド44D、及び、コアチップ33Dの貫通電極34Dを介して電気的に接続されている。
また、コアチップ33Aの回路形成層33Aaとインターフェースチップ32の回路形成層32aとは、インターフェースチップ32の貫通電極36、インターフェースチップ32の上面に形成された電極パッド45、及び、コアチップ33Aの下面に形成された電極パッド44Aを介して電気的に接続されている。
コアチップ33B〜33Dの回路形成層33Ba〜33Daはコアチップ33A及び貫通電極、電極パッドを介して、インターフェースチップ32の回路形成層32aに電気的に接続されている。
コアチップ33Bの回路形成層33Baとコアチップ33Cの回路形成層33Caとは、コアチップ33Bの貫通電極34B、コアチップ33Bの上面に形成された電極パッド43B、バンプ電極52C、及び、コアチップ33Cの下面に形成された電極パッド44Cを介して電気的に接続されている。
コアチップ33Cの回路形成層33Caとコアチップ33Dの回路形成層33Daとは、コアチップ33Cの貫通電極34C、コアチップ33Cの上面に形成された電極パッド43C、コアチップ33Dの下面に形成された電極パッド44D、及び、コアチップ33Dの貫通電極34Dを介して電気的に接続されている。
また、コアチップ33Aの回路形成層33Aaとインターフェースチップ32の回路形成層32aとは、インターフェースチップ32の貫通電極36、インターフェースチップ32の上面に形成された電極パッド45、及び、コアチップ33Aの下面に形成された電極パッド44Aを介して電気的に接続されている。
コアチップ33B〜33Dの回路形成層33Ba〜33Daはコアチップ33A及び貫通電極、電極パッドを介して、インターフェースチップ32の回路形成層32aに電気的に接続されている。
インターフェースチップ32は、インターポーザ基板31とコアチップ33(33A〜33D)との間にその回路形成層32aをインターポーザ基板11と対向するように(フェイスダウン方向)配置され、その回路形成層32aに入出力回路55が形成されている。
インターポーザ基板31のボール電極37は、ランド部51、配線49、貫通電極48、貫通電極48の上面に形成された接続バンプ47、及び、インターフェースチップ32の下面の回路形成層32a上に形成されたバンプ電極46を介してインターフェースチップ32の回路形成層32aに電気的に接続されている。
本実施形態に係る半導体装置においても、インターフェースチップ32の回路形成層32aに形成された入出力回路55とインターポーザ基板31の裏面に形成されたボール電極37との間の経路にはインターフェースチップ32の貫通電極36が入らないため、図6に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
図4を用いて、第2の実施形態である半導体装置の効果を詳細に説明する。
第2の実施形態である半導体装置に係る半導体装置60においては、インターポーザ基板61に近い3個のコアチップ63A〜63Cはその回路形成層63Aa〜63Caがインターポーザ基板61と対向するように(フェイスダウン方向)配置され、インターポーザ基板61から最も遠い最上部のコアチップ63Dはその回路形成層63Daがインターポーザ基板61の反対側を向くように(フェイスアップ方向)配置されている。
この半導体装置60においては、最上層のコアチップ63Dの回路形成層63Da側にコアチップが存在しないので、インターポーザ基板61の上面の、コアチップ63A〜63D及びインターフェースチップ62の下方からずれた位置に接続バンプ77に設けることにより、コアチップ63Dの回路形成層63Daとインターポーザ基板61の上面の接続バンプ77とをボンディングワイヤ85を介して容易に接続することができる。
第2の実施形態である半導体装置に係る半導体装置60においては、インターポーザ基板61に近い3個のコアチップ63A〜63Cはその回路形成層63Aa〜63Caがインターポーザ基板61と対向するように(フェイスダウン方向)配置され、インターポーザ基板61から最も遠い最上部のコアチップ63Dはその回路形成層63Daがインターポーザ基板61の反対側を向くように(フェイスアップ方向)配置されている。
この半導体装置60においては、最上層のコアチップ63Dの回路形成層63Da側にコアチップが存在しないので、インターポーザ基板61の上面の、コアチップ63A〜63D及びインターフェースチップ62の下方からずれた位置に接続バンプ77に設けることにより、コアチップ63Dの回路形成層63Daとインターポーザ基板61の上面の接続バンプ77とをボンディングワイヤ85を介して容易に接続することができる。
この半導体装置60において、インターポーザ基板61のボール電極67Aは、ランド部81A、配線79A、貫通電極78A、インターポーザ基板61の上面に形成された接続バンプ76、及び、インターフェースチップ62の下面の回路形成層62a上に形成されたバンプ電極86を介してインターフェースチップ62の回路形成層62aに電気的に接続されている。
他方、インターポーザ基板61のボール電極67Bは、ランド部81B、配線79B、貫通電極78B、貫通電極78Bの上面に形成された接続バンプ77、ボンディングワイヤ85、及び、電極パッド73Dを介してコアチップ63Dの回路形成層63Daに電気的に接続されている。
他方、インターポーザ基板61のボール電極67Bは、ランド部81B、配線79B、貫通電極78B、貫通電極78Bの上面に形成された接続バンプ77、ボンディングワイヤ85、及び、電極パッド73Dを介してコアチップ63Dの回路形成層63Daに電気的に接続されている。
図5に、第2の実施形態である半導体装置の変形例の断面模式図を示す。
第2の実施形態の変形例である半導体装置90では、最上層のコアチップ93D以外の他のコアチップ93A〜93Cについてもその回路形成層93Aa〜93Caがインターポーザ基板91の反対側を向くように(フェイスアップ方向)配置されている。
第2の実施形態の変形例である半導体装置90では、最上層のコアチップ93D以外の他のコアチップ93A〜93Cについてもその回路形成層93Aa〜93Caがインターポーザ基板91の反対側を向くように(フェイスアップ方向)配置されている。
各コアチップ93A〜93Dにはそれぞれ貫通電極94A、94B、94C、94Dが設けられている。
貫通電極94Aの上面には回路形成層93Aaを介して電極パッド103Aを、その下面には電極パッド104Aを有する。貫通電極94Bの上面には回路形成層93Baを介して電極パッド103Bを、その下面には電極パッド104Bを有する。貫通電極94Cの上面には回路形成層93Caを介して電極パッド103Cを、その下面には電極パッド104Cを有する。貫通電極94Dの上面には回路形成層93Daを介して電極パッド103Dを、また、下面には電極パッド104Dを有する。
貫通電極94Aの上面には回路形成層93Aaを介して電極パッド103Aを、その下面には電極パッド104Aを有する。貫通電極94Bの上面には回路形成層93Baを介して電極パッド103Bを、その下面には電極パッド104Bを有する。貫通電極94Cの上面には回路形成層93Caを介して電極パッド103Cを、その下面には電極パッド104Cを有する。貫通電極94Dの上面には回路形成層93Daを介して電極パッド103Dを、また、下面には電極パッド104Dを有する。
コアチップ93Aの回路形成層93Aaとコアチップ93Bの回路形成層93Baとは、コアチップ93Aの上面に形成された電極パッド103A、バンプ電極112B、コアチップ93Bの下面に形成された電極パッド104B、及び、コアチップ93Bの貫通電極94Bを介して電気的に接続されている。
コアチップ93Bの回路形成層93Baとコアチップ93Cの回路形成層93Caとは、コアチップ93Bの上面に形成された電極パッド103B、バンプ電極112C、コアチップ93Cの下面に形成された電極パッド104C、コアチップ93Cの貫通電極94Cを介して電気的に接続されている。
コアチップ93Cの回路形成層93Caとコアチップ93Dの回路形成層93Daとは、コアチップ93Cの上面に形成された電極パッド103C、バンプ電極112D、コアチップ93Dの下面に形成された電極パッド104D、及び、コアチップ93Dの貫通電極94Dを介して電気的に接続されている。
また、コアチップ93Aの回路形成層93Aaとインターフェースチップ92の回路形成層92aとは、インターフェースチップ92の貫通電極96、インターフェースチップ92の上面に形成された電極パッド95、コアチップ93Aの下面に形成された電極パッド104A、及び、コアチップ93Aの貫通電極94Aを介して電気的に接続されている。
コアチップ93B〜93Dの回路形成層93Ba〜93Daはコアチップ93A及び貫通電極、電極パッドを介して、インターフェースチップ92の回路形成層92aに電気的に接続されている。
コアチップ93Bの回路形成層93Baとコアチップ93Cの回路形成層93Caとは、コアチップ93Bの上面に形成された電極パッド103B、バンプ電極112C、コアチップ93Cの下面に形成された電極パッド104C、コアチップ93Cの貫通電極94Cを介して電気的に接続されている。
コアチップ93Cの回路形成層93Caとコアチップ93Dの回路形成層93Daとは、コアチップ93Cの上面に形成された電極パッド103C、バンプ電極112D、コアチップ93Dの下面に形成された電極パッド104D、及び、コアチップ93Dの貫通電極94Dを介して電気的に接続されている。
また、コアチップ93Aの回路形成層93Aaとインターフェースチップ92の回路形成層92aとは、インターフェースチップ92の貫通電極96、インターフェースチップ92の上面に形成された電極パッド95、コアチップ93Aの下面に形成された電極パッド104A、及び、コアチップ93Aの貫通電極94Aを介して電気的に接続されている。
コアチップ93B〜93Dの回路形成層93Ba〜93Daはコアチップ93A及び貫通電極、電極パッドを介して、インターフェースチップ92の回路形成層92aに電気的に接続されている。
インターフェースチップ92は、インターポーザ基板91とコアチップ93(93A〜93D)との間にその回路形成層92aをインターポーザ基板91と対向するように(フェイスダウン方向)配置され、その回路形成層92aには入出力回路が形成されている。
インターポーザ基板91のボール電極(外部端子)97は、ランド部111、配線109、貫通電極108、貫通電極108の上面に形成された接続バンプ107、及び、インターフェースチップ92の下面の回路形成層92a上に形成されたバンプ電極106を介してインターフェースチップ92の回路形成層92aに電気的に接続されている。
この変形例においても、インターフェースチップ92の回路形成層92aに形成された入出力回路とインターポーザ基板91の裏面に形成されたボール電極97との間の経路にはインターフェースチップ92の貫通電極96が入らないため、図6に示した従来の半導体装置と比較すると、インターフェースチップの貫通電極の容量の分だけ負荷容量及び寄生容量が低減されている。
また、最上層のコアチップ93Dの回路形成層93Da側にコアチップが存在しないので、インターポーザ基板91の上面の、コアチップ93A〜93D及びインターフェースチップ72の下方からずれた位置に接続バンプに設けることにより、コアチップ93Dの回路形成層93Daとインターポーザ基板91の上面の接続バンプとをボンディングワイヤを介して容易に接続することができる。
また、最上層のコアチップ93Dの回路形成層93Da側にコアチップが存在しないので、インターポーザ基板91の上面の、コアチップ93A〜93D及びインターフェースチップ72の下方からずれた位置に接続バンプに設けることにより、コアチップ93Dの回路形成層93Daとインターポーザ基板91の上面の接続バンプとをボンディングワイヤを介して容易に接続することができる。
以上、本発明の実施形態について説明したが、本発明は上記の実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、第1の半導体チップとしてインターフェースチップを用いる場合を示したが、インターフェース機能に加え、アドレスやコマンドを生成する機能を持つメモリコントローラを有するロジックチップを第1の半導体チップとして用いてもよい。
また、上記実施形態においてはコアチップ(第2の半導体チップ)の積層数を4個として説明したが、本発明において積層するコアチップの積層数は特に限定されるものではなく、1個でも構わない。なお、コアチップが1個の場合、第1の実施形態では当該コアチップはフェイスダウンで配置された構成であり、第2の実施形態では当該コアチップはフェイスアップで配置された構成となる。
また、コアチップに形成されるメモリの種類としては、DRAMに限定されるものではなく、他の種類のメモリであっても構わない。また、チップ間の接合部は公知の種々の態様を用いることができる。
インテーフェースチップ(第1の半導体チップ)はコアチップ(第2の半導体チップ)と異なる大きさ(平面積)を有してもよい。
また、上記実施形態においてはコアチップ(第2の半導体チップ)の積層数を4個として説明したが、本発明において積層するコアチップの積層数は特に限定されるものではなく、1個でも構わない。なお、コアチップが1個の場合、第1の実施形態では当該コアチップはフェイスダウンで配置された構成であり、第2の実施形態では当該コアチップはフェイスアップで配置された構成となる。
また、コアチップに形成されるメモリの種類としては、DRAMに限定されるものではなく、他の種類のメモリであっても構わない。また、チップ間の接合部は公知の種々の態様を用いることができる。
インテーフェースチップ(第1の半導体チップ)はコアチップ(第2の半導体チップ)と異なる大きさ(平面積)を有してもよい。
本発明は、チップ間が貫通電極を介して電気的に接続された半導体装置であって、インターフェースチップとインターポーザ基板との間の負荷容量及び寄生容量が低減された半導体装置を製造・利用する産業において利用可能性がある。
1 インターポーザ基板
2 インターフェースチップ(第1の半導体チップ)
2a 回路形成層
3 コアチップ(第2の半導体チップ)
3A〜3D コアチップ(第2の半導体チップ)
3Aa〜3Da 回路形成層
4A〜4D 貫通電極
6 貫通電極
7 ボール電極(電極)
10 半導体装置
13A〜13D 電極パッド(チップ間接合部)
14A〜14D 電極パッド(チップ間接合部)
15 電極パッド
16 バンプ電極
17 接続バンプ
18 貫通電極
21A〜21D バンプ電極
25 入出力回路
30 半導体装置
31 インターポーザ基板
32 インターフェースチップ(第1の半導体チップ)
32a 回路形成層
33 コアチップ(第2の半導体チップ)
33A〜33D コアチップ(第2の半導体チップ)
33Aa〜33Da 回路形成層
34A〜34D 貫通電極
36 貫通電極
37 ボール電極(電極)
43A〜43D 電極パッド(チップ間接合部)
44A〜44D 電極パッド(チップ間接合部)
45 電極パッド(チップ間接合部)
46 バンプ電極
55 入出力回路
60 半導体装置
61 インターポーザ基板
62 インターフェースチップ(第1の半導体チップ)
62a 回路形成層
63 コアチップ(第2の半導体チップ)
63A〜63D コアチップ(第2の半導体チップ)
63Aa〜63Da 回路形成層
64A〜64D 貫通電極
67A、67B ボール電極(電極)
73A〜73D 電極パッド(チップ間接合部)
74A〜74D 電極パッド(チップ間接合部)
76 接続バンプ
77 接続バンプ
78A、78B 貫通電極
85 ボンディングワイヤ
86 バンプ電極
90 半導体装置
91 インターポーザ基板
92 インターフェースチップ(第1の半導体チップ)
92a 回路形成層
93 コアチップ(第2の半導体チップ)
93A〜93D コアチップ(第2の半導体チップ)
93Aa〜93Da 回路形成層
94A〜94D 貫通電極
96 貫通電極
97 ボール電極(電極)
103A〜103D 電極パッド(チップ間接合部)
104A〜104D 電極パッド(チップ間接合部)
106 バンプ電極
107 接続バンプ
2 インターフェースチップ(第1の半導体チップ)
2a 回路形成層
3 コアチップ(第2の半導体チップ)
3A〜3D コアチップ(第2の半導体チップ)
3Aa〜3Da 回路形成層
4A〜4D 貫通電極
6 貫通電極
7 ボール電極(電極)
10 半導体装置
13A〜13D 電極パッド(チップ間接合部)
14A〜14D 電極パッド(チップ間接合部)
15 電極パッド
16 バンプ電極
17 接続バンプ
18 貫通電極
21A〜21D バンプ電極
25 入出力回路
30 半導体装置
31 インターポーザ基板
32 インターフェースチップ(第1の半導体チップ)
32a 回路形成層
33 コアチップ(第2の半導体チップ)
33A〜33D コアチップ(第2の半導体チップ)
33Aa〜33Da 回路形成層
34A〜34D 貫通電極
36 貫通電極
37 ボール電極(電極)
43A〜43D 電極パッド(チップ間接合部)
44A〜44D 電極パッド(チップ間接合部)
45 電極パッド(チップ間接合部)
46 バンプ電極
55 入出力回路
60 半導体装置
61 インターポーザ基板
62 インターフェースチップ(第1の半導体チップ)
62a 回路形成層
63 コアチップ(第2の半導体チップ)
63A〜63D コアチップ(第2の半導体チップ)
63Aa〜63Da 回路形成層
64A〜64D 貫通電極
67A、67B ボール電極(電極)
73A〜73D 電極パッド(チップ間接合部)
74A〜74D 電極パッド(チップ間接合部)
76 接続バンプ
77 接続バンプ
78A、78B 貫通電極
85 ボンディングワイヤ
86 バンプ電極
90 半導体装置
91 インターポーザ基板
92 インターフェースチップ(第1の半導体チップ)
92a 回路形成層
93 コアチップ(第2の半導体チップ)
93A〜93D コアチップ(第2の半導体チップ)
93Aa〜93Da 回路形成層
94A〜94D 貫通電極
96 貫通電極
97 ボール電極(電極)
103A〜103D 電極パッド(チップ間接合部)
104A〜104D 電極パッド(チップ間接合部)
106 バンプ電極
107 接続バンプ
Claims (9)
- 電極を備えた第1基板上に、前記第1基板を介して外部との間で情報伝達を行う第1の半導体チップと、この第1の半導体チップの制御の下で動作する第2の半導体チップとを積層した半導体装置において、
前記第1の半導体チップを、前記第1基板と前記第2の半導体チップとの間に、前記第1の半導体チップの回路形成面が前記第1基板と対向するように配置したことを特徴とする半導体装置。 - 前記第1の半導体チップと前記第2の半導体チップとは貫通電極を介して接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の半導体チップを、該第2の半導体チップの回路形成面が前記第1基板と対向するように配置したことを特徴とする請求項1又は2のいずれかに記載の半導体装置。
- 前記第2の半導体チップは複数あって積層配置されていることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。
- 前記積層された第2の半導体チップ同士は貫通電極を介して接続されていることを特徴とする請求項4に記載の半導体装置。
- 前記第2の半導体チップは複数あって積層配置されており、前記複数の第2の半導体チップのうち少なくとも前記第1基板から最も遠くに配置する第2の半導体チップは、該第2の半導体チップの回路形成層が前記第1基板の反対側を向くように配置されていることを特徴とする請求項1又は2のいずれかに記載の半導体装置。
- 前記積層された第2の半導体チップ同士は貫通電極を介して接続されていることを特徴とする請求項6に記載の半導体装置。
- 前記複数の第2の半導体チップのうち、前記第1基板から最も遠くに配置する第2の半導体チップは前記第1基板の電極とワイヤによっても接続されていることを特徴とする請求項6又は7のいずれかに記載の半導体装置。
- 前記第1の半導体チップは入出力回路を備え、前記第2の半導体チップはDRAMを備えていることを特徴とする請求項1から8のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010139550A JP2012004432A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010139550A JP2012004432A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012004432A true JP2012004432A (ja) | 2012-01-05 |
Family
ID=45536060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010139550A Pending JP2012004432A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012004432A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10340200B2 (en) | 2016-12-20 | 2019-07-02 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
-
2010
- 2010-06-18 JP JP2010139550A patent/JP2012004432A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10340200B2 (en) | 2016-12-20 | 2019-07-02 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10692842B2 (en) | Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows | |
US9515053B2 (en) | Microelectronic packaging without wirebonds to package substrate having terminals with signal assignments that mirror each other with respect to a central axis | |
US9423824B2 (en) | Stub minimization for multi-die wirebond assemblies with parallel windows | |
US7598617B2 (en) | Stack package utilizing through vias and re-distribution lines | |
US8441111B2 (en) | Stub minimization for multi-die wirebond assemblies with parallel windows | |
US9373565B2 (en) | Stub minimization for assemblies without wirebonds to package substrate | |
TWI502723B (zh) | 多晶粒堆疊封裝結構 | |
EP2764513B1 (en) | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate | |
US9472253B2 (en) | Semiconductor device including spiral data path | |
JP2014529201A (ja) | 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化 | |
JP2013183120A (ja) | 半導体装置 | |
US9165893B2 (en) | Semiconductor device including coupling conductive pattern | |
TW202101726A (zh) | 具有中介件的堆疊半導體封裝件 | |
TW202205559A (zh) | 包含中介層的半導體封裝 | |
JP4836110B2 (ja) | マルチチップモジュール | |
JP2012138401A (ja) | 半導体装置の製造方法 | |
JP2012004432A (ja) | 半導体装置 | |
JP2013243255A (ja) | 半導体装置 |