JP2008004853A - 積層半導体装置およびモジュール - Google Patents

Abstract

【課題】上層の半導体チップへの給電効率の向上と上下の半導体チップ間の電源ノイズ干渉の低減を可能とし、低電源ノイズを実現し、積層半導体装置（ＣｏＣ）の高速化に寄与する技術を提供する。
【解決手段】積層半導体装置において、積層されている半導体チップ１と半導体チップ１の間にインターポーザ１１を挿入する。このインターポーザ１１は、セラミックなどの高誘電材料であるという特徴を生かすことで、高容量による電荷貯蔵機能と小サイズのフィルタ機能を併せ持つ。このような機能を有するセラミックインターポーザを利用することで、上層の半導体チップへの給電能力向上と上下の半導体チップ間のノイズ干渉低減を実現する。
【選択図】図３

Description

本発明は、情報処理装置などに用いられる半導体装置に関し、特に、高集積化のために半導体チップを積層した、いわゆるチップ・オン・チップ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ：ＣｏＣ）構造の積層半導体装置、およびそれを搭載したモジュールに適用して有効な技術に関する。

例えば、半導体装置において、実装密度の向上による小サイズ化や高速化を目的に、複数の半導体チップを一つのパッケージに実装するマルチチップパッケージ（ＭＣＰ）や、機能の異なる複数の半導体チップを１パッケージ化してシステムＬＳＩ化したシステムインパッケージ（ＳｉＰ）の利用が年々増加している。

このような複数の半導体チップを１パッケージ化する技術の中で、特に有望視されているのが貫通電極を用いた垂直接続型のチップ・オン・チップ（ＣｏＣ）構造である。現在主流のワイヤボンディングで積層したチップ間を電気的に接続するものに比べて、チップ間の信号を最短経路で接続できるためにチップ間の信号ロスが小さいなど、電気特性に優れているためである。

このようなＣｏＣ構造を有する半導体装置の例として、特許文献１，２のように高速Ｉ／Ｏを有する同一の半導体チップを縦積みしたＣｏＣや、特許文献３のようにＩ／Ｏ回路とコア回路を分離して、Ｉ／Ｏ回路の上に複数のコア回路のチップを積層したＤＲＡＭのＣｏＣがある。
特開２００３−４６０５７号公報 米国特許第６７１７２５１（Ｂ２）号明細書 特開２００４−３２７４７４号公報

ところで、ＣｏＣのような積層半導体装置では、前述したとおり、貫通電極を使って上下の半導体チップを繋ぐために信号波形の劣化が少なく、信号品質（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ：Ｓ．Ｉ．）の面では良好な特性が得られる。一方で、電源品質（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ：Ｐ．Ｉ．）の面では、以下の２つの課題がある。

（１）上層の半導体チップへの給電能力の劣化
ＣｏＣのような積層半導体装置の場合、積層数が増えると、上層のチップ程給電に遅延が発生する。すなわち、上層ほど周波数の高いスイッチ切り替えに追従する電荷の供給効率が悪くなる。

（２）上下に隣接した半導体チップ間の電源ノイズ干渉の増加
ＣｏＣでは、積層した半導体チップの厚さを薄くするために、チップ一枚の厚さを非常に薄くしている。現行技術では約５０μｍの厚さである。このため、電源・グランドの貫通電極を介して、従来はチップの中だけにとどまっていた高周波（ＧＨｚ超）の電源ノイズが干渉し合い、問題となる。

そこで、本発明の目的は、前記課題を解決し、上層の半導体チップへの給電効率の向上と上下に隣接した半導体チップ間の電源ノイズ干渉の低減を可能とし、低電源ノイズを実現し、積層半導体装置（ＣｏＣ）の高速化に寄与する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、上記目的を達成するため、以下２点を実現する技術を提供する。

（１）上層の半導体チップへの給電効率の向上
（２）上下に隣接した半導体チップ間の電源ノイズ干渉の低減
本発明では、積層されている半導体チップと半導体チップの間にインターポーザ（たとえばセラミックインターポーザ）を挿入することで課題を解決する。このセラミックインターポーザは、セラミックが高誘電材料であるという特徴を生かし、電荷貯蔵部とフィルタ部を有する。すなわち、高誘電材料であるために、インターポーザ内に平行平板電極を作成すれば高容量のコンデンサを形成することができ、また、高誘電率に由来する伝搬速度の低さを利用することで、小サイズでありながらカットオフ周波数が数ＧＨｚのフィルタ効果を得ることができる構造を形成できる。

また、インターポーザは、積層されている半導体チップのピン配置に合わせたピン配置を有することが特徴でもある。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、インターポーザ（たとえばセラミックインターポーザ）を挿入することで、以下２点が実現できる。

（１）インターポーザの電荷貯蔵部から上層の半導体チップへの電荷供給を行うことで、上層の半導体チップへの給電性能を向上することができる。

（２）インターポーザのフィルタ部により、インターポーザを介した上下の半導体チップ間の電源ノイズ干渉を低減することができる。

その結果、低電源ノイズを実現し、積層半導体装置（ＣｏＣ）の高速化に寄与することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には原則として同一の符号を付し、その繰り返しの説明を省略する。

本発明の実施の形態の説明の前に、従来技術のＣｏＣ構造と、従来技術におけるＰｏｗｅｒ Ｉｎｇｅｇｒｉｔｙの問題について、図１（特許文献１，２に相当する検討技術）を用いて説明する。

図１に示すように、ＣｏＣは、複数（この図では８枚）の半導体チップ１が貫通電極２（図中、Ｓ，Ｖ，Ｇはそれぞれ、信号、電源、グランド用の電極を示す）によって電気的に接続された構造を取り、このように同一の半導体チップ１を縦積みして１枚のパッケージ基板３に搭載されて、システムのプリント回路基板１３と信号・電荷の授受を行う。

ここで、Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙの観点で、このＣｏＣを見ることにする。まず、低い周波数（〜数ＭＨｚ）においては、プリント回路基板１３の電源、特に基板上に搭載されたデカップリングコンデンサ１２−１より電荷の供給が行われる。中周波（数ＭＨｚ〜数百ＭＨｚ）になると、パッケージ基板３の中の電源の配線６やパッケージ基板３内のＶＩＡや配線のインダクタンスの影響で、基板上のデカップリングコンデンサ１２−１による電荷供給では間に合わなくなり、コンデンサ１２−２が主な電荷給電部として働く。さらに高い周波数（数百ＭＨｚ〜数ＧＨｚ）になると、パッケージ基板３上のコンデンサ１２−２だけでも十分ではなく、チップ内のオンチップキャパシタによる電荷供給が行われることになる。

ＣｏＣのＰｏｗｅｒ Ｉｎｔｅｇｒｉｔｙで問題になるのは、前記の周波数のうち、中周波と高周波の部分である。中周波から高周波で用いられるオンパッケージコンデンサは小容量の場合が殆どであるため、上層部の半導体チップまで十分に電荷が行き渡らないことと、周波数が高くなると貫通電極の部分のインダクタンスの影響により電荷供給能力が低下してしまうためである。

さらに電源ノイズの観点では、ＣｏＣ構造によるチップ間の距離短縮がマイナスに作用する。チップ内のＭＯＳの切り替わり時の電荷移動に伴い発生する電源ノイズは、スイッチの立ち上がり時間の逆数程度の高周波成分を有するが、これは従来、チップの外には出てこない周波数帯であったため、チップ内だけで閉じる話であった。しかし、チップ間隔が１００μｍ以下と極小となったＣｏＣでは、これらノイズがチップ間を伝搬する問題が発生し、特に積層数が多くなると互いに干渉し合い、大きな問題になってしまう。

また、図２（特許文献３に相当する検討技術）に示したＣｏＣは、Ｉ／Ｏ回路とコア回路を分離した例で、Ｉ／Ｏ回路のＩ／Ｏチップ１０の上にコア回路の複数（この図では７枚）の半導体チップ１を積層して１枚のパッケージ基板３に搭載した例である。図中、２−１，２−２，２−３はそれぞれ、電源、信号、グランド用の貫通電極を示す。また、９はコアチップ−Ｉ／Ｏチップ貫通電極を示す。

以上のような従来技術の問題を解決した、本発明の各実施の形態を以下において具体的に説明する。なお、各実施の形態の説明においては、貫通電極を貫通ＶＩＡと言う場合もある。

（実施の形態１）
本発明の実施の形態１の積層半導体装置を、図３、図４を用いて説明する。図３はインターポーザを用いたＣｏＣ構造の基本形を示した説明図、図４はセラミックインターポーザの実装方法の一例を示した説明図である。

実施の形態１の積層半導体装置は、複数（この図では７枚）の半導体チップ１が信号電極Ｓ、電源電極Ｖ、グランド電極Ｇの貫通電極２によって電気的に接続され、任意の半導体チップ１間にインターポーザ１１が挿入されたＣｏＣ構造を取り、１枚のパッケージ基板３に搭載され、モールド樹脂５でモールドされて構成される。パッケージ基板３は、上面に積層された半導体チップ１の各電極に接続したバンプボール８と電気的に接続されるパッケージ基板内配線６が下面のＢＧＡボールパッド７まで引き回され、これらのＢＧＡボールパッド７にＢＧＡボール４が搭載される。

実施の形態１では、従来技術の問題を解決するために、図３のように積層半導体装置の積層した半導体チップ１の途中にインターポーザ１１を挟み、電荷供給の中継地点を設ける。この中継地点であるインターポーザ１１には、（１）電荷貯蔵機能、（２）ノイズフィルタ機能があり、先に述べた中周波から高周波の電源ノイズの問題を解決する。

具体的なインターポーザ１１の実装イメージを、図４を用いて説明する。図４の１−１，１−２は積層半導体装置の中の半導体チップであり、この間にインターポーザ１１を挿入する。

インターポーザ１１の上下両面には、積層した半導体チップ１―１，１−２の電源電極、グランド電極、信号電極と同じ配置で同じ用途の電源電極Ｖ、グランド電極Ｇ、信号電極Ｓを有する。信号電極は、インターポーザ１１の両面を最短経路で貫通するようなＶＩＡと繋がる。このＶＩＡの周囲は一回り大きいグランドＶＩＡで囲まれ、信号のリターンパスが確保されている。電源電極とグランド電極は、インターポーザ１１内の特殊な電極パターンを介して、上下面で電気的に繋がっている。この特殊な電極パターンとは、電源−グランド間を一定値以上の容量値を持たせるための平行平板構造と、電源部に低域通過フィルタや帯域阻止フィルタの機能を持たせるための電極パターンのことである。

なお、インターポーザ１１の材料としては、前記の電荷貯蔵機能とフィルタ機能を持たせるために高誘電率のセラミックを用いるのが良い。このため、以降、インターポーザ１１はセラミックで構成されていることを前提に説明する。ただし、材料をセラミックに限定する必要はなく、高誘電率でＳｉと同程度の熱膨張係数を有するものであれば何でも良い。

以上のようなセラミックインターポーザ１１を、半導体チップ１−１，１−２の電極に付けられたバンプボール８−２，８−１を介して電気的に接続することで、図３で示した積層半導体装置が作られる。

以下、実施の形態２から実施の形態５は、実施の形態１で述べたインターポーザ１１の内部機能配置、すなわち電荷貯蔵部やフィルタ部をインターポーザ１１のどこに配置するかの実施の形態を挙げる。

（実施の形態２）
本発明の実施の形態２の積層半導体装置を、図５を用いて説明する。図５はセラミックインターポーザ（基本形）の内部機能配置の等価回路を示した説明図である。

実施の形態２は、インターポーザの基本形であり、これを図５を用いて説明する。図５では、図面の簡単化のために電源・グランド電極を１対ずつしか記述しておらず、また信号電極も省略しているが、実際には複数対の電源・グランド電極があり、また貫通信号電極も複数ある。

図５で示すインターポーザの内部機能配置では、上部に電荷貯蔵部１４、下部にフィルタ部１５を配置して、インターポーザの上下方向に極性を持たせているのが特徴である。

このインターポーザを使うことで、インターポーザより上に実装されている半導体チップに優先的にインターポーザ内に蓄えられて電荷を供給することができ、上下間のノイズは下部のフィルタ部１５でカットできる。この構造の利点は、電荷貯蔵部１４を片側のみに構成することで、セラミックインターポーザのサイズ（厚さ）を最小限に抑えられることにある。

（実施の形態３）
本発明の実施の形態３の積層半導体装置を、図６を用いて説明する。図６はセラミックインターポーザ（対称タイプ）の内部機能配置の等価回路を示した説明図である。

実施の形態３の対称形インターポーザについて、図６を用いて説明する。図６では、図５と同様に図面の簡単化のために電源・グランド電極を１対ずつしか記述しておらず、また信号電極も省略しているが、実際には複数対の電源・グランド電極があり、また貫通信号電極も複数ある。

図６で示すインターポーザの内部機能配置では、上部に電荷貯蔵部１４−１、中央部にフィルタ部１５、さらに下部に電荷貯蔵部１４−２を配置し、インターポーザの上下方向に極性がないようにしたことが特徴である。

このインターポーザを使うことで、インターポーザの上下に実装されている半導体チップの両方に同様に電荷の供給ができ、さらに上下間のノイズを中央部のフィルタ部１５でカットできる。この構造の利点は、インターポーザが上下対称形であるため、実装時にインターポーザの極性を配慮する必要がないことと、下部の半導体チップへも給電が可能なことが挙げられる。

（実施の形態４）
本発明の実施の形態４の積層半導体装置を、図７を用いて説明する。図７はセラミックインターポーザ（信号無し・非対称タイプ）の内部機能配置の等価回路を示した説明図である。

実施の形態４の信号無し・非対称タイプインターポーザについて、図７を用いて説明する。図７では、図５と同様に図面の簡単化のために電源・グランド電極を１対ずつしか記述していないが、実際には複数対の電源・グランド電極がある。また、このインターポーザには貫通信号電極は存在しない。また、電極は上部には存在せず、下部のみに存在する。

図７で示すインターポーザの内部機能配置では、右半分に電荷貯蔵部１４、左半分にフィルタ部１５を配置し、左右で極性があることが特徴である。

このインターポーザは、実施の形態２，３のインターポーザのように挟み込んで使うタイプではなく、積層した半導体チップの上部等に使われるタイプである。使い方の詳細は、後に示す実施の形態１２や実施の形態１３で示す。

インターポーザの右側電極部より下部の半導体チップに電荷の供給ができ、左側電極に接続された半導体チップと右側電極に接続された半導体チップ間のノイズ干渉を抑制できる。この構造の利点は、貫通信号電極を必要としないことである。

なお、図７では、インターポーザの左右で極性を持たせているが、実際にはフィルタ部を介した電源・グランドのループ状給電経路ができれば、どのような配置でも良い。

（実施の形態５）
本発明の実施の形態５の積層半導体装置を、図８を用いて説明する。図８はセラミックインターポーザ（信号無し・対称タイプ）の内部機能配置の等価回路を示した説明図である。

実施の形態５の信号無し・対称タイプインターポーザについて、図８を用いて説明する。図８では、図７と同様に図面の簡単化のために電源・グランド電極を１対ずつしか記述していないが、実際には複数対の電源・グランド電極があり、貫通信号電極は存在しない。また、電極は上部には存在せず、下部のみに存在する。

図８で示すインターポーザの内部機能配置では、左側に電荷貯蔵部１４−１、中央にフィルタ部１５、右側に電荷貯蔵部１４−２を配置し、左右で極性がないことが特徴である。

このインターポーザは、実施の形態４と同様、積層した半導体チップの上部等に使われるタイプである。使い方の詳細は、後に示す実施の形態１２や実施の形態１３で示す。

インターポーザの右側電極部と左側電極部から下部に実装された半導体チップに電荷の供給ができ、左側電極に接続された半導体チップと右側電極に接続された半導体チップ間のノイズ干渉を抑制できる。この構造の利点は、貫通信号電極を必要としないことと、極性がないことである。

以上、実施の形態２から実施の形態５まで、インターポーザ内の機能配置構成の実施の形態について示した。

次に、実施の形態６から実施の形態９を用いて、インターポーザ内部電極構造の実施の形態を示す。なお、実施の形態６から実施の形態９では、電源電極パターンにフィルタ用の特殊パターンを形成しているが、グランドにそのようなパターンを形成しても良い。

（実施の形態６）
本発明の実施の形態６の積層半導体装置を、図９を用いて説明する。図９はスパイラルインダクタによるインターポーザ内フィルタ構成を示した説明図である。

まず、実施の形態６のスパイラルインダクタタイプのフィルタを有するインターポーザについて、図９を用いて説明する。この実施の形態におけるインターポーザの機能配置は実施の形態２に従うが、同様の考え方で実施の形態３から５のインターポーザも実現可能である。

図９は、インターポーザ内部の電極パターン構造を図示している。構造上重要な部分を見易くするために、電源（Ｖ）用ＶＩＡ３２で貫通する電源電極と、グランド（Ｇ）用ＶＩＡ３３で貫通するグランド電極の、電源・グランド電極を１対ずつしか記述していないが、実際には複数の電源・グランド電極がある。また、貫通する信号電極の記述を省略しているが、実際には複数の信号電極が存在する。また、電極間は高誘電体セラミックで充填されているが、それも記述を省略している。

図９では、電源層を３層（Ｖ１，Ｖ２，Ｖ３）、グランド層を３層（Ｇ１，Ｇ２，Ｇ３）の計６層の層構成の場合を例示するが、電源・グランド層の層数はこれ以上でもこれ以下でも良い。

図中、１６と１７はそれぞれコンデンサ用電源電極とコンデンサ用グランド電極の平板電極であり、両者が対向して近接し合うことで平行平板コンデンサを形成している。すなわち、Ｖ１層とＧ１層がインターポーザ内の電荷貯蔵部を形成している。この時の容量Ｃｐは、以下の式（１）で表される。

ただし、ε_０は真空中の誘電率、ε_ｒはセラミックインターポーザの誘電体部の比誘電率、Ｓは平行平板面積、ｄは平行平板間距離である。

これより下層の電源層、すなわちＶ２層とＶ３層では、図中、１９−１，１９−２に示すとおり、フィルタ用グランド電極１８−１，１８−２に対して、スパイラルインダクタ用電源配線の形状を取っている。これの単位長あたりのインダクタンス値Ｌｐは、以下の式（２）のように近似的に算出できる。

ここで、μ_０は真空中の透磁率、μ_ｒはセラミックインターポーザの誘電体部の比透磁率、ｗは配線幅、ｄは配線とグランド面間の距離である。

この（式２）Ｌｐと（式１）で求めたＣｐにより、ＬＣフィルタが構成される。このフィルタは低域通過フィルタ（ローパスフィルタ：ＬＰＦ）であり、以下の式（３）のカットオフ周波数ｆｃを有する。

以上述べたとおり、図９のような電極構成により、上部は電荷貯蔵部、下部はフィルタ部となるインターポーザを構成できることが示された。

このインターポーザのフィルタ特性を決めるのは、スパイラルインダクタにより形成されるインダクタＬｐと電荷貯蔵部の容量Ｃｐである。ＬＰＦであるため、カットオフ周波数以上のノイズを低減できるという利点がある。

（実施の形態７）
本発明の実施の形態７の積層半導体装置を、図１０を用いて説明する。図１０はＥＢＧによるインターポーザ内フィルタ構成を示した説明図である。

次に、実施の形態７のＥＢＧ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｂａｎｄ Ｇａｐ）タイプのフィルタを有するインターポーザについて、図１０を用いて説明する。この実施の形態におけるインターポーザの機能配置は実施の形態２に従うが、同様の考え方で実施の形態３から５のインターポーザも実現可能である。

図１０は、図９と同様にインターポーザ内部の電極パターン構造を図示している。構造上重要な部分を見易くするために、電源・グランド電極を１対ずつしか記述していないが、実際には複数の電源・グランド電極がある。また、信号電極の記述を省略しているが、実際には複数の信号電極が存在する。また、電極間は高誘電体セラミックで充填されているが、それも記述を省略している。

図１０では、図９と同様に電源層を３層（Ｖ１，Ｖ２，Ｖ３）、グランド層を３層（Ｇ１，Ｇ２，Ｇ３）の計６層の層構成の場合を例示するが、電源・グランド層の層数はこれ以上でもこれ以下でも良い。

図中、１６と１７のＶ１層とＧ１層は、実施の形態６と同様に平行平板により電荷貯蔵部を形成している。

これより下層の電源層、すなわちＶ２層とＶ３層では、図中、２０−１，２０−２に示すとおり、周期的に大小の正方形電極が繰り返すＥＢＧ用電源電極の形状を取っている。これがＥＢＧ構造である。ＥＢＧは、文献「”Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ Ｉｓｏｌａｔｉｏｎ Ｍｅｔｈｏｄｓ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｍｉｘｅｄ Ｓｉｇｎａｌ Ｓｙｓｔｅｍｓ．”，Ｅｌｅｃｔｒｉｃａｌ Ｄｅｓｉｇｎ ｏｆ Ａｄｖａｎｃｅｄ Ｐａｃｋａｇｉｎｇ ａｎｄ Ｓｙｓｔｅｍｓ ２００４，ｐｐ．１−１７」の例にあるように、周期的なインピーダンスポテンシャルを有する構造により電磁波の伝搬を制御し、不要波の伝搬を阻止することのできる帯域阻止フィルタ（Ｂａｎｄ Ｅｌｉｍｉｎａｔｅ Ｆｉｌｔｅｒ：ＢＥＦ）として使えるものである。ＥＢＧの構造としては、図１０に挙げたもの以外にも幾つかあるが、ここではこの形状を代表として説明する。当然、他のＥＢＧ構造を利用しても構わない。

このタイプのＥＢＧでは、以下の式（４）に示す周波数ｆｃ，_ｅｂｇを中心とした周波数帯域の電磁波の伝搬を遮蔽する。

ここで、ｃは光速、ε_ｒはセラミックインターポーザの誘電体部の比誘電率、ＬはＥＢＧ構造の電源パターンの大きい正方形の一辺の長さである。

ＥＢＧ構造は高い遮蔽率を有することが特徴であり、周波数ｆｃ，_ｅｂｇの近傍のノイズ伝搬を大幅に低減できる利点がある。

（実施の形態８）
本発明の実施の形態８の積層半導体装置を、図１１を用いて説明する。図１１はスタブによるインターポーザ内フィルタ構成を示した説明図である。

次に、実施の形態８のスタブタイプのフィルタを有するインターポーザについて、図１１を用いて説明する。この実施の形態におけるインターポーザの機能配置は実施の形態２に従うが、同様の考え方で実施の形態３から５のインターポーザも実現可能である。

図１１は、図９と同様にインターポーザ内部の電極パターン構造を図示している。構造上重要な部分を見易くするために、電源・グランド電極を１対ずつしか記述していないが、実際には複数の電源・グランド電極がある。また、信号電極の記述を省略しているが、実際には複数の信号電極が存在する。また、電極間は高誘電体セラミックで充填されているが、それも記述を省略している。

図１１では、図９と同様に電源層を３層（Ｖ１，Ｖ２，Ｖ３）、グランド層を３層（Ｇ１，Ｇ２，Ｇ３）の計６層の層構成の場合を例示するが、電源・グランド層の層数はこれ以上でもこれ以下でも良い。

図中、１６と１７のＶ１層とＧ１層は、実施の形態６と同様に平行平板により電荷貯蔵部を形成している。

これより下層の電源層、すなわちＶ２層とＶ３層では、図中、２１−１，２１−２に示すようにスタブ用電源配線を有している。このスタブ用電源配線の遠端は開放状態であり、このようなオープンスタブの場合、ＢＥＦの特性を有する。

オープンスタブ型ＢＥＦでは、以下の式（５）に示す周波数ｆｃ，_ｓｔｂの近辺の電磁波の伝搬を遮蔽する。

ここで、ｃは光速、ε_ｒはセラミックインターポーザの誘電体部の比誘電率、Ｌｓはスタブ長である。

オープンスタブ型ＢＥＦでは、スタブ長の異なる複数のオープンスタブ配線を使えば、２つの周波数の近傍で電磁波伝搬を抑制できるのが特徴である。例えば、図１１の例で、Ｖ２とＶ３をそれぞれ違うスタブ長にすれば、異なる２つのカットオフ周波数を持たせることができる。

（実施の形態９）
本発明の実施の形態９の積層半導体装置を、図１２を用いて説明する。図１２は電極位置変更によるインターポーザ内フィルタ構成を示した説明図である。

最後に、実施の形態９の電極位置変更タイプのフィルタを有するインターポーザについて、図１２を用いて説明する。この実施の形態におけるインターポーザの機能配置は実施の形態２に従うが、同様の考え方で実施の形態３から５のインターポーザも実現可能である。

図１２は、図９と同様にインターポーザ内部の電極パターン構造を図示している。構造上重要な部分を見易くするために、電源（Ｖａ）用ＶＩＡ３２−１、電源（Ｖｂ）用ＶＩＡ３２−２で貫通する電源電極と、グランド（Ｇ）用ＶＩＡ３３で貫通するグランド電極の、電源電極を２対とグランド電極を１対しか記述していないが、実際にはより多くの電源・グランド電極がある。また、信号電極の記述を省略しているが、実際には複数の信号電極が存在する。また、電極間は高誘電体セラミックで充填されているが、その記述も省略している。

図１２では、電源層を２層（Ｖ１，Ｖ２）、グランド層を２層（Ｇ１，Ｇ２）の計４層の層構成の場合を例示するが、電源・グランド層の層数はこれ以上でもこれ以下でも良い。

図中、１６と１７のＶ１層とＧ１層は、実施の形態６と同様に平行平板により電荷貯蔵部を形成している。ただし、これまでの実施の形態と異なり、電源電極毎に個別に電源面を有している。また、Ｖ２層でＶ１層に対して電極の位置を入れ替えている。これにより、インダクタンスを稼ぐことができる。このタイプのＬＰＦでは、同一のインターポーザ内で遠い電極と位置を交換するほどループインダクタンスが大きくなるので、インダクタンスを大きく稼げる。

また、電極毎に異なるカットオフ周波数を持たせられるのが特徴である。

以上、実施の形態６から実施の形態９まで、インターポーザ内部電極構造の実施の形態を示した。

次に、これまで示したインターポーザを実装した積層半導体装置や積層半導体装置を搭載した基板の実施の形態を示す。

積層半導体装置の例として、まず、実施の形態１を再度簡単に説明すると共にインターポーザ部の電気特性に関して条件式を与える。実施の形態１では、主として実施の形態２に示したインターポーザを積層した半導体チップの中間部に挿入した実施の形態である。これにより、上層の半導体チップへの電荷供給能力向上と上下の半導体チップ間ノイズ伝搬の抑制を実現している。なお、この時にインターポーザが有する電荷貯蔵部の容量Ｃｐの条件式（６）は、以下の通りとなる。

ここで、Ｎはインターポーザより上層にある半導体チップの数、Ｃｓは半導体チップ１つ当たりのスイッチＣＭＯＳのスイッチング時に充放電されるチップ内容量の総和、Ｖｄｄは電源電圧、ΔＶは許容電源ノイズ量、Ｃ_ｏｎｃはオンチップキャパシタに代表されるＶｄｄ−ＧＮＤ間の静的容量の総和であり、これは静止状態にある回路容量も含む。静的容量とは常に充電されている容量の事である。

このようなスイッチングでの充放電時における、スイッチCMOS周囲の電荷供給能力の大小がノイズ量ΔVの大小を決める。一般的には静止状態にあるチップ内のVG間容量をCq’,動作状態にあるMOSの前記容量をCs’とすると、ΔV/Vdd=Cs’/(Cs’+Cq’)で与えられる。この式を本特許向けに拡張したのが式（６）であり、前式のCq’にNConc+Cpを、Cs’にNCsを代入し、ΔV<<Vddを仮定すれば、容易に導出できる。

通常、許容ノイズ量は、電源電圧の５％程度と定めるので、Ｖｄｄ／ΔＶ＝２０を当てはめれば良い。この式が意味するところは、スイッチするときに必要な容量とオンチップパスコンの容量の差分が１つの半導体チップが必要とする容量の不足分であり、それをＮ個分補える容量をインターポーザが有する必要があるということである。足りない場合、インターポーザ下部のフィルタ特性に邪魔されて、供給できないために問題が起こる。

なお、カットオフ周波数の設定は、搭載した半導体チップの電源ノイズ周波数プロファイルによって選択すれば良いが、通常は半導体チップのクロック周波数が適当である。

以上がインターポーザに要求される電気特性である。これを踏まえた上で、積層半導体装置の実施の形態として、実施の形態１０から実施の形態１４を示すことにする。

（実施の形態１０）
本発明の実施の形態１０の積層半導体装置を、図１３を用いて説明する。図１３は半導体チップとセラミックインターポーザを交互に積層した構造を示した説明図である。

まず、実施の形態１０は、インターポーザを全ての積層した半導体チップの間に挟んだ積層半導体装置であり、これを図１３に示す。この場合、半導体チップ１の間に挟んだインターポーザ１１−１，１１−２，１１−３は、式（６）で示した、セラミックインターポーザに要求される容量は最小で済み、最も安定した電荷供給とノイズ抑制が実現できる。ただし、セラミックインターポーザを最も多く要するために、高コストと半導体装置の厚さが厚くなると言うデメリットもある。

なお、ここでは図示しないが、実施の形態１と実施の形態１０の間をとるような実装方法を採用した積層半導体装置でも良い。つまり、２つ以上インターポーザを挿入するが、全ての半導体チップ間に挿入するほどは多く入れないというタイプである。

（実施の形態１１）
本発明の実施の形態１１の積層半導体装置を、図１４を用いて説明する。図１４は中間に実施の形態３のセラミックインターポーザを挿入した構造を示した説明図である。

実施の形態１１は、実施の形態３の対称形インターポーザを利用した実装例であり、これを図１４に示す。このタイプのインターポーザは、上下の半導体チップ１に給電できる構造を有しているので、図１４のように中央よりも上部に配置した方が良い。図１４の例では、インターポーザ１１の２つの電荷貯蔵部にそれぞれ２つの半導体チップ分の電荷を貯蔵できるようになっているので、上から３番目に実装することで、バランス良く給電できる。

（実施の形態１２）
本発明の実施の形態１２の積層半導体装置を、図１５を用いて説明する。図１５は信号電極無しタイプのセラミックインターポーザを使った構造を示した説明図である。

実施の形態１２は、実施の形態４や実施の形態５のようなインターポーザを利用した実装例であり、これを図１５に示す。この例では、７層に積層した半導体チップ１の場合を示しており、インターポーザ１１は最上層の半導体チップの上に配置されている。図中、２−１，２−２，２−３，２−４は、パッケージ基板３から積層した半導体チップ１へ給電するための貫通電極（ＶＩＡ）を示しており、その途中にある３１−１，３１−２，３１−３，３１−４はその半導体チップ１とは電気的に接触していない非接触貫通電極（ＶＩＡ）である。

つまり、貫通電極２−１，２−２は積層した半導体チップのうち下層の４層分のみに給電を行い、貫通電極２−３，２−４は上層の４層分の半導体チップに給電を行っている。下層の３層で発生した電源ノイズが上層の４層に伝わるのに、非接触貫通電極３１−１，３１−２とインターポーザ１１を介して、貫通電極２−３，２−４に伝わるため、インターポーザ部で遮蔽できる。また、上層の４層の半導体チップの電荷給電は、インターポーザ１１より貫通電極２−３，２−４を通じて行うことができる。これのメリットは、インターポーザ１１に信号電極がないので、同一の電源・グランドピン配置の様々な半導体チップに使える点である。ただし、全ての積層した半導体チップの電源・グランドピンに非接触貫通ＶＩＡを設けなければならないデメリットもある。

（実施の形態１３）
本発明の実施の形態１３の積層半導体装置を、図１６を用いて説明する。図１６はセラミックインターポーザを使った積層半導体システムの構造の一例を示した説明図である。

実施の形態１３は、実施の形態４や実施の形態５のようなインターポーザを利用した実装例であり、これを図１６に示す。実施の形態１２では、積層した半導体チップの上部に搭載したが、実施の形態１３ではパッケージ基板３およびプリント回路基板１３を介して、このプリント回路基板１３の裏面にインターポーザ１１が実装される。働きは、実施の形態１２と同様である。この場合、インターポーザ１１は半導体チップ１より大きい構造を取れるために、大容量を稼げるのがメリットである。ただし、プリント回路基板１３のＶＩＡやパッケージ基板３の電源・グランド配線が十分に低いインピーダンスでないと、電荷供給性能が得られない点に問題がある。

（実施の形態１４）
本発明の実施の形態１４の積層半導体装置を、図１７を用いて説明する。図１７はＩ／Ｏ−コア分離構成におけるインターポーザの適用例の構造を示した説明図である。

実施の形態１４は、実施の形態２や実施の形態３のようなインターポーザを利用した実装例であり、これを図１７に示す。実施の形態１４は、図２に示す、Ｉ／Ｏ回路用のＩ／Ｏチップ１０とコア回路用の半導体チップ１が積層したタイプの積層半導体装置に用いられる。ノイズの大きいＩ／Ｏ回路のノイズを、図１７のようにインターポーザ１１を挿入することで遮蔽しつつ、上層のコア回路用の半導体チップ１への電荷供給をインターポーザ１１により行うことができる。

以下、実施の形態１５以降はこれまで説明したインターポーザとは異なる発想であるが、積層半導体装置のＰ．Ｉ．の課題を解決するという同一の目的を達成するためのものである。

（実施の形態１５）
本発明の実施の形態１５の積層半導体装置を、図１８を用いて説明する。図１８はフィルム型インターポーザを用いた構造を示した説明図である。

実施の形態１５は、フィルム型のインターポーザを利用した実施の形態であり、これの説明図を図１８に示す。フィルム型インターポーザ２２は、電源層とグランド層の２層からなる極薄のインターポーザである。図１８の左上（上は表、下は裏を示す）に、このインターポーザ２２の上面図を示すが、積層した半導体チップ１の電源電極、グランド電極の位置に合わせて、表と裏に電源電極Ｖ、グランド電極Ｇを構成している。表側左側のチップ接着部３８には電源電極Ｖとグランド電極Ｇと信号電極用の貫通孔３７がある。このインターポーザ２２内では、基本的に信号は通さないため、ただの孔となっている。一方、電源電極Ｖとグランド電極Ｇは、フィルム型インターポーザ２２の内層の電源・グランド層にそれぞれ接続される。これら電源・グランド層は、たわみ部３９を介して右側のチップ接着部４０に至る。右側では、裏面に電源電極Ｖ、グランド電極Ｇが配置される。

このような構造を有するフィルム型インターポーザ２２について、表側左面の電源・グランド電極を下層の半導体チップ１の電源・グランド電極に接続し、その上に上層の半導体チップ１を積層する。また、上層の半導体チップ１の電源・グランド電極に、フィルム型インターポーザ２２を折り曲げて、裏側右面の電源・グランド電極を接続する。

つまり、上層の半導体チップ１の電極への給電は、フィルム型インターポーザ２２を介して最上層から行われることになる。フィルム型インターポーザ２２の内部では、電源・グランド対向電極により電荷貯蔵機能があり、また、たわみ部３９の長さによりインダクタンスが発生し、ＬＣローパスフィルタの機能も有する。さらに、フィルタ機能を向上させたい場合は、実施の形態６から実施の形態８に示したような構造を取り入れても良い。

（実施の形態１６）
本発明の実施の形態１６の積層半導体装置を、図１９を用いて説明する。図１９は積層チップの電源・グランド電極形状を直方体構造とした例を示した説明図である。

実施の形態１６は、積層した半導体チップのバンプ電極部の構造を工夫して、電源・グランド間に容量を持たせた実施の形態であり、これのチップ上面から見た説明図を図１９に示す。図１９のように、信号電極（Ｓ）は通常通りの円形バンプであるが、電源電極（Ｖ）２３とグランド電極（Ｇ）２４は直方体（図では上面から見た正方形）の形状の電極とし、その間を高誘電材料の充填用誘電材料２７で充填する。このようにすることで、電極間で容量が形成される。この容量より、積層した各半導体チップに電荷を供給することができる。

（実施の形態１７）
本発明の実施の形態１７の積層半導体装置を、図２０を用いて説明する。図２０は積層チップの電源・グランド電極形状を凹凸構造とした例を示した説明図である。

実施の形態１７は、実施の形態１６と同様に電極部に容量を持たせた実施の形態であるが、さらに容量を稼ぐために電極の形状を工夫した物で、これのチップ上面から見た説明図を図２０に示す。図２０に示すように、電源電極（Ｖ）２５、グランド電極（Ｇ）２６の形状を単なる直方体から各隣接面に凹凸を有する形状に変更する。これにより、電源・グランド電極間の対向面積が大きくなるので、容量をさらに稼ぐことができる。

（実施の形態１８）
本発明の実施の形態１８の積層半導体装置を、図２１を用いて説明する。図２１は電荷貯蔵セラミック部品を用いた構造を示した説明図である。

実施の形態１８は、積層した半導体チップの最上層にインターポーザに相当する電荷貯蔵部品のみを搭載した場合であり、これの説明図を図２１に示す。このように、最上層に電荷貯蔵部品２８のみを搭載した場合には、半導体チップ１間の電源ノイズ干渉は許容するが、上層部の電荷供給不足を解消することができる。

（実施の形態１９）
本発明の実施の形態１９の積層半導体装置を、図２２を用いて説明する。図２２は上面にも給電基板を配置した構造を示した説明図である。

実施の形態１９は、積層した半導体チップの最上層にインターポーザに相当する基板を載せ、その上にコンデンサを配置し、ワイヤボンドで給電するタイプであり、これの説明図を図２２に示す。このように、最上層に基板３０を載せ、その上にコンデンサ１２−２を配置し、ワイヤボンド２９で給電するタイプでは、実施の形態１８と同様、半導体チップ１間の電源ノイズ干渉は許容するが、上層部の電荷供給不足を解消することができる。

以上、実施の形態１から実施の形態１９まで、積層半導体装置の実施の形態を示したが、最後に、このような積層半導体装置を搭載したモジュールの実施の形態を示す。

（実施の形態２０）
本発明の実施の形態２０の積層半導体装置を搭載したモジュールを、図２３を用いて説明する。図２３は積層半導体装置を搭載したモジュールの構成の一例を示した説明図であり、上側は上面図、下側は断面図を示す。

実施の形態２０のモジュールは、複数（この図では３個）のインターポーザ内蔵積層半導体装置３４−１，３４−２，３４−３や、１２−１デカップリングコンデンサなどがモジュール基板３６に搭載されて構成される。モジュール基板３６には、マザーボードに接続するためのマザーボード接続用電極３５が設けられている。

本実施の形態のモジュールにおいても、前記各実施の形態の積層半導体装置と同様の効果をモジュールとして得ることができる。

なお、モジュールには、単に、積層半導体装置を搭載したプリント回路基板などの構造体も含めるものとする。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＣｏＣ構造を有する様々な積層半導体装置、およびそれを搭載したプリント回路基板やモジュールなどに利用可能である。

従来技術（特許文献１，２に相当する検討技術）のＣｏＣ構造を示した説明図である。 従来技術（特許文献３に相当する検討技術）のＣｏＣ構造を示した説明図である。 本発明の実施の形態１の積層半導体装置において、インターポーザを用いたＣｏＣ構造の基本形を示した説明図である。 本発明の実施の形態１の積層半導体装置において、セラミックインターポーザの実装方法の一例を示した説明図である。 本発明の実施の形態２の積層半導体装置において、セラミックインターポーザ（基本形）の内部機能配置の等価回路を示した説明図である。 本発明の実施の形態３の積層半導体装置において、セラミックインターポーザ（対称タイプ）の内部機能配置の等価回路を示した説明図である。 本発明の実施の形態４の積層半導体装置において、セラミックインターポーザ（信号無し・非対称タイプ）の内部機能配置の等価回路を示した説明図である。 本発明の実施の形態５の積層半導体装置において、セラミックインターポーザ（信号無し・対称タイプ）の内部機能配置の等価回路を示した説明図である。 本発明の実施の形態６の積層半導体装置において、スパイラルインダクタによるインターポーザ内フィルタ構成を示した説明図である。 本発明の実施の形態７の積層半導体装置において、ＥＢＧによるインターポーザ内フィルタ構成を示した説明図である。 本発明の実施の形態８の積層半導体装置において、スタブによるインターポーザ内フィルタ構成を示した説明図である。 本発明の実施の形態９の積層半導体装置において、電極位置変更によるインターポーザ内フィルタ構成を示した説明図である。 本発明の実施の形態１０の積層半導体装置において、半導体チップとセラミックインターポーザを交互に積層した構造を示した説明図である。 本発明の実施の形態１１の積層半導体装置において、中間に実施の形態３のセラミックインターポーザを挿入した構造を示した説明図である。 本発明の実施の形態１２の積層半導体装置において、信号電極無しタイプのセラミックインターポーザを使った構造を示した説明図である。 本発明の実施の形態１３の積層半導体装置において、セラミックインターポーザを使った積層半導体システムの構造の一例を示した説明図である。 本発明の実施の形態１４の積層半導体装置において、Ｉ／Ｏ−コア分離構成におけるインターポーザの適用例の構造を示した説明図である。 本発明の実施の形態１５の積層半導体装置において、フィルム型インターポーザを用いた構造を示した説明図である。 本発明の実施の形態１６の積層半導体装置において、積層チップの電源・グランド電極形状を直方体構造とした例を示した説明図である。 本発明の実施の形態１７の積層半導体装置において、積層チップの電源・グランド電極形状を凹凸構造とした例を示した説明図である。 本発明の実施の形態１８の積層半導体装置において、電荷貯蔵セラミック部品を用いた構造を示した説明図である。 本発明の実施の形態１９の積層半導体装置において、上面にも給電基板を配置した構造を示した説明図である。 本発明の実施の形態２０の積層半導体装置を搭載したモジュールの構成の一例を示した説明図である。

符号の説明

１（１−１，２）…半導体チップ、２（２−１〜４）…貫通電極、３…パッケージ基板、４…ＢＧＡボール、５…モールド樹脂、６…パッケージ基板内配線、７…ＢＧＡボールパッド、８（８−１〜２）…バンプボール、９…コアチップ−Ｉ／Ｏチップ接続用貫通電極、１０…Ｉ／Ｏチップ、１１（１１−１〜３）…インターポーザ、１２（１２−１）…デカップリングコンデンサ、１２−２…コンデンサ、１３…プリント回路基板、１４（１４−１，２）…電荷貯蔵部、１５…フィルタ部、１６…コンデンサ用電源電極、１７…コンデンサ用グランド電極、１８（１８−１，２）…フィルタ用グランド電極、１９（１９−１，２）…スパイラルインダクタ用電源配線、２０（２０−１，２）…ＥＢＧ用電源電極、２１（２１−１，２）…スタブ用電源配線、２２…フィルムタ型インターポーザ、２３…電源電極、２４…グランド電極、２５…電源電極、２６…グランド電極、２７…充填用誘電材料、２８…電荷貯蔵部品、２９…ワイヤボンド、３０…基板、３１（３１−１〜４）…非接触貫通電極、３２（３２−１，２）…電源用ＶＩＡ、３３…グランド用ＶＩＡ、３４（３４−１〜３）…インターポーザ内蔵積層半導体装置、３５…マザーボード接続用電極、３６…モジュール基板、３７…貫通孔、３８…チップ接着部、３９…たわみ部、４０…チップ接着部。

Claims (22)

1. 複数の半導体チップを貫通電極によって積層方向に接続した積層半導体装置であって、
   前記半導体チップの表面に配置されている電源電極およびグランド電極と同一配置の電源電極およびグランド電極を有するインターポーザを備え、
   前記インターポーザは積層された前記半導体チップの間または最上層の前記半導体チップの上部に配置され、
   前記インターポーザと前記インターポーザと隣接する前記半導体チップとは電気的に接続されていることを特徴とする積層半導体装置。
2. 請求項１記載の積層半導体装置において、
   前記半導体チップの間に配置される前記インターポーザは複数からなることを特徴とする積層半導体装置。
3. 請求項２記載の積層半導体装置において、
   前記半導体チップと前記インターポーザとは交互に積層されることを特徴とする積層半導体装置。
4. 請求項１記載の積層半導体装置において、
   前記インターポーザは最上層に積層された前記半導体チップの上部に実装され、
   前記インターポーザの電源電極およびグランド電極は上層半導体チップ用と下層半導体チップ用の２種類があって、
   前記上層半導体チップ用の電極と前記下層半導体チップ用の電極は同数あり、
   前記上層半導体チップ用の電極は前記積層半導体装置の上層側半導体チップと第一の貫通ＶＩＡにより電気的に接続され、
   前記上層半導体チップ用の電極は前記上層側半導体チップより下層にある下層側半導体チップとは前記第一の貫通ＶＩＡにより電気的には接続されておらず、
   前記下層半導体チップ用の電極は前記積層半導体装置の前記下層側半導体チップと第二の貫通ＶＩＡにより電気的に接続され、
   前記下層半導体チップ用の電極は前記上層側半導体チップとは前記第二の貫通ＶＩＡにより電気的には接続されていないことを特徴とする積層半導体装置。
5. 請求項１記載の積層半導体装置において、
   前記半導体チップには信号入出力回路用のチップとコア回路用のチップの２種類があり、
   前記信号入出力回路用のチップと前記コア回路用のチップは同一配置の電源電極とグランド電極と信号電極とを有し、
   前記インターポーザは、前記信号入出力回路用のチップの電源電極とグランド電極と信号電極と同一配置の電源電極とグランド電極と信号電極を上面と下面に有し、
   前記インターポーザは積層された前記信号入出力回路用のチップと前記コア回路用のチップの間に挿入され、
   前記インターポーザと前記インターポーザの上下に配置されている前記半導体チップとは電気的に接続されていることを特徴とする積層半導体装置。
6. 請求項１記載の積層半導体装置において、
   前記インターポーザは高誘電材料で作られ、
   前記インターポーザには電源電極とグランド電極と信号電極の３種類の電極があって、
   前記電極は前記インターポーザの上下面に配置され、
   前記信号電極は前記インターポーザの上下を最短距離で貫通し、
   前記電源電極と前記グランド電極は前記インターポーザの内部において、
   上層部では高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
   下層部では上下の電源・グランド電極間において低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有することを特徴とする積層半導体装置。
7. 請求項１記載の積層半導体装置において、
   前記インターポーザは高誘電材料で作られ、
   前記インターポーザには電源電極とグランド電極と信号電極の３種類の電極があって、
   前記電極は前記インターポーザの上下面に配置され、
   前記信号電極は前記インターポーザの上下を最短距離で貫通し、
   前記電源電極と前記グランド電極は前記インターポーザの内部において、
   上層部では高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
   中層部では上下の電源・グランド電極間において低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有し、
   下層部では高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有することを特徴とする積層半導体装置。
8. 請求項４記載の積層半導体装置において、
   前記インターポーザは高誘電材料で作られ、
   前記インターポーザには上層半導体チップ用電源電極と下層半導体チップ用電源電極と上層半導体チップ用グランド電極と下層半導体チップ用グランド電極の４種類の電極があって、
   前記電極は前記インターポーザの片方の面のみに配置され、
   前記上層半導体チップ用電源電極と前記上層半導体チップ用グランド電極は前記インターポーザの内部において、
   高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
   前記上層半導体チップ用電極と前記下層半導体チップ用電極間が低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有することを特徴とする積層半導体装置。
9. 請求項４記載の積層半導体装置において、
   前記インターポーザは高誘電材料で作られ、
   前記インターポーザには上層半導体チップ用電源電極と下層半導体チップ用電源電極と上層半導体チップ用グランド電極と下層半導体チップ用グランド電極の４種類の電極があって、
   前記電極は前記インターポーザの片方の面のみに配置され、
   前記上層半導体チップ用電源電極と前記上層半導体チップ用グランド電極は前記インターポーザの内部において、
   高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
   前記下層半導体チップ用電源電極と前記下層半導体チップ用グランド電極は前記インターポーザの内部において、
   高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
   前記上層半導体チップ用電極と前記下層半導体チップ用電極間が低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有することを特徴とする積層半導体装置。
10. 請求項１記載の積層半導体装置において、
    前記インターポーザの内部の電源配線はスパイラルインダクタ構造を持ち、低域通過フィルタの機能を実現していることを特徴とする積層半導体装置。
11. 請求項１記載の積層半導体装置において、
    前記インターポーザの内部の電源配線は電極面積が１０倍以上異なる大小２種類の電極パターンを周期的に繰り返す構造を持ち、帯域阻止フィルタの機能を実現していることを特徴とする積層半導体装置。
12. 請求項１記載の積層半導体装置において、
    前記インターポーザの内部の電源配線はオープンスタブ構造を持ち、帯域阻止フィルタの機能を実現していることを特徴とする積層半導体装置。
13. 請求項１記載の積層半導体装置において、
    前記インターポーザは電荷貯蔵部を電源電極１つずつ個別に形成し、上部の電源電極と下部の電源電極の位置を入れ替える構造を持ち、低域通過フィルタの機能を実現していることを特徴とする積層半導体装置。
14. 請求項１記載の積層半導体装置において、
    前記インターポーザはフィルム型インターポーザからなり、
    積層されている前記半導体チップは上層側と下層側の２つに分類され、
    前記上層側の半導体チップと前記下層側の半導体チップは同一の電源電極とグランド電極と信号電極を有し、
    前記上層側の半導体チップと前記下層側の半導体チップの電源電極とグランド電極は前記フィルム型インターポーザを介して電気的に接続され、
    前記フィルム型インターポーザは信号電極の部分は貫通孔が空いており、
    前記フィルム型インターポーザの前記上層側の半導体チップの電源・グランド電極は裏側に配置され、
    前記下層側の半導体チップの電源・グランド電極は表側に配置され、
    前記フィルム型インターポーザを前記上層側の半導体チップと前記下層側の半導体チップの間に挿入して前記下層側の半導体チップの電源・グランド電極と前記フィルム型インターポーザの対応する表面電極とを電気的に接続し、
    前記フィルム型インターポーザを折り曲げて前記上層側の半導体チップの最上層チップ上面にある電源・グランド電極と前記フィルム型インターポーザの裏面にある電源・グランド電極を電気的に接続することを特徴とする積層半導体装置。
15. 請求項１４記載の積層半導体装置において、
    前記フィルム型インターポーザは高誘電材料で作成され、
    電源層とグランド層が対向して容量を形成していることを特徴とする積層半導体装置。
16. 請求項１５記載の積層半導体装置において、
    前記電源層の一部に、電源配線のスパイラルインダクタ構造で実現する低域通過フィルタ、インピーダンスの異なる電極パターンを周期的に繰り返す構造で実現する帯域阻止フィルタ、電源配線のオープンスタブ構造で実現する帯域阻止フィルタ、電荷貯蔵部を電源電極１つずつ個別に形成して上部の電源電極と下部の電源電極の位置を入れ替える構造で実現する低域通過フィルタのいずれかのフィルタ構造を内蔵することを特徴とする積層半導体装置。
17. 請求項１記載の積層半導体装置において、
    最上層の前記半導体チップの上部に高容量の電荷貯蔵部として機能するインターポーザが実装され、
    前記インターポーザの前記電荷貯蔵部が前記最上層の半導体チップの電源電極とグランド電極間に電荷を与えるように接続されていることを特徴とする積層半導体装置。
18. 請求項１記載の積層半導体装置において、
    最上層の前記半導体チップの上部に前記半導体チップと同一配置の電源・グランド電極を有するインターポーザが実装され、
    前記インターポーザは前記半導体チップを封止したパッケージ基板とワイヤボンドで電源・グランド電極が電気的に接続され、
    前記インターポーザ上にはデカップリングコンデンサを搭載することで電源・グランド間が高容量で結合していることを特徴とする積層半導体装置。
19. 複数の半導体チップを貫通電極によって積層方向に接続した積層半導体装置であって、
    前記半導体チップの電源電極とグランド電極の形状が直方体構造または複数の凹凸構造をとり、
    隣接する前記電源電極と前記グランド電極の間に高誘電材料が充填され、
    前記電源電極と前記グランド電極間に容量性結合を生じさせていることを特徴とする積層半導体装置。
20. 複数の半導体チップを貫通電極によって積層方向に接続した積層半導体装置と、前記積層半導体装置を搭載した基板を有するモジュールであって、
    前記積層半導体装置は、
    前記半導体チップの表面に配置されている電源電極およびグランド電極と同一配置の電源電極およびグランド電極を有するインターポーザを備え、
    前記インターポーザは積層された前記半導体チップの間または最上層の前記半導体チップの上部に配置され、
    前記インターポーザと前記インターポーザと隣接する前記半導体チップとは電気的に接続されていることを特徴とするモジュール。
21. 請求項１記載の積層半導体装置において、
    前記インターポーザの電源電極とグランド電極で構成される容量値Ｃｐは
    

    

    を満たすことを特徴とする積層半導体装置。
22. 請求項６、７、８、９のいずれか１項に記載の積層半導体装置において、
    前記インターポーザの電源電極とグランド電極で構成される容量値Ｃｐは
    

    

    を満たし、更に前記低域通過フィルタのカットオフ周波数は前記半導体チップのクロック周波数に設定していることを特徴とする積層半導装置。

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