JP2008004853A - 積層半導体装置およびモジュール - Google Patents
積層半導体装置およびモジュール Download PDFInfo
- Publication number
- JP2008004853A JP2008004853A JP2006174687A JP2006174687A JP2008004853A JP 2008004853 A JP2008004853 A JP 2008004853A JP 2006174687 A JP2006174687 A JP 2006174687A JP 2006174687 A JP2006174687 A JP 2006174687A JP 2008004853 A JP2008004853 A JP 2008004853A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- interposer
- semiconductor chip
- semiconductor device
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01055—Cesium [Cs]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【解決手段】積層半導体装置において、積層されている半導体チップ1と半導体チップ1の間にインターポーザ11を挿入する。このインターポーザ11は、セラミックなどの高誘電材料であるという特徴を生かすことで、高容量による電荷貯蔵機能と小サイズのフィルタ機能を併せ持つ。このような機能を有するセラミックインターポーザを利用することで、上層の半導体チップへの給電能力向上と上下の半導体チップ間のノイズ干渉低減を実現する。
【選択図】図3
Description
CoCのような積層半導体装置の場合、積層数が増えると、上層のチップ程給電に遅延が発生する。すなわち、上層ほど周波数の高いスイッチ切り替えに追従する電荷の供給効率が悪くなる。
CoCでは、積層した半導体チップの厚さを薄くするために、チップ一枚の厚さを非常に薄くしている。現行技術では約50μmの厚さである。このため、電源・グランドの貫通電極を介して、従来はチップの中だけにとどまっていた高周波(GHz超)の電源ノイズが干渉し合い、問題となる。
(2)上下に隣接した半導体チップ間の電源ノイズ干渉の低減
本発明では、積層されている半導体チップと半導体チップの間にインターポーザ(たとえばセラミックインターポーザ)を挿入することで課題を解決する。このセラミックインターポーザは、セラミックが高誘電材料であるという特徴を生かし、電荷貯蔵部とフィルタ部を有する。すなわち、高誘電材料であるために、インターポーザ内に平行平板電極を作成すれば高容量のコンデンサを形成することができ、また、高誘電率に由来する伝搬速度の低さを利用することで、小サイズでありながらカットオフ周波数が数GHzのフィルタ効果を得ることができる構造を形成できる。
本発明の実施の形態1の積層半導体装置を、図3、図4を用いて説明する。図3はインターポーザを用いたCoC構造の基本形を示した説明図、図4はセラミックインターポーザの実装方法の一例を示した説明図である。
本発明の実施の形態2の積層半導体装置を、図5を用いて説明する。図5はセラミックインターポーザ(基本形)の内部機能配置の等価回路を示した説明図である。
本発明の実施の形態3の積層半導体装置を、図6を用いて説明する。図6はセラミックインターポーザ(対称タイプ)の内部機能配置の等価回路を示した説明図である。
本発明の実施の形態4の積層半導体装置を、図7を用いて説明する。図7はセラミックインターポーザ(信号無し・非対称タイプ)の内部機能配置の等価回路を示した説明図である。
本発明の実施の形態5の積層半導体装置を、図8を用いて説明する。図8はセラミックインターポーザ(信号無し・対称タイプ)の内部機能配置の等価回路を示した説明図である。
本発明の実施の形態6の積層半導体装置を、図9を用いて説明する。図9はスパイラルインダクタによるインターポーザ内フィルタ構成を示した説明図である。
本発明の実施の形態7の積層半導体装置を、図10を用いて説明する。図10はEBGによるインターポーザ内フィルタ構成を示した説明図である。
本発明の実施の形態8の積層半導体装置を、図11を用いて説明する。図11はスタブによるインターポーザ内フィルタ構成を示した説明図である。
本発明の実施の形態9の積層半導体装置を、図12を用いて説明する。図12は電極位置変更によるインターポーザ内フィルタ構成を示した説明図である。
本発明の実施の形態10の積層半導体装置を、図13を用いて説明する。図13は半導体チップとセラミックインターポーザを交互に積層した構造を示した説明図である。
本発明の実施の形態11の積層半導体装置を、図14を用いて説明する。図14は中間に実施の形態3のセラミックインターポーザを挿入した構造を示した説明図である。
本発明の実施の形態12の積層半導体装置を、図15を用いて説明する。図15は信号電極無しタイプのセラミックインターポーザを使った構造を示した説明図である。
本発明の実施の形態13の積層半導体装置を、図16を用いて説明する。図16はセラミックインターポーザを使った積層半導体システムの構造の一例を示した説明図である。
本発明の実施の形態14の積層半導体装置を、図17を用いて説明する。図17はI/O−コア分離構成におけるインターポーザの適用例の構造を示した説明図である。
本発明の実施の形態15の積層半導体装置を、図18を用いて説明する。図18はフィルム型インターポーザを用いた構造を示した説明図である。
本発明の実施の形態16の積層半導体装置を、図19を用いて説明する。図19は積層チップの電源・グランド電極形状を直方体構造とした例を示した説明図である。
本発明の実施の形態17の積層半導体装置を、図20を用いて説明する。図20は積層チップの電源・グランド電極形状を凹凸構造とした例を示した説明図である。
本発明の実施の形態18の積層半導体装置を、図21を用いて説明する。図21は電荷貯蔵セラミック部品を用いた構造を示した説明図である。
本発明の実施の形態19の積層半導体装置を、図22を用いて説明する。図22は上面にも給電基板を配置した構造を示した説明図である。
本発明の実施の形態20の積層半導体装置を搭載したモジュールを、図23を用いて説明する。図23は積層半導体装置を搭載したモジュールの構成の一例を示した説明図であり、上側は上面図、下側は断面図を示す。
Claims (22)
- 複数の半導体チップを貫通電極によって積層方向に接続した積層半導体装置であって、
前記半導体チップの表面に配置されている電源電極およびグランド電極と同一配置の電源電極およびグランド電極を有するインターポーザを備え、
前記インターポーザは積層された前記半導体チップの間または最上層の前記半導体チップの上部に配置され、
前記インターポーザと前記インターポーザと隣接する前記半導体チップとは電気的に接続されていることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記半導体チップの間に配置される前記インターポーザは複数からなることを特徴とする積層半導体装置。 - 請求項2記載の積層半導体装置において、
前記半導体チップと前記インターポーザとは交互に積層されることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザは最上層に積層された前記半導体チップの上部に実装され、
前記インターポーザの電源電極およびグランド電極は上層半導体チップ用と下層半導体チップ用の2種類があって、
前記上層半導体チップ用の電極と前記下層半導体チップ用の電極は同数あり、
前記上層半導体チップ用の電極は前記積層半導体装置の上層側半導体チップと第一の貫通VIAにより電気的に接続され、
前記上層半導体チップ用の電極は前記上層側半導体チップより下層にある下層側半導体チップとは前記第一の貫通VIAにより電気的には接続されておらず、
前記下層半導体チップ用の電極は前記積層半導体装置の前記下層側半導体チップと第二の貫通VIAにより電気的に接続され、
前記下層半導体チップ用の電極は前記上層側半導体チップとは前記第二の貫通VIAにより電気的には接続されていないことを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記半導体チップには信号入出力回路用のチップとコア回路用のチップの2種類があり、
前記信号入出力回路用のチップと前記コア回路用のチップは同一配置の電源電極とグランド電極と信号電極とを有し、
前記インターポーザは、前記信号入出力回路用のチップの電源電極とグランド電極と信号電極と同一配置の電源電極とグランド電極と信号電極を上面と下面に有し、
前記インターポーザは積層された前記信号入出力回路用のチップと前記コア回路用のチップの間に挿入され、
前記インターポーザと前記インターポーザの上下に配置されている前記半導体チップとは電気的に接続されていることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザは高誘電材料で作られ、
前記インターポーザには電源電極とグランド電極と信号電極の3種類の電極があって、
前記電極は前記インターポーザの上下面に配置され、
前記信号電極は前記インターポーザの上下を最短距離で貫通し、
前記電源電極と前記グランド電極は前記インターポーザの内部において、
上層部では高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
下層部では上下の電源・グランド電極間において低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有することを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザは高誘電材料で作られ、
前記インターポーザには電源電極とグランド電極と信号電極の3種類の電極があって、
前記電極は前記インターポーザの上下面に配置され、
前記信号電極は前記インターポーザの上下を最短距離で貫通し、
前記電源電極と前記グランド電極は前記インターポーザの内部において、
上層部では高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
中層部では上下の電源・グランド電極間において低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有し、
下層部では高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有することを特徴とする積層半導体装置。 - 請求項4記載の積層半導体装置において、
前記インターポーザは高誘電材料で作られ、
前記インターポーザには上層半導体チップ用電源電極と下層半導体チップ用電源電極と上層半導体チップ用グランド電極と下層半導体チップ用グランド電極の4種類の電極があって、
前記電極は前記インターポーザの片方の面のみに配置され、
前記上層半導体チップ用電源電極と前記上層半導体チップ用グランド電極は前記インターポーザの内部において、
高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
前記上層半導体チップ用電極と前記下層半導体チップ用電極間が低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有することを特徴とする積層半導体装置。 - 請求項4記載の積層半導体装置において、
前記インターポーザは高誘電材料で作られ、
前記インターポーザには上層半導体チップ用電源電極と下層半導体チップ用電源電極と上層半導体チップ用グランド電極と下層半導体チップ用グランド電極の4種類の電極があって、
前記電極は前記インターポーザの片方の面のみに配置され、
前記上層半導体チップ用電源電極と前記上層半導体チップ用グランド電極は前記インターポーザの内部において、
高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
前記下層半導体チップ用電源電極と前記下層半導体チップ用グランド電極は前記インターポーザの内部において、
高容量の電荷貯蔵部として機能する電源平面とグランド平面の平行平板電極構造を有し、
前記上層半導体チップ用電極と前記下層半導体チップ用電極間が低域通過フィルタまたは帯域阻止フィルタとして機能する電極パターンを有することを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザの内部の電源配線はスパイラルインダクタ構造を持ち、低域通過フィルタの機能を実現していることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザの内部の電源配線は電極面積が10倍以上異なる大小2種類の電極パターンを周期的に繰り返す構造を持ち、帯域阻止フィルタの機能を実現していることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザの内部の電源配線はオープンスタブ構造を持ち、帯域阻止フィルタの機能を実現していることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザは電荷貯蔵部を電源電極1つずつ個別に形成し、上部の電源電極と下部の電源電極の位置を入れ替える構造を持ち、低域通過フィルタの機能を実現していることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
前記インターポーザはフィルム型インターポーザからなり、
積層されている前記半導体チップは上層側と下層側の2つに分類され、
前記上層側の半導体チップと前記下層側の半導体チップは同一の電源電極とグランド電極と信号電極を有し、
前記上層側の半導体チップと前記下層側の半導体チップの電源電極とグランド電極は前記フィルム型インターポーザを介して電気的に接続され、
前記フィルム型インターポーザは信号電極の部分は貫通孔が空いており、
前記フィルム型インターポーザの前記上層側の半導体チップの電源・グランド電極は裏側に配置され、
前記下層側の半導体チップの電源・グランド電極は表側に配置され、
前記フィルム型インターポーザを前記上層側の半導体チップと前記下層側の半導体チップの間に挿入して前記下層側の半導体チップの電源・グランド電極と前記フィルム型インターポーザの対応する表面電極とを電気的に接続し、
前記フィルム型インターポーザを折り曲げて前記上層側の半導体チップの最上層チップ上面にある電源・グランド電極と前記フィルム型インターポーザの裏面にある電源・グランド電極を電気的に接続することを特徴とする積層半導体装置。 - 請求項14記載の積層半導体装置において、
前記フィルム型インターポーザは高誘電材料で作成され、
電源層とグランド層が対向して容量を形成していることを特徴とする積層半導体装置。 - 請求項15記載の積層半導体装置において、
前記電源層の一部に、電源配線のスパイラルインダクタ構造で実現する低域通過フィルタ、インピーダンスの異なる電極パターンを周期的に繰り返す構造で実現する帯域阻止フィルタ、電源配線のオープンスタブ構造で実現する帯域阻止フィルタ、電荷貯蔵部を電源電極1つずつ個別に形成して上部の電源電極と下部の電源電極の位置を入れ替える構造で実現する低域通過フィルタのいずれかのフィルタ構造を内蔵することを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
最上層の前記半導体チップの上部に高容量の電荷貯蔵部として機能するインターポーザが実装され、
前記インターポーザの前記電荷貯蔵部が前記最上層の半導体チップの電源電極とグランド電極間に電荷を与えるように接続されていることを特徴とする積層半導体装置。 - 請求項1記載の積層半導体装置において、
最上層の前記半導体チップの上部に前記半導体チップと同一配置の電源・グランド電極を有するインターポーザが実装され、
前記インターポーザは前記半導体チップを封止したパッケージ基板とワイヤボンドで電源・グランド電極が電気的に接続され、
前記インターポーザ上にはデカップリングコンデンサを搭載することで電源・グランド間が高容量で結合していることを特徴とする積層半導体装置。 - 複数の半導体チップを貫通電極によって積層方向に接続した積層半導体装置であって、
前記半導体チップの電源電極とグランド電極の形状が直方体構造または複数の凹凸構造をとり、
隣接する前記電源電極と前記グランド電極の間に高誘電材料が充填され、
前記電源電極と前記グランド電極間に容量性結合を生じさせていることを特徴とする積層半導体装置。 - 複数の半導体チップを貫通電極によって積層方向に接続した積層半導体装置と、前記積層半導体装置を搭載した基板を有するモジュールであって、
前記積層半導体装置は、
前記半導体チップの表面に配置されている電源電極およびグランド電極と同一配置の電源電極およびグランド電極を有するインターポーザを備え、
前記インターポーザは積層された前記半導体チップの間または最上層の前記半導体チップの上部に配置され、
前記インターポーザと前記インターポーザと隣接する前記半導体チップとは電気的に接続されていることを特徴とするモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006174687A JP2008004853A (ja) | 2006-06-26 | 2006-06-26 | 積層半導体装置およびモジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006174687A JP2008004853A (ja) | 2006-06-26 | 2006-06-26 | 積層半導体装置およびモジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008004853A true JP2008004853A (ja) | 2008-01-10 |
Family
ID=39008976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006174687A Ceased JP2008004853A (ja) | 2006-06-26 | 2006-06-26 | 積層半導体装置およびモジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008004853A (ja) |
Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164418A (ja) * | 2008-01-08 | 2009-07-23 | Disco Abrasive Syst Ltd | 積層された複数個の半導体素子を備えた半導体装置 |
JP2009182087A (ja) * | 2008-01-30 | 2009-08-13 | Kyocera Corp | 積層型半導体パッケージおよび電子装置 |
JP2010093149A (ja) * | 2008-10-10 | 2010-04-22 | Hitachi Ltd | 低ノイズ半導体パッケージ |
JP2010109264A (ja) * | 2008-10-31 | 2010-05-13 | Hitachi Ltd | 半導体集積回路装置 |
JP2010118639A (ja) * | 2008-11-13 | 2010-05-27 | Samsung Electro-Mechanics Co Ltd | 半導体集積回路チップ、積層型チップキャパシタ及び半導体集積回路チップパッケージ |
WO2011030467A1 (ja) * | 2009-09-14 | 2011-03-17 | 株式会社日立製作所 | 半導体装置 |
JP2012502506A (ja) * | 2008-09-11 | 2012-01-26 | マイクロン テクノロジー, インク. | 積層素子における信号送出 |
JP2012174826A (ja) * | 2011-02-21 | 2012-09-10 | Napura:Kk | 電子デバイス及びその製造方法 |
US8338912B2 (en) | 2008-06-12 | 2012-12-25 | Sony Corporation | Inductor module, silicon tuner module and semiconductor device |
JPWO2011058688A1 (ja) * | 2009-11-10 | 2013-03-28 | 日本電気株式会社 | 半導体装置及びノイズ抑制方法 |
JP2013062296A (ja) * | 2011-09-12 | 2013-04-04 | Shinko Electric Ind Co Ltd | 配線基板、及び半導体パッケージ |
CN103165586A (zh) * | 2011-12-14 | 2013-06-19 | 爱思开海力士有限公司 | 半导体堆叠封装体及其制造方法 |
CN103367336A (zh) * | 2012-04-02 | 2013-10-23 | 台湾积体电路制造股份有限公司 | 多维集成电路的电源线滤波器 |
JP2013232632A (ja) * | 2012-03-23 | 2013-11-14 | Marvell Israel (Misl) Ltd | 印刷フィルターを備えるパッケージ |
CN103715183A (zh) * | 2012-09-28 | 2014-04-09 | 瑞萨电子株式会社 | 半导体器件 |
KR20140082148A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 대역 저지 필터를 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지 |
JP2014216509A (ja) * | 2013-04-26 | 2014-11-17 | 富士通セミコンダクター株式会社 | 電子装置 |
KR20150006227A (ko) * | 2013-07-08 | 2015-01-16 | 삼성전기주식회사 | 고주파 모듈 |
US9001548B2 (en) | 2007-08-29 | 2015-04-07 | Micron Technology, Inc. | Memory device interface methods, apparatus, and systems |
US9704793B2 (en) | 2011-01-04 | 2017-07-11 | Napra Co., Ltd. | Substrate for electronic device and electronic device |
US10111318B2 (en) | 2014-06-12 | 2018-10-23 | Yamaha Corporation | Circuit substrate, and noise reduction method for circuit substrate |
WO2019123995A1 (ja) * | 2017-12-20 | 2019-06-27 | 株式会社村田製作所 | 電子部品 |
CN113421872A (zh) * | 2021-06-11 | 2021-09-21 | 上海壁仞智能科技有限公司 | 集成电路 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004228393A (ja) * | 2003-01-24 | 2004-08-12 | Seiko Epson Corp | インターポーザ基板、半導体装置、半導体モジュール、電子機器および半導体モジュールの製造方法 |
JP2004327474A (ja) * | 2003-04-21 | 2004-11-18 | Elpida Memory Inc | メモリモジュール及びメモリシステム |
JP2005012106A (ja) * | 2003-06-20 | 2005-01-13 | Ngk Spark Plug Co Ltd | コンデンサ |
JP2005191172A (ja) * | 2003-12-25 | 2005-07-14 | Elpida Memory Inc | 半導体集積回路装置 |
JP2006222252A (ja) * | 2005-02-10 | 2006-08-24 | Elpida Memory Inc | 半導体記憶装置及びその負荷試験方法 |
JP2006301863A (ja) * | 2005-04-19 | 2006-11-02 | Elpida Memory Inc | メモリモジュール |
JP2007036104A (ja) * | 2005-07-29 | 2007-02-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2007194444A (ja) * | 2006-01-20 | 2007-08-02 | Elpida Memory Inc | 積層型半導体装置 |
-
2006
- 2006-06-26 JP JP2006174687A patent/JP2008004853A/ja not_active Ceased
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004228393A (ja) * | 2003-01-24 | 2004-08-12 | Seiko Epson Corp | インターポーザ基板、半導体装置、半導体モジュール、電子機器および半導体モジュールの製造方法 |
JP2004327474A (ja) * | 2003-04-21 | 2004-11-18 | Elpida Memory Inc | メモリモジュール及びメモリシステム |
JP2005012106A (ja) * | 2003-06-20 | 2005-01-13 | Ngk Spark Plug Co Ltd | コンデンサ |
JP2005191172A (ja) * | 2003-12-25 | 2005-07-14 | Elpida Memory Inc | 半導体集積回路装置 |
JP2006222252A (ja) * | 2005-02-10 | 2006-08-24 | Elpida Memory Inc | 半導体記憶装置及びその負荷試験方法 |
JP2006301863A (ja) * | 2005-04-19 | 2006-11-02 | Elpida Memory Inc | メモリモジュール |
JP2007036104A (ja) * | 2005-07-29 | 2007-02-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2007194444A (ja) * | 2006-01-20 | 2007-08-02 | Elpida Memory Inc | 積層型半導体装置 |
Cited By (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9001548B2 (en) | 2007-08-29 | 2015-04-07 | Micron Technology, Inc. | Memory device interface methods, apparatus, and systems |
JP2009164418A (ja) * | 2008-01-08 | 2009-07-23 | Disco Abrasive Syst Ltd | 積層された複数個の半導体素子を備えた半導体装置 |
JP2009182087A (ja) * | 2008-01-30 | 2009-08-13 | Kyocera Corp | 積層型半導体パッケージおよび電子装置 |
US8338912B2 (en) | 2008-06-12 | 2012-12-25 | Sony Corporation | Inductor module, silicon tuner module and semiconductor device |
US11264360B2 (en) | 2008-09-11 | 2022-03-01 | Micron Technology, Inc. | Signal delivery in stacked device |
US9324690B2 (en) | 2008-09-11 | 2016-04-26 | Micron Technology, Inc. | Signal delivery in stacked device |
JP2012502506A (ja) * | 2008-09-11 | 2012-01-26 | マイクロン テクノロジー, インク. | 積層素子における信号送出 |
US11887969B2 (en) | 2008-09-11 | 2024-01-30 | Lodestar Licensing Group, Llc | Signal delivery in stacked device |
US10468382B2 (en) | 2008-09-11 | 2019-11-05 | Micron Technology, Inc. | Signal delivery in stacked device |
JP2010093149A (ja) * | 2008-10-10 | 2010-04-22 | Hitachi Ltd | 低ノイズ半導体パッケージ |
JP2010109264A (ja) * | 2008-10-31 | 2010-05-13 | Hitachi Ltd | 半導体集積回路装置 |
JP2010118639A (ja) * | 2008-11-13 | 2010-05-27 | Samsung Electro-Mechanics Co Ltd | 半導体集積回路チップ、積層型チップキャパシタ及び半導体集積回路チップパッケージ |
US8304854B2 (en) | 2008-11-13 | 2012-11-06 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor integrated circuit chip, multilayer chip capacitor and semiconductor integrated circuit chip package |
WO2011030467A1 (ja) * | 2009-09-14 | 2011-03-17 | 株式会社日立製作所 | 半導体装置 |
US8653645B2 (en) | 2009-09-14 | 2014-02-18 | Hitachi, Ltd. | Semiconductor device comprising stacked LSI having circuit blocks connected by power supply and signal line through vias |
JP5420671B2 (ja) * | 2009-09-14 | 2014-02-19 | 株式会社日立製作所 | 半導体装置 |
US9318397B2 (en) | 2009-09-14 | 2016-04-19 | Hitachi, Ltd. | Stacked semiconductor chips including test circuitry |
JPWO2011058688A1 (ja) * | 2009-11-10 | 2013-03-28 | 日本電気株式会社 | 半導体装置及びノイズ抑制方法 |
US9704793B2 (en) | 2011-01-04 | 2017-07-11 | Napra Co., Ltd. | Substrate for electronic device and electronic device |
JP2012174826A (ja) * | 2011-02-21 | 2012-09-10 | Napura:Kk | 電子デバイス及びその製造方法 |
JP2013062296A (ja) * | 2011-09-12 | 2013-04-04 | Shinko Electric Ind Co Ltd | 配線基板、及び半導体パッケージ |
CN103165586A (zh) * | 2011-12-14 | 2013-06-19 | 爱思开海力士有限公司 | 半导体堆叠封装体及其制造方法 |
JP2013232632A (ja) * | 2012-03-23 | 2013-11-14 | Marvell Israel (Misl) Ltd | 印刷フィルターを備えるパッケージ |
CN103367336A (zh) * | 2012-04-02 | 2013-10-23 | 台湾积体电路制造股份有限公司 | 多维集成电路的电源线滤波器 |
KR101379062B1 (ko) * | 2012-04-02 | 2014-03-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 다차원 집적 회로들을 위한 전력 라인 필터 |
US9391010B2 (en) | 2012-04-02 | 2016-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Power line filter for multidimensional integrated circuits |
CN103715183A (zh) * | 2012-09-28 | 2014-04-09 | 瑞萨电子株式会社 | 半导体器件 |
JP2014072289A (ja) * | 2012-09-28 | 2014-04-21 | Renesas Electronics Corp | 半導体装置 |
KR101971282B1 (ko) * | 2012-12-24 | 2019-04-22 | 에스케이하이닉스 주식회사 | 대역 저지 필터를 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지 |
KR20140082148A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 대역 저지 필터를 구비하는 패키지 기판 및 이를 포함하는 반도체 패키지 |
JP2014216509A (ja) * | 2013-04-26 | 2014-11-17 | 富士通セミコンダクター株式会社 | 電子装置 |
KR20150006227A (ko) * | 2013-07-08 | 2015-01-16 | 삼성전기주식회사 | 고주파 모듈 |
KR102041639B1 (ko) * | 2013-07-08 | 2019-11-07 | 삼성전기주식회사 | 고주파 모듈 |
US10111318B2 (en) | 2014-06-12 | 2018-10-23 | Yamaha Corporation | Circuit substrate, and noise reduction method for circuit substrate |
WO2019123995A1 (ja) * | 2017-12-20 | 2019-06-27 | 株式会社村田製作所 | 電子部品 |
CN113421872A (zh) * | 2021-06-11 | 2021-09-21 | 上海壁仞智能科技有限公司 | 集成电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008004853A (ja) | 積層半導体装置およびモジュール | |
US8227894B2 (en) | Stepwise capacitor structure and substrate employing the same | |
JP4734282B2 (ja) | 半導体チップおよび半導体装置 | |
US7268419B2 (en) | Interposer containing bypass capacitors for reducing voltage noise in an IC device | |
JP4986628B2 (ja) | 積層ダイ内のスペーサに接した複数の受動素子を集積する方法 | |
US7447038B2 (en) | Module | |
WO2002011206A2 (en) | Electronic assembly comprising interposer with embedded capacitors and methods of manufacture | |
JP6285560B2 (ja) | 埋込み多端子コンデンサ | |
US8497567B2 (en) | Thin-film capacitor, multilayer wiring board and semiconductor device | |
US8547681B2 (en) | Decoupling capacitor | |
KR20100045331A (ko) | 반도체 멀티칩 패키지 | |
JP2012114395A (ja) | 積層型セラミックスキャパシタ | |
JP4395166B2 (ja) | コンデンサを内蔵した半導体装置及びその製造方法 | |
US20090128993A1 (en) | Multi-tier capacitor structure, fabrication method thereof and semiconductor substrate employing the same | |
US8027170B2 (en) | Substrate and electronic device using the same | |
JP2013021269A (ja) | 部品内蔵配線基板 | |
TWI499011B (zh) | 封裝結構及其製作方法 | |
US20050112842A1 (en) | Integrating passive components on spacer in stacked dies | |
JP2007173669A (ja) | 多層回路基板及びicパッケージ | |
CN221201179U (zh) | 封装结构 | |
JP5459335B2 (ja) | パッケージ基板及び半導体パッケージ | |
CN209947823U (zh) | 芯片封装结构 | |
TWI713186B (zh) | 半導體封裝 | |
JP6731681B2 (ja) | 部品内蔵基板 | |
JP6528258B2 (ja) | 部品内蔵基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090512 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120302 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20131111 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20131111 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20140225 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140603 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20141028 |