JP4338548B2 - パワーオンリセット回路および半導体集積回路 - Google Patents
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Description
半導体集積回路の内部回路ブロックを電源投入時にリセットするためのパワーオンリセット信号を、電源の立上がりに応じて生成して上記内部回路ブロックに出力するパワーオンリセット回路において、
上記内部回路ブロックが、上記リセットが不要な第1の内部回路ブロックと、
上記第1の内部回路ブロックの出力信号を使用して動作し、かつ上記リセットが必要な第2の内部回路ブロックとを含み、
上記電源の立上がりに追従するタイミングで立上がる第1のパワーオンリセット信号を生成する第1のパワーオンリセット回路と、
上記第2の内部回路ブロックに、上記第1のパワーオンリセット信号よりも遅れたタイミングで立上がる第2のパワーオンリセット信号を出力する第2のパワーオンリセット回路とを備え、
上記第2のパワーオンリセット回路は、上記第1のパワーオンリセット信号が立上がり、かつ上記第1の内部回路ブロックの出力信号が確定したことを通知する信号が入力されたら、上記第2のパワーオンリセット信号を出力し、
上記内部回路ブロックが、他の内部回路ブロックの出力信号を使用せず、かつ上記リセットが必要な第3の内部回路ブロックをさらに含み、
上記第3の内部回路ブロックは、上記第1のパワーオンリセット信号でリセットされる
ことを特徴とする。
図1は本発明の実施の形態1の半導体記憶装置の構成図である。図1において、実施の形態1の半導体記憶装置は、パワーオンリセット回路10と、電源回路2と、制御回路3と、入力回路4とを備えている。
内部電源回路2は、電源VCCを入力とし、内部電源回路2内および制御回路3内等で使用される複数の内部電源を生成し、それらの内部電源を制御回路3等に供給する内部回路ブロックであり、電源VCCの投入時(パワーオン時)に、パワーオンリセット回路10からの第1のパワーオンリセット信号PWROK1によってリセットされる。この内部電源回路2は、他の内部回路ブロックの出力信号を使用せず、かつパワーオンリセットを必要とする内部回路ブロックである。
制御回路3は、電源VCCと、内部電源回路2からの内部電源と、入力回路4内のPLL回路からの内部クロックICLKとを入力として、記憶回路ブロックを制御する内部回路ブロックであり、パワーオン時に、パワーオンリセット回路10からの第2のパワーオンリセット信号PWROK2によってリセットされる。この制御回路3は、他の内部回路ブロックの出力信号である内部クロックICLKを使用して動作し、かつパワーオンリセットを必要とする内部回路ブロックであって、内部クロックICLKが確定した後にパワーオンリセットされる必要がある。
入力回路4は、電源VCCと、外部入力クロックECLKとを入力として、制御回路3内等で使用される内部クロックICLKを生成し、制御回路3等に供給するPLL回路等を含む内部回路ブロックであり、パワーオン時にはリセットされない。この入力回路4は、パワーオンリセットが不要な内部回路ブロックである。入力回路4内のPLL回路は、外部入力クロックECLKと内部クロックICLKとを位相合せして、内部クロックICLKを確定させる。
実施の形態1のパワーオンリセット回路10は、第1のパワーオンリセット回路11と、第2のパワーオンリセット回路12とを備えており、上記従来のパワーオンリセット回路100(図19参照)において、パワーオンリセット信号PWROKを第1のパワーオンリセット信号PWROK1とし、第2のパワーオンリセット信号PWROK2を生成する第2のパワーオンリセット回路12を設けたものであり、第1のパワーオンリセット回路11の構成は、上記従来のパワーオンリセット回路100と同様である。
図2はパワーオンリセット回路10の回路図である。図2において、第1のパワーオンリセット回路11は、PMOSトランジスタP1,P2,P3,P4,P5と、NMOSトランジスタN1,N2,N3,N4,N5と、インバータIV1,IV2とによって構成されている。
第2のパワーオンリセット回路12は、n段のCMOS回路によって構成されている。第k(kは1からnまでの任意の整数)段のCMOS回路は、PMOSトランジスタPDkと、NMOSトランジスタNDk,NSkと、抵抗Rkとによって構成されている。
図3(a)は入力回路4内のPLL回路の構成図である。図3(a)において、PLL回路70は、位相比較器71と、電荷ポンプ72と、ループフィルタ73と、電圧制御発振器74と、分周器75とによって構成されている。
図4は制御回路3の入力セット回路の回路構成図である。図4において、制御回路3の入力セット回路81は、NANDゲートNA81,NA82と、インバータIV81,IV82とによって構成されている。NANDゲートNA81には、入力回路4のPLL回路(図3(a)参照)からの内部クロックICLKと、NANDゲートNA82の出力信号とが入力され、NANDゲートNA82には、パワーオンリセット回路10からの第2のパワーオンリセット信号PWROK2と、NANDゲートNA81の出力信号とが入力される。そして、NANDゲートNA81の出力信号はインバータIV81に入力され、インバータIV81の出力信号は、ノードnd81を介して制御回路3の内部回路82に入力される。
図6は本発明の実施の形態2の半導体記憶装置の構成図であり、図1と同様のものには同じ符号を付してある。図6において、実施の形態2の半導体記憶装置は、パワーオンリセット回路20と、電源回路2と、制御回路3と、入力回路4とを備えており、上記実施の形態1の半導体記憶装置(図1参照)において、パワーオンリセット回路10をパワーオンリセット回路20としたものである。
図7はパワーオンリセット回路20の構成図である。この実施の形態2のパワーオンリセット回路20は、第1のパワーオンリセット回路11と、第2のパワーオンリセット回路22とを備えており、上記実施の形態1のパワーオンリセット回路10(図1および図2参照)において、第2のパワーオンリセット回路12を第2のパワーオンリセット回路22としたものである。
図7において、第2のパワーオンリセット回路22は、遅延回路221,222と、ヒューズトリミング回路223と、セレクト回路224とを備えている。
図9は本発明の実施の形態3の半導体記憶装置の構成図であり、図1と同様のものには同じ符号を付してある。図9において、実施の形態3の半導体記憶装置は、パワーオンリセット回路30と、電源回路2と、制御回路3と、入力回路4とを備えており、上記実施の形態1の半導体記憶装置(図1参照)において、パワーオンリセット回路10をパワーオンリセット回路30としたものである。
図10はパワーオンリセット回路30の回路図である。この実施の形態3のパワーオンリセット回路30は、第1のパワーオンリセット回路11と、第2のパワーオンリセット回路32とを備えており、上記実施の形態1のパワーオンリセット回路10(図1および図2参照)において、第2のパワーオンリセット回路12を第2のパワーオンリセット回路32としたものである。
図10において、第2のパワーオンリセット回路32は、分周回路321と、ヒューズトリミング回路322,323と、セレクタ回路324と、出力ラッチ回路328とを備えている。
図14は本発明の実施の形態4の半導体記憶装置の構成図であり、図1と同様のものには同じ符号を付してある。図14において、実施の形態4の半導体記憶装置は、パワーオンリセット回路40と、電源回路2と、制御回路3と、入力回路4とを備えており、上記実施の形態1の半導体記憶装置(図1参照)において、パワーオンリセット回路10をパワーオンリセット回路40としたものである。
この実施の形態4のパワーオンリセット回路40は、第1のパワーオンリセット回路11と、第2のパワーオンリセット回路42とを備えており、上記実施の形態1のパワーオンリセット回路10(図1および図2参照)において、第2のパワーオンリセット回路12を第2のパワーオンリセット回路42としたものである。
第2のパワーオンリセット回路42は、NANDゲートNA41と、インバータIV41とによって構成されている。
図16は本発明の実施の形態5の半導体記憶装置の構成図であり、図1と同様のものには同じ符号を付してある。図16において、実施の形態5の半導体記憶装置は、パワーオンリセット回路50と、電源回路2と、制御回路3と、入力回路4とを備えている。
パワーオンリセット回路50は、第1電源VCC1のパワーオンリセット回路(VCC1パワーオンリセット回路)51と、第2電源VCC2のパワーオンリセット回路(VCC2パワーオンリセット回路)52と、論理積回路53と、遅延回路54とを備えている。
図17(a)はVCC1パワーオンリセット回路51(VCC2パワーオンリセット回路52)の回路図であり、図2と同様のものには同じ符号を付してある。VCC1パワーオンリセット回路51およびVCC2パワーオンリセット回路52は、上記実施の形態1の第1のパワーオンリセット回路11と同様の構成である。
論理積回路53は、NANDゲート51と、インバータIV51とによって構成されている。NANDゲートNA51にはVCC1パワーオンリセット回路51からのVCC1パワーオンリセット信号PWROK21およびVCC2パワーオンリセット回路52からのVCC2パワーオンリセット信号PWROK22が入力され、NANDゲートNA51の出力信号はインバータIV51に入力される。そして、インバータIV51の出力端子から第1のパワーオンリセット信号PWROK3が出力される。この第1のパワーオンリセット信号PWROK3は、内部回路2および遅延回路54に入力される。
図17(b)は遅延回路54の回路図であり、図2と同様のものには同じ符号を付してある。遅延回路54は、上記実施の形態1の第2のパワーオンリセット回路12と同様の構成である。この遅延回路54は、上記実施の形態1の第2のパワーオンリセット回路12(図2参照)において、論理積回路53からの第1のパワーオンリセット信号PWROK3を入力として、この第1のパワーオンリセット信号PWROK3を遅延して第2のパワーオンリセット信号PWROK4を生成し、この第2のパワーオンリセット信号PWROK4を制御回路3に出力する回路である。なお、図17(b)において、電源VCCは、第1電源VCCまたは第2電源VCC2である。
3 制御回路
4 入力回路
10 パワーオンリセット回路
11 第1のパワーオンリセット回路
12 第2のパワーオンリセット回路
20 パワーオンリセット回路
22 第2のパワーオンリセット回路
221,222 遅延回路
223 ヒューズトリミング回路
224 セレクト回路
30 パワーオンリセット回路
32 第2のパワーオンリセット回路
321 分周回路
322,323 ヒューズトリミング回路
324 セレクタ回路
325 OSC回路
326,327 FF回路
328 出力ラッチ回路
40 パワーオンリセット回路
42 第2のパワーオンリセット回路
50 パワーオンリセット回路
51 VCC1パワーオンリセット回路
52 VCC2パワーオンリセット回路
53 論理積回路
54 遅延回路
70 PLL回路
71 位相比較器
72 電荷ポンプ
73 ループフィルタ
74 電圧制御発振器
75 分周器
Claims (2)
- 半導体集積回路の内部回路ブロックを電源投入時にリセットするためのパワーオンリセット信号を、電源の立上がりに応じて生成して上記内部回路ブロックに出力するパワーオンリセット回路において、
上記内部回路ブロックが、上記リセットが不要な第1の内部回路ブロックと、
上記第1の内部回路ブロックの出力信号を使用して動作し、かつ上記リセットが必要な第2の内部回路ブロックとを含み、
上記電源の立上がりに追従するタイミングで立上がる第1のパワーオンリセット信号を生成する第1のパワーオンリセット回路と、
上記第2の内部回路ブロックに、上記第1のパワーオンリセット信号よりも遅れたタイミングで立上がる第2のパワーオンリセット信号を出力する第2のパワーオンリセット回路とを備え、
上記第2のパワーオンリセット回路は、上記第1のパワーオンリセット信号が立上がり、かつ上記第1の内部回路ブロックの出力信号が確定したことを通知する信号が入力されたら、上記第2のパワーオンリセット信号を出力し、
上記内部回路ブロックが、他の内部回路ブロックの出力信号を使用せず、かつ上記リセットが必要な第3の内部回路ブロックをさらに含み、
上記第3の内部回路ブロックは、上記第1のパワーオンリセット信号でリセットされる
ことを特徴とするパワーオンリセット回路。 - 請求項1に記載のパワーオンリセット回路を備えたことを特徴とする半導体集積回路。
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