JP4856208B2 - 半導体装置 - Google Patents
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Description
この発明の第1の実施形態に係る半導体装置について、NAND型フラッシュメモリを例に挙げて説明する。
まず、図1を用いて、本実施形態に係るNAND型フラッシュメモリの全体構成について説明する。図1は、本実施形態に係るNAND型フラッシュメモリのブロック図である。
次に、上記メモリセルアレイ10の構成につき、図2を用いて説明する。
次に、制御回路17の構成の詳細について、図3を用いて説明する。図3は、制御回路17のブロック図であり、特にリセット動作に必要な部分について示している。図示するように制御回路17は、リセットシーケンス回路25、パラメータラッチ26、及びリセット制御回路27を備えている。
リセットシーケンス回路25は、リセット動作を行うために必要なシーケンスを実行するシーケンサである。リセットシーケンサ回路25は、パワーオンリセット回路16から供給されるパワーオンリセット信号PWON_RSTb、またはコマンドバッファ20から供給されるリセット起動信号を受信することによってアクティブとなり、動作を開始する。そしてクロックCLKに同期してシーケンスを実行し、またリセット信号の基となるトリガー信号RST_TRIG1を生成する。更にリセットシーケンス回路25は、リセットシーケンスを終了すると、終了信号SEQ_STOPをコマンドバッファ20へ出力する。
パラメータラッチ26は、リセット対象となりうる回路毎に、それがリセット対象であるか否かの情報を保持する。図4は、パラメータラッチ26のブロック図である。ここでは、リセット対象となりうる回路として、コマンドバッファ20、カラムアドレスバッファ、ロウアドレスバッファ、リセット用以外のパラメータラッチ、センスアンプラッチ、データ入出力系ラッチ、各モード用シーケンサ、及びその他のラッチの8個を例に挙げる。
図3に戻って説明を続ける。リセット制御回路27は、パワーオンリセット信号PWON_RSTb、パラメータラッチ26から与えられるパラメータ信号PF_RST、及びリセットシーケンス回路25から与えられるトリガー信号RST_TRIG1に基づいて、リセット対象となりうる回路毎に、リセット信号RST0〜RST7を生成する。リセット信号RST0〜RST7が与えられる(アサートされる)ことで、上記したコマンドバッファ20、カラムアドレスバッファ、ロウアドレスバッファ、リセット用以外のパラメータラッチ、センスアンプラッチ、データ入出力系ラッチ、各モード用シーケンサ、及びその他のラッチがリセットされる。
次に、上記構成の制御回路27によるリセット信号RSTの発生について、以下、簡単に説明する。
次に、上記構成のNAND型フラッシュメモリ1の動作について、特にリセット動作に着目して説明する。
次に、NAND型フラッシュメモリ1の動作時におけるコマンドシーケンスについて、データの読み出し時を例に挙げて、以下説明する。図8は、データの読み出し時におけるコマンドシーケンスを示すタイムチャートである。図中ではCASE1として、読み出しシーケンスと、その途中で外部からリセットコマンドが与えられる場合を示している。またCASE2として、NAND型フラッシュメモリ1に用意されている様々なオプションを設定するためのパラメータセットと、コマンド入力による動作モードのセット、及びこれらの状態をリセットする際のシーケンスを示している。図中において、“CR”はリセットコマンド、“CP”はパラメータセットコマンド、“A”はアドレス、“D”はデータ、“C1”は読み出し時のアドレス入力コマンド、“C2”は読み出し開始コマンド、“CM”は特定モード用コマンドを示す。リセットコマンド“CR”は、NAND型フラッシュメモリ1では例えば“FFH”なるコマンドとして用意されている(“H”は、その前の数字が16進数であることを示す)。また、斜線を付した領域は、読み出し用やリセット用など、いずれかのシーケンサが動作する期間を示しており、この期間、NAND型フラッシュメモリ1はビジー(busy)状態となる。
まずCASE1について説明する。図示するように、まずリセットコマンド“CR”が入力され、リセットシーケンス回路25が活性化される。これにより、NAND型フラッシュメモリ1のリセット動作が行われる。
次に、図8のCASE2について説明する。CASE2でも、まずリセットコマンド“CR”が入力され、NAND型フラッシュメモリ1のリセット動作が行われる。
次に、リセットシーケンスについて、図10を用いて説明する。図10は、コマンド、ライトイネーブル信号/WE、リセット起動信号、クロックCLK、及びトリガー信号RST_TRIG1のタイムチャートである。
以上のように、この発明の第1の実施形態に係る半導体装置であると、以下の(1)の効果が得られる。
本実施形態に係る構成であると、リセットコマンドが入力された際、複数の制御部30のうち、対応するパラメータ保持部28に“1”がセットされている制御部30はリセット信号RSTを出力し、“0”がセットされている制御部30はリセット信号RSTを出力しない。すなわち、パラメータ保持部28により、リセット対象となる回路を選択出来る。
次に、この発明の第2の実施形態に係る半導体装置について説明する。本実施形態は、上記第1の実施形態において、リセット動作の後、パラメータ保持部28に保持されるデータを全て初期化するものである。以下では、第1の実施形態と異なる点についてのみ説明する。
本実施形態に係る半導体装置であると、第1の実施形態で説明した(1)の効果に加えて、下記(2)の効果が得られる。
本実施形態では、リセットコマンド“CR”が入力されることにより、リセット対象回路をリセットした後、パラメータ保持部28のリセットを行っている。従って、リセット動作を行う度に、パラメータ保持部28は初期化され、NAND型フラッシュメモリ1の全てをリセット可能な状態と出来る。
次に、この発明の第3の実施形態に係る半導体装置について説明する。本実施形態は、上記第1、第2の実施形態において、パラメータ保持部28に“0”がセットされた際に、当該パラメータ保持部28に対応するリセット信号RSTが出力されるものである。以下では、第1、第2の実施形態と異なる点についてのみ説明する。
次に、この発明の第4の実施形態に係る半導体装置について説明する。本実施形態は、上記第1の実施形態を、チップ内部にシーケンサを持たないテストチップ(ADM(Array Diagnostic Monitor)チップ等)に適用したものである。以下では、第1の実施形態と異なる点についてのみ説明する。
次に、この発明の第5の実施形態に係る半導体装置について説明する。本実施形態は、上記第2の実施形態と第4の実施形態とを組み合わせたものである。すなわち、シーケンサを有しない半導体装置に、第2の実施形態で説明したリセット方法を適用したものである。以下では、第2、第4の実施形態と異なる点についてのみ説明する。
次に、この発明の第6の実施形態に係る半導体装置について説明する。本実施形態は、上記第3の実施形態と、第4、第5の実施形態とを組み合わせたものである。すなわち、第4、第5の実施形態に係る構成において、図13を用いて説明したリセット制御回路27を用いても良い。
次に、この発明の第7の実施形態に係る半導体装置について説明する。本実施形態は、上記第1乃至第6の実施形態を、ReRAM(Resistance Random Access Memory)に適用したものである。以下では、第1乃至第6の実施形態と異なる点についてのみ説明する。
図19は、メモリセルアレイ10の回路図であり、特にメモリセル領域22について示している。図示するようにメモリセルアレイ10は、複数のビット線BLj−1〜BLj+1及びワード線WLi−1〜WLi+1の交差位置にマトリクス状に配置され、ランダムアクセス可能な複数のメモリセルMCを有している。メモリセルMCのそれぞれは、可変抵抗素子40とダイオード41とを備えている。可変抵抗素子40の電流経路の一端はビット線BLj−1〜BLj+1のいずれかに接続され、電流経路の他端はダイオード41のアノードに接続される。ダイオード41のカソードは、ワード線WLi−1〜WLi+1のいずれかに接続される。
そして、上記構成のメモリセルアレイ10が、半導体基板の基板面垂直方向に複数積層されている、。
次に、上記構成のReRAMのデータの書き込み動作及び読み出し動作について、簡単に説明する。
次に、ReRAMの動作時におけるコマンドシーケンスについて、データの読み出し時及び書き込み時を例に挙げて、以下説明する。図22は、データの読み出し時及び書き込み時におけるコマンドシーケンスを示すタイムチャートである。本実施形態に係るReRAMでは、NAND型フラッシュメモリに準拠したNANDインターフェースに対応するコマンドシーケンスを実行する。図中において、“C1”は読み出し時のアドレス入力コマンド、“C2”は読み出し開始コマンド、“AC”はカラムアドレス入力、“AR”はロウアドレス入力、“C3”は書き込み時のアドレス及びデータ入力コマンド、“C4”は書き込み開始コマンド、“DI”はデータ入力、及び“DO”はデータ出力を示す。斜線を付した領域はシーケンサが動作する期間を示しており、この期間、ReRAMはビジー状態となる。
Claims (3)
- リセット動作を開始する際に外部から入力される信号を受けて活性化し、第1のトリガー信号を出力するリセットシーケンス回路と、
パワーオンリセット信号、及び前記リセットシーケンス回路から出力された前記第1のトリガー信号に応答して、リセット対象となる回路毎に、リセット信号を出力するリセット制御回路と、
外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路と
を具備し、前記リセット制御回路は、前記ラッチ回路に保持される前記選択情報に応じて、前記回路毎に前記第1のトリガー信号を選択的に制御し、
前記ラッチ回路は、前記リセットシーケンス回路から出力される第2のトリガー信号によってリセットされ、
前記第2のトリガー信号は、前記第1のトリガー信号よりも後に生成され、
前記リセット対象となる回路は、半導体メモリ装置を構成する
ことを特徴とする半導体装置。 - 外部から入力されるパワーオンリセット信号、及びリセット動作を開始する際に外部から入力される信号に応じて生成された第1のトリガー信号、に応答して、リセット対象となる回路毎に、リセット信号を出力するリセット制御回路と、
外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路と
を具備し、前記リセット制御回路は、前記ラッチ回路に保持される前記選択情報に応じて、前記回路毎に前記第1のトリガー信号を選択的に制御し、
前記第1のトリガー回路に基づいて第2のトリガー信号を生成する生成回路を更に備え、
前記ラッチ回路は、前記第2のトリガー信号によって初期化され、
前記第2のトリガー信号は、前記第1のトリガー信号よりも後に生成され、
前記リセット対象となる回路は、半導体メモリ装置を構成する
ことを特徴とする半導体装置。 - 前記リセット制御回路は、前記選択情報において、リセット対象とされたいずれかの前記回路に対して、前記リセット信号を出力し、リセット非対象とされた前記回路に対しては、前記リセット信号を出力しない
ことを特徴とする請求項1または2記載の半導体装置。
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