CN116566370B - 上电复位电路 - Google Patents

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CN116566370B CN202310844504.0A CN202310844504A CN116566370B CN 116566370 B CN116566370 B CN 116566370B CN 202310844504 A CN202310844504 A CN 202310844504A CN 116566370 B CN116566370 B CN 116566370B
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Abstract

本申请涉及上电复位电路，该上电复位电路设置有振荡单元、第一调节单元、第二调节单元和复位信号生成单元；振荡单元，用于生成内部时钟信号；第一调节单元用于接收内部时钟信号，并根据内部时钟信号生成第一组调节信号，第一组调节信号包括若干调制延时信号；第二调节单元，用于接收外部时钟电路输出的外部时钟信号和第一调节单元输出的一调制延时信号，并根据该调制延时信号对外部时钟信号进行调节以生成第二组调节信号，第二组调节信号包括至少一调节延时信号；复位信号生成单元，用于接收第一调节单元输出的至少两个调制延时信号以及第二调节单元输出的一调节延时信号，并根据接收的调制延时信号和调节延时信号生成复位信号。

Description

上电复位电路
技术领域
本申请涉及电路测试领域，具体涉及一种上电复位电路。
背景技术
通常情况下，电路***在上电初期，电源电压还未达到稳定的预期状态时，许多电路元器件(例如，半导体器件等)以及电路节点的电压和逻辑状态是不稳定的。为了使电路***在每次上电后都能从设计者所期望的状态开始操作，可以利用上电复位(Power OnReset，简称为POR)电路在电源稳定后的一段时间内产生复位信号，以强制电路***处在设计者所期望的初始状态，待复位信号的有效期结束后，电路***再从所期望的初始状态开始运行。即，它可以对电路***中的其它模块进行复位操作，从而消除上电初始时电路***的不稳定态。
电路***往往需要一个准确的复位延迟时间，以确保电路***的内部电路的工作状态都处于稳定和可控状态。例如，复位延迟时间是指复位信号的低电平状态持续的指令周期。然而，传统的上电复位电路实现方式简单，存在复位延迟时间调整困难的问题，难以完成电路***的需求。
发明内容
鉴于此，本申请提供一种上电复位电路，能够对复位延迟时间进行灵活且准确的调整，以提供准确的复位信号，使性能更加可靠。
本申请提供了一种上电复位电路，其包括：振荡单元，用于生成内部时钟信号；第一调节单元，与所述振荡单元电性连接，用于接收所述振荡单元输出的内部时钟信号，并根据所述内部时钟信号生成第一组调节信号，所述第一组调节信号包括若干调制延时信号；第二调节单元，分别与外部时钟电路和所述第一调节单元电性连接，用于接收所述外部时钟电路输出的外部时钟信号和所述第一调节单元输出的一调制延时信号，并根据该调制延时信号对所述外部时钟信号进行调节以生成第二组调节信号，所述第二组调节信号包括至少一调节延时信号；复位信号生成单元，分别与所述第一调节单元和所述第二调节单元电性连接，用于接收所述第一调节单元输出的至少两个调制延时信号以及所述第二调节单元输出的一调节延时信号，并根据接收的调制延时信号和调节延时信号生成复位信号。
可选地，所述第一调节单元包括电性连接的第一分频子单元和第一延时子单元，所述第一组调节信号还包括若干第一分频时钟信号；所述第一分频子单元用于对所述内部时钟信号进行多次分频处理，以生成所述第一组调节信号中的第一分频时钟信号；所述第一延时子单元用于对所述第一分频时钟信号进行延时处理，以生成所述第一组调节信号中的调制延时信号。
可选地，所述第二调节单元包括电性连接的第二分频子单元和第二延时子单元，所述第二分频子单元和所述第二延时子单元分别与所述第一延时子单元电性连接，所述第二组调节信号还包括第二分频时钟信号；所述第二分频子单元用于接收所述第一延时子单元输出的一调制延时信号以对所述外部时钟信号进行分频处理，并生成所述第二分频时钟信号；所述第二延时子单元用于接收所述第一延时子单元输出的一调制延时信号以对所述第二分频时钟信号进行延时处理，并生成所述第二组调节信号中的调节延时信号。
可选地，所述复位信号生成单元包括电性连接的反相模块和第一多路复用器；所述反相模块用于对所述第一调节单元输出的一调制延时信号进行反相处理，得到反相后的延时信号；所述第一多路复用器用于接收所述第二调节单元输出的一调节延时信号、所述反相模块输出的反相后的延时信号以及所述第一调节单元输出的一调制延时信号，以耦合生成所述复位信号。
可选地，还包括时钟信号生成单元，所述时钟信号生成单元分别与所述第一分频子单元、所述第一延时子单元和所述第二分频子单元电性连接，所述时钟信号生成单元用于接收所述第一分频子单元输出的一第一分频时钟信号、所述第一延时子单元输出的至少两个调制延时信号、以及所述第二分频子单元输出的第二分频时钟信号，并根据接收的第一分频时钟信号、所述调制延时信号和所述第二分频时钟信号生成调制时钟信号。
可选地，所述时钟信号生成单元包括电性连接的与门模块和第二多路复用器；所述与门模块用于接收所述第一分频子单元输出的一第一分频时钟信号、所述第一延时子单元输出的一调制延时信号，以输出初始调制时钟信号；所述第二多路复用器用于接收所述初始调制时钟信号、所述第一延时子单元输出的一调制延时信号以及所述第二分频子单元输出的第二分频时钟信号，以耦合生成所述调制时钟信号。
可选地，第一分频子单元包括电性连接的第二目标分频子单元和第一目标分频子单元，所述第二目标分频子单元和所述第一目标分频子单元用于对所述内部时钟信号进行多次分频，以依次获得两个第一分频时钟信号，所述第二目标分频子单元为二分频的分频器，所述第一目标分频子单元包括多个电性连接的D触发器，每个D触发器的复位端均用于接入检测使能信号，每个D触发器的数据输入端与自身对应的互补输出端电性连接，首个D触发器的时钟信号端用于接入所述第二目标分频子单元输出的第一分频时钟信号，相邻两个D触发器的数据输出端与时钟信号端电性连接。
可选地，所述第一延时子单元包括多个电性连接的D触发器，每个D触发器的复位端均用于接入检测使能信号，每个D触发器的时钟信号端均与所述第一分频子单元电性连接并用于接收所述第一分频子单元输出的一第一分频时钟信号，首个D触发器的数据输入端用于接入所述检测使能信号，相邻两个D触发器的数据输出端与数据输入端电性连接。
可选地，所述第二分频子单元包括多个依次电性连接的D触发器，每个D触发器的复位端均与所述第一延时子单元电性连接且用于接入一调制延时信号，每个D触发器的数据输入端与自身对应的互补输出端电性连接，首个D触发器的时钟信号端用于接入所述外部时钟信号，相邻两个D触发器的数据输出端与时钟信号端电性连接。
可选地，所述第二延时子单元包括多个电性连接的D触发器，每个D触发器的复位端均与所述第一延时子单元电性连接且用于接入一调制延时信号，每个D触发器的时钟信号端均与所述第二分频子单元电性连接且用于接收所述第二分频子单元输出的第二分频时钟信号，首个D触发器的数据输入端用于接入控制电压信号，相邻两个D触发器的数据输出端与数据输入端电性连接。
如上所述，本发明提供的一种上电复位电路，具有以下有益效果：
本发明的上电复位电路，通过第一调节单元和第二调节单元对内部时钟信号和外部时钟信号来进行调节，以获得若干延时信号，并选择相应的延时信号来生成复位信号，从而来实现对复位信号所对应的复位延迟时间进行灵活且准确的调整，从整体上满足了需求，使性能更加可靠。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请实施例提供的一种上电复位电路的电路结构示意框图；
图2示出了本申请实施例提供的一种振荡单元的电路结构示意图；
图3示出了本申请实施例提供的一种第一调节电路的电路结构示意框图；
图4示出了本申请实施例提供的一种第一目标分频子单元的电路结构示意图；
图5示出了本申请实施例提供的一种第一延时子单元的电路结构示意图；
图6示出了本申请实施例提供的一种上电检测电路的电路结构示意图；
图7示出了本申请实施例提供的一种第二调节单元的电路结构示意框图；
图8示出了本申请实施例提供的一种第二分频子单元的电路结构示意框图；
图9示出了本申请实施例提供的一种第二延时子单元的电路结构示意框图；
图10示出了本申请实施例提供的一种产生控制电压信号的电路结构示意图；
图11示出了本申请实施例提供的一种复位信号生成单元的电路结构示意图；
图12示出了本申请实施例提供的另一种上电复位电路的电路结构示意图；
图13示出了本申请实施例提供的一种时钟信号生成单元的电路结构示意图；
图14示出了本申请实施例提供的使能信号、电源电压、供能电压、第二分频时钟信号、第三分频时钟信号、第一延时信号、第二延时信号、第三延时信号、初始调制时钟信号、调制时钟信号和复位信号的波形示意图；
图15示出了本申请实施例提供的一种上电复位***的结构框图。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
图1示出了本申请实施例提供的上电复位电路的电路结构示意框图。本申请提供了一种上电复位电路100，该上电复位电路100可以应用于电路***。电源VDD 为电路***提供电能，在电源VDD上电时需要对电路***中的相应电路模块进行复位，以确保电路***可正常工作。本申请的上电复位电路100可以在电源VDD开始上电后，实现对电路***的复位，并具有较为准确的复位延迟时间，以满足电路***的需求，使性能更加可靠。
在本实施例中，参见图1，上电复位电路100可以包括振荡单元10、第一调节单元20、第二调节单元30和复位信号生成单元40。其中，振荡单元10可以生成内部时钟信号CLK_RING，并与第一调节单元20电性连接。第一调节单元20对来自振荡单元10的内部时钟信号CLK_RING进行调节以生成第一组调节信号。第二调节单元30可以接收来自上电复位电路100外部的外部时钟信号CLK_EX进行调节以生成第二组调节信号。第一调节单元20和第二调节单元30与复位信号生成单元40电性连接，部分第一组调节调节和部分第二组调节信号经复位信号生成单元40耦合处理以生成复位信号。可以理解的是，复位信号的复位延迟时间可以由第一组调节信号和第二组调节信号决定。在这种情况下，上电复位电路100通过对第一组调节信号和第二组调节信号的调整，能够确定复位信号的复位延迟时间。
具体地，第一组调节信号可以包括若干调制延时信号。第二调节单元30用于接收第一调节单元20输出的一调制延时信号，并根据该调制延时信号对外部时钟信号CLK_EX进行调节以生成第二组调节信号。其中，第二组调节信号可以包括至少一调节延时信号。复位信号生成单元40可以接收第一调节单元20输出的调制延时信号以及接收第二调节单元30输出的调节延时信号，并根据接收的调制延时信号和调节延时信号生成复位信号。在这种情况下，复位信号的生成与接收的调制延时信号和调节延时信号相关。通过第一调节单元20和第二调节单元30对相应延时信号的延时时间的调节，能够对生成的复位信号所对应的复位延迟时间灵活调整，从整体上满足了电路***的需求。
在本实施例中，振荡单元10可以为一振荡电路，用于产生内部时钟信号CLK_RING。例如，振荡单元10可以为一环形振荡电路。图2示出了本申请实施例提供的一种振荡单元10的电路结构示意图，具体电路参见图2。振荡单元10可以包括一恒流源、若干开关管、一施密特反相器、一反相器，一与非门、一输出缓冲单元BUF。其中，DVDD为供能电压DVDD。Q1、Q2、Q6和Q7为NMOS开关管，Q3、Q4和Q5为PMOS开关管，Q8为施密特反相器，Q9为反相器，Q10为与非门器件，Q11为输出缓冲单元BUF。除了图2公开的实施例以外，振荡单元10也可以采用其他振荡电路，如一现有的环形振荡电路。
可以理解的是，参见图2和图3，振荡单元10可以包括若干输入端口，其中一输入端口用于输入供能电压DVDD，一输入端口作为使能端经由使能信号EN_N输入，以控制振荡单元10的工作状态。例如，当电源VDD供电时，电源VDD经电路转换为供能电压DVDD为上电复位电路100供电，以使振荡单元10工作生成内部时钟信号CLK_RING。若此时使能信号EN_N为低电平，则振荡单元10在供电后可振荡产生内部时钟信号CLK_RING；若此时使能信号EN_N为高电平，则振荡单元10不工作，即振荡单元10相关的时钟输出为0。其中，电源电压VDD、供能电压DVDD、使能信号EN_N的波形图可以参见图14。
在一些实施例中，第一组调节信号中的若干调制延时信号可以经由第一调节单元20对来自振荡单元10的内部时钟信号CLK_RING进行调节来获得。具体地，第一调节单元20可以对内部时钟信号CLK_RING进行分频和延时等处理以获得若干调制延时信号。
在本实施例中，第一调节单元20可以包括第一分频子单元21。第一分频子单元21可以与振荡单元10电性连接，以接收内部时钟信号CLK_RING。第一分频子单元21可以用于对内部时钟信号CLK_RING进行分频处理以输出具有适当频率的时钟信号。本申请对该时钟信号的频率不作明确限制，具体可以根据电路***所需的复位延迟时间来确定，通过改变第一分频子单元21的分频比来控制后续生成的调制延时信号的延时时间，进而控制复位延迟时间。
第一调节单元20可以包括第一延时子单元22。第一延时子单元22可以与第一分频子单元21电性连接以接收第一分频子单元21输出的时钟信号；第一延时子单元22用于对该时钟信号进行延时处理以获得若干调制延时信号。可以理解的是，若干调制延时信号被延时处理时所对应的延时时间可以不同。也即，第一延时子单元22可以对接收的时钟信号进行多次延时处理，以依次获得多个调制延时信号。
但本申请的示例不限于此，在其他实施例中，振荡单元10可以输出具有适当频率的内部时钟信号，第一调节单元20可以直接对该内部时钟信号进行延时处理以获得若干调制延时信号。在这种情况下，第一延时子单元22可以与振荡单元10电性连接，用于对该内部时钟信号进行延时处理以获得若干调制延时信号。
可以理解的是，第一分频子单元21对振荡单元10输出的内部时钟信号CLK_RING进行分频处理后，可以获得分频后的时钟信号（也称第一分频时钟信号）。在本实施例中，该第一分频时钟信号也可以被归类于第一组调节信号。
在一些实施例中，第一组调节信号可以包括若干第一分频时钟信号。具体地，第一分频子单元21可以用于对内部时钟信号CLK_RING进行多次分频处理，以生成第一组调节信号中的第一分频时钟信号。可以理解的是，若干第一分频时钟信号所对应的频率可以是不同。在这种情况下，能够根据复位延迟时间的需求来选择具有适当频率的第一分频时钟信号。
图3示出了本申请实施例提供的一种第一调节电路的电路结构示意框图。
在一些实施例中，参见图3，第一分频子单元21可以包括多个目标分频子单元。多个目标分频子单元对内部时钟信号CLK_RING进行多次分频处理，以获得多个第一分频时钟信号。其中，各第一分频时钟信号可以为一对应的目标分频子单元输出的分频时钟信号。
具体地，参见图3和图4，第一分频子单元21可以包括电性连接的第一目标分频子单元211和第二目标分频子单元212。其中，第二目标分频子单元212可以与振荡单元10电性连接，以接收内部时钟信号CLK_RING。第二目标分频子单元212对内部时钟信号CLK_RING进行分频处理以获得一第一分频时钟信号CLK_RING_D2。第一目标分频子单元211可以接收该第一分频时钟信号CLK_RING_D2，并对该第一分频时钟信号CLK_RING_D2进行分频处理，以获得一第一分频时钟信号CLK_RING_DX。
也就是说，第二目标分频子单元212和第一目标分频子单元211用于对内部时钟信号CLK_RING进行多次分频，以依次获得两个第一分频时钟信号（如CLK_RING_D2和CLK_RING_DX）。第一分频时钟信号CLK_RING_D2和第一分频时钟信号CLK_RING_DX可以具有不同的频率。
在一些实施例中，第二目标分频子单元212可为二分频的分频器。或者，第二目标分频子单元212可以为一具有预设分频比的分频器，以使第一分频时钟信号CLK_RING_D2的占空比为50%。
在一些实施例中，第一目标分频子单元211包括多个电性连接的D触发器。如第一目标分频子单元211中的多个D触发器大致为串联连接以对所接收的时钟信号进行分频处理。第一目标分频子单元211的分频比可以与D触发器的数量相关，例如，连接的D触发器越多，分频比越大。在本实施例中，通过控制D触发器的数量来控制第一目标分频子单元211的分频比。可以理解的是，第一目标分频子单元211可以输出多个第一分频时钟信号，具体地，各D触发器的数据输出端Q均可以作为第一分频时钟信号的输出端口。
在一些实施例中，参见图4， D触发器可以具有数据输入端D、时钟信号端Clk、复位端Reset、数据输出端Q和互补输出端Qb。
第一目标分频子单元211包括多个级联的D触发器。每个D触发器的复位端Reset均用于接入检测使能信号VT_VDD。每个D触发器的数据输入端D与自身对应的互补输出端Qb电性连接。首个D触发器的时钟信号端Clk用于接入一时钟信号。相邻两个D触发器的数据输出端Q与时钟信号端Clk电性连接。
具体地，第一目标分频子单元211包括N个级联（如串联）的D触发器，其中，N为正整数。在第一目标分频子单元211中，第i个D触发器的复位端Reset均用于接入检测使能信号VT_VDD，第i个D触发器的数据输入端D与自身对应的互补输出端Qb电性连接，第1个D触发器的时钟信号端Clk用于接入第一分频时钟信号CLK_RING_D2，第i个D触发器的数据输出端Q与第i+1个D触发器的时钟信号端Clk电性连接。其中，i为正整数，且i＜N。
在本实施例中，检测使能信号VT_VDD可以由上电检测电路产生。上电检测电路参照图6所示，稍后详细描述。
在一些实施例中，第一延时子单元22可以对接收的时钟信号进行延时处理，以获得若干调制延时信号，例如，调制延时信号RING_CHAN_SEL、调制延时信号RING_CLK_SEL和调制延时信号RING_SEL等。
在一些实施例中，参见图5，第一延时子单元22包括多个电性连接的D触发器。如第一延时子单元22中的多个D触发器大致为串联连接以对所接收的时钟信号进行延时处理。第一延时子单元22所获得的调制延时信号的延时时间可以与D触发器的数量相关，例如，串联连接的D触发器越多，最后一D触发器输出的调制延时信号对应的延时时间越长。延时时间可以是指该调制延时信号发生电平翻转的时间点。参见图5和图14，对比调制延时信号RING_SEL，调制延时信号RING_CHAN_SEL对应的D触发器更多，且调制延时信号RING_CHAN_SEL对应的延时时间更长。在本实施例中，通过控制连接D触发器的数量来控制生成的调制延时信号的延时时间。可以理解的是，第一延时子单元22可以输出多个调制延时信号。各D触发器的数据输出端Q所输出的信号均可作为本实施例中的调制延时信号。
在一些实施例中，参见图5，第一延时子单元22包括多个级联（如串联）的D触发器。每个D触发器的复位端Reset均用于接入检测使能信号VT_VDD。每个D触发器的时钟信号端Clk用于接入一时钟信号。首个D触发器的数据输入端D用于接入检测使能信号VT_VDD。相邻两个D触发器的数据输出端Q与数据输入端D电性连接。
具体地，第一延时子单元22包括M个级联的D触发器，其中，M为正整数。在第一延时子单元22中，第j个D触发器的复位端Reset均用于接入检测使能信号VT_VDD。第j个D触发器的时钟信号端Clk均与第一分频子单元21电性连接并用于接收第一分频子单元21输出的一第一分频时钟信号（如第一分频时钟信号CLK_RING_DX）。 第j个D触发器的数据输入端D用于接入检测使能信号VT_VDD。第j个D触发器的数据输出端Q与第j+1个D触发器的数据输入端D电性连接。其中，j为正整数，且j＜M。
在一些实施例中，参见图6，上电检测电路包括电性连接的镜像电路单元110、电压分配单元120、反馈调整单元130和电压输出单元140，反馈调整单元130可以与电压分配单元120电性连接。其中，镜像电路单元110和电压分配单元120电性连接，镜像电路单元110和电压分频单元120可以与电源电性连接，以便于接入电源电压VDD。
其中，镜像电路单元110可包括第一开关管M1和第二开关管M2，第一开关管M1的第一端可以与电源连接，第一开关管M1的第二端可以与第一开关管M1的第三端连接，第一开关管M1的第三端可以作为镜像电路单元110的第一输出端A用于输出第一电压控制信号VA（即A节点电压）。第二开关管M2的第一端可以与电源连接，第二开关管M2的第二端可以与第一开关管M1的第二端连接，第二开关管M2的第三端可以作为镜像电路单元110的第二输出端B用于输出第二电压控制信号VB（即B节点电压）。
其中，镜像电路单元110还包括第一下拉电阻R1和第二下拉电阻R2，第一开关管M1的第三端通过第一下拉电阻R1接地，第二开关管M2的第三端通过第二下拉电阻R2接地，在这种情况下，通过调节第一下拉电阻R1和第二下拉电阻R2，能够改变第一电压控制信号VA和第二电压控制信号VB的大小。在本实施例中，于电源上电过程中，随着电源电压VDD上升，第一开关管M1和第一下拉电阻R1建立稳定电流I1，第一电压控制信号VA上升至稳定电压值。第一开关管M1、第二开关管M2镜像生成稳定电流I2，电流I2与第二下拉电阻R2建立稳定的第二电压控制信号VB，第二电压控制信号VB随VDD上升趋于稳定（当前为初始稳定状态）。
其中，电压分配单元120包括第三开关管M3和第四开关管M4，第三开关管M3和第四开关管M4可以串联设置。第三开关管M3的第一端与电源相连接，第三开关管M3的第二端与第一输出端A连接以接收第一电压控制信号VA，第三开关管M3的第三端可以作为电压分配单元120的输出端连接电压输出单元140。第四开关管M4的第二端与第二输出端B连接以接收第二电压控制信号VB，第四开关管M4的第一端可以与第三开关管M3的第三端连接，第四开关管M4的第三端接地。
其中，可以理解的是，第三开关管M3的第二端可以为第三开关管M3的控制端，通过控制端可以调节第三开关管M3的导通状态。第三开关管M3的第三端可以为第三开关管M3的输出端。同样地，第四开关管M4的第二端可以为第四开关管M4的控制端，通过控制端可以调节第四开关管M4的导通状态。第四开关管M4的第三端可以为第四开关管M4的输出端。
其中，反馈调整单元130包括第五开关管M5，第五开关管M5的第一端通过上拉电阻R3与电源连接。第五开关管M5的第二端与电压分配单元120的输出端电性连接以接收分压信号VC（即C节点电压）。
其中，电压输出单元140与电压分配单元120电性连接，用于对分压信号VC进行转换并输出对应的电压检测信号VT_VDD。在这种情况下，电压检测信号VT_VDD能够较好地反映当前电源电压VDD的状态，便于实现对电源电压VDD的检测。
在一些实施例中，如图6所示，电压输出单元140为反相器。电压输出单元140可以与电压分配单元120的输出端电性连接。具体地，反相器的输入端可以与第三开关管M3的第三端电性连接。在这种情况下，反相器可以将电压分配单元120输出的分压信号VC反相以输出电压检测信号VT_VDD，电压检测信号VT_VDD的电平状态可以与电源电压VDD基本上同步，能够更好地反映电源电压VDD的状态。
在一些实施例中，第一开关管M1可采用PMOS管，第二开关管M2可采用PMOS管，第三开关管M3可采用PMOS管，第四开关管M4可采用NMOS管，第五开关管M5可采用PMOS管。
上电检测电路的工作原理：电源VDD上电时，随着电源VDD电压上升，第一开关管M1和R1建立稳定电流I1，A点电压VA（即第一电压控制信号）上升至稳定电压值。第一开关管M1和第二开关管M2镜像生成的电流I2=I1，I2与R2建立稳定的B点电压VB（即第二电压控制信号）。第二电压控制信号VB随电源VDD上升趋于稳定（此时为原初稳定状态）。
进一步通过设置第三开关管M3和第四开关管M4的导通阈值，使第三开关管M3、和第四开关管M4通路导通时的电源VDD电压值为所需电压阈值，即产生VT_VDD电压在电源VDD上升过程中为“低”电平，电源VDD超过预定阈值VT后VT_VDD转换为“高”电平，其中，预定阈值VT可以由第三开关管M3和第四开关管M4的导通阈值共同确定。
其中，上电检测电路还包括一反馈调整单元130即第五开关管M5所在支路，该反馈调整单元130可以提高检测使能信号VT_VDD的电压稳定性，在第三开关管M3和第四开关管M4导通时，分压信号VC由“高”变 “低”使第五开关管M5导通，第五开关管M5导通拉高B点电压（即第二电压控制信号VB），进一步加强第三开关管M3和第四开关管M4的导通电流，使整体转换过程加快；在电源电压VDD跌落时，由于第五开关管M5处于导通状态，此时第二电压控制信号VB较原初稳定状态更高，所以破坏状态稳定需要电源VDD跌落更大的值例如跌落至稳定阈值VOL之下，其中，稳定阈值VOL的可以由第三开关管M5和R3确定，且稳定阈值VOL小于预定阈值VT。由此，上电检测电路具备较高稳定状态，能够有效减少电源VDD波动产生的不利影响，即在电源VDD发生波动时难以破坏该稳定状态，例如破坏稳定状态可以导致检测使能信号VT_VDD降低至“低”电平，以提高输出的检测使能信号VT_VDD的稳定性。可以理解的是，若电源VDD跌落至稳定阈值VOL之下后，重新上电，此时需要上升至预定阈值VT，VT_VDD电压恢复“高”电平。
在一些实施例中，第一分频子单元21可以提供具有适当频率的第一分频时钟信号给第一延时子单元22，第一延时子单元22可接入检测使能信号VT_VDD以配合该第一分频时钟信号来调节产生的调制延时信号中的延时时间。例如，在电源VDD上电的一段时间后，检测使能信号VT_VDD由低电平转为高电平，若第一延时子单元22接收的第一分频时钟信号之频率较低，则在同一时间范围内，D触发器的时钟信号端Clk遇到的上升沿频率变低，致使调制延时信号的延时时间变长，即调制延时信号的电平翻转的时间点向后延，也就是说，需要较长时间该调制延时信号发生电平翻转。
在一些实施例中，第二组调节信号中的调节延时信号可以经由第二调节单元30对来自上电复位电路100外部的外部时钟信号CLK_EX进行调节来获得。具体地，第二调节单元30可以对外部时钟信号CLK_EX进行分频和延时等处理以获得调节延时信号。
在本实施例中，外部时钟信号CLK_EX可以来自于上电复位电路100外部的外部时钟电路，也可以是来自于上电复位电路100外部的晶体或MEMS振荡器，本申请不作具体限制。例如，本申请的上电复位电路100可以应用于包含谐振器的MESM振荡器中，如上电复位电路100设置在MESM振荡器中的CMOS裸片上。其中，谐振器输出的时钟信号可以作为外部时钟信号CLK_EX输入至第二调节单元30。
在一些实施例中，参见图7，第二调节单元30可以包括第三多路复用器33，第三多路复用器33的一输入信号端用于接收外部时钟电路产生的时钟信号CLKIN_EX，另一输入信号端用于接收晶体或MEMS振荡器产生的时钟信号CLKIN_XO，经第三多路复用器33选择后输出的时钟信号作为外部时钟信号CLK_EX输入给第二分频子单元31。
在一些实施例中，参见图7，第二调节单元30可以包括第二分频子单元31。第二分频子单元31可以接收外部时钟信号CLK_EX。第二分频子单元31可以用于对外部时钟信号CLK_EX进行分频处理以输出具有适当频率的时钟信号。本申请对该时钟信号的频率不作明确限制，具体可以根据电路***所需的复位延迟时间来确定，通过改变第二分频子单元31的分频比来控制后续生成的调节延时信号的延时时间，进而控制复位延迟时间。
第二调节单元30可以包括第二延时子单元32。第二延时子单元32可以与第二分频子单元31电性连接以接收第二分频子单元31输出的时钟信号；第二延时子单元32用于对该时钟信号进行延时处理以获得至少一调节延时信号。可以理解的是，各调节延时信号被延时处理时所对应的延时时间可以不同。也即，第二延时子单元32可以对接收的时钟信号进行多次延时处理，以依次获得多个调节延时信号。
但本申请的示例不限于此，在其他实施例中，第二延时子单元32可以直接接入具有适当频率的外部时钟信号，第二调节单元30可以对该外部时钟信号进行延时处理以获得若干调节延时信号。在这种情况下，第二延时子单元32可以与如第三多路复用器33电性连接以接入外部时钟信号，用于对该外部时钟信号进行延时处理以获得若干调节延时信号。
可以理解的是，第二分频子单元31对外部时钟信号CLK_EX进行分频处理后，可以获得分频后的时钟信号（也称第二分频时钟信号）。在本实施例中，该第二分频时钟信号也可以被归类于第二组调节信号。
在一些实施例中，第二组调节信号可以包括至少一第二分频时钟信号（如第二分频时钟信号CLK_EX_DX）。具体地，第二分频子单元31可以用于对外部时钟信号CLK_EX进行分频处理，以生成第二组调节信号中的第二分频时钟信号。可以理解的是，若第二分频时钟信号的数量为多个，则各第二分频时钟信号所对应的频率可以是不同。在这种情况下，能够根据复位延迟时间的需求来选择具有适当频率的第二分频时钟信号。
在一些实施例中，第二分频子单元31可以与第一延时子单元22电性连接，以接收第一延时子单元22输出的一调制延时信号（如调制延时信号RING_CHAN_SEL）。第二分频子单元31可以根据该调制延时信号对外部时钟信号CLK_EX进行分频处理，并生成第二分频时钟信号（如第二分频时钟信号CLK_EX_DX）。
在一些实施例中，参见图8，第二分频子单元31包括多个电性连接的D触发器。如第二分频子单元31中的多个D触发器大致为串联连接以对所接收的时钟信号进行分频处理。第二分频子单元31的分频比可以与D触发器的数量相关，例如，连接的D触发器越多，分频比越大。在本实施例中，通过控制D触发器的数量来控制第二分频子单元31的分频比。可以理解的是，第二分频子单元31可以输出多个第二分频时钟信号，具体地，各D触发器的数据输出端Q均可以作为第二分频时钟信号的输出端口。
在一些实施例中，第二分频子单元31包括多个级联（如串联）的D触发器。每个D触发器的复位端Reset均接入一调制延时信号（如调制延时信号RING_CHAN_SEL）。每个D触发器的数据输入端D与自身对应的互补输出端Qb电性连接。首个D触发器的时钟信号端Clk用于接入外部时钟信号CLK_EX。相邻两个D触发器的数据输出端Q与时钟信号端Clk电性连接。
具体地，第二分频子单元31包括K个级联（如串联）的D触发器，其中，K为正整数。第a个D触发器的复位端Reset均与第一延时子单元22电性连接且用于输入调制延时信号（如调制延时信号RING_CHAN_SEL）。第a个D触发器的数据输入端D与自身对应的互补输出端Qb电性连接。第1个D触发器的时钟信号端Clk用于接入外部时钟信号CLK_EX。第a个D触发器的数据输出端Q与第a+1个D触发器的时钟信号端Clk电性连接。其中，a为正整数，且a＜K。
在一些实施例中，第二延时子单元32可以对接收的时钟信号进行延时处理，以获得至少一调节延时信号，例如，调节延时信号SEL_EX等。
在一些实施例中，参见图9，第二延时子单元32包括多个电性连接的D触发器。如第二延时子单元32中的多个D触发器大致为串联连接以对所接收的时钟信号进行延时处理。第二延时子单元32所获得的调节延时信号的延时时间可以与D触发器的数量相关，例如，串联连接的D触发器越多，最后一D触发器输出的调节延时信号对应的延时时间越长。延时时间可以是指该调节延时信号发生电平翻转的时间点。在本实施例中，通过控制连接D触发器的数量来控制生成的调节延时信号的延时时间。可以理解的是，第二延时子单元32可以输出多个调节延时信号。各D触发器的数据输出端Q所输出的信号均可作为本实施例中的调节延时信号。
在一些实施例中，第二延时子单元32可以与第一延时子单元22电性连接，以接收第一延时子单元22输出的一调制延时信号（如调制延时信号RING_CHAN_SEL）。第二延时子单元32根据该调制延时信号对接收的时钟信号（如第二分频时钟信号CLK_EX_DX）进行延时处理，并生成第二组调节信号中的调节延时信号。
在一些实施例中，参见图9，第二延时子单元32包括多个级联（如串联）的D触发器。每个D触发器的复位端Reset均用于接入一调制延时信号。每个D触发器的时钟信号端Clk用于接入一时钟信号。首个D触发器的数据输入端D用于接入控制电压信号TIH_DVDD。相邻两个D触发器的数据输出端Q与数据输入端D电性连接。
具体地，第二延时子单元32包括T个级联的D触发器，其中，T为正整数。在第二延时子单元32中，第b个D触发器的复位端Reset均与第一延时子单元22电性连接且用于接入一调制延时信号（如调制延时信号RING_CHAN_SEL）。第b个D触发器的时钟信号端Clk均与第二分频子单元31电性连接且用于接收第二分频子单元31输出的第二分频时钟信号（如第二分频时钟信号CLK_EX_DX）。 第b个D触发器的数据输入端D用于接入控制电压信号TIH_DVDD。第b个D触发器的数据输出端Q与第b+1个D触发器的数据输入端D电性连接。其中，b为正整数，且b＜T。
在本申请的实施例中，第二分频子单元31和第二延时子单元32所接入的调制延时信号可以为同一信号。在其他实施例中，第二分频子单元31和第二延时子单元32所接入的调制延时信号可以为不同信号。
在本实施例中，控制电压信号TIH_DVDD可以由控制电压电路产生。控制电压电路参照图10所示。控制电压电路的具体连接方式为：开关管M6的漏极连接供能电压DVDD，开关管M6的源极输出控制电压信号TIH_DVDD，开关管M7的源极和栅极均与开关管M6的栅极电性连接，开关管M7的漏极接地。其中，M6为PMOS开关管，M7为NMOS开关管。
在一些实施例中，第二分频子单元31可以提供具有适当频率的第二分频时钟信号给第二延时子单元32，第二延时子单元32可接入一调制延时信号（如调制延时信号RING_CHAN_SEL）以配合该第二分频时钟信号来调节产生的调节延时信号中的延时时间。例如，在电源VDD上电的一段时间后，调制延时信号RING_CHAN_SEL由低电平转为高电平，若第二延时子单元32接收的第二分频时钟信号之频率较低，则在同一时间范围内，D触发器的时钟信号端Clk遇到的上升沿频率变低，致使调节延时信号SEL_EX的延时时间变长，即调节延时信号SEL_EX的电平翻转的时间点向后延，也就是说，需要较长时间该调节延时信号SEL_EX发生电平翻转。
在一些实施例中，参见图11，复位信号生成单元40可以接收第一调节单元20输出的调制延时信号以及第二调节单元30输出的调节延时信号进行处理，以耦合生成复位信号RST_POR。
在一些实施例中，参见图11，复位信号生成单元40包括电性连接的反相模块41和第一多路复用器42。
反相模块41用于对第一调节单元20输出的一调制延时信号进行反相处理，得到反相后的延时信号。
第一多路复用器42用于接收第二调节单元30输出的一调节延时信号、反相模块41输出的反相后的延时信号以及第一调节单元20输出的一调制延时信号，以耦合生成复位信号RST_POR。
在本实施例中，反相模块41接收的调制延时信号与第一多路复用器42接收的调制延时信号可以不同。也即复位信号生成单元40可以接收第一调节单元20输出的至少两个调制延时信号以进行耦合处理。在另一实施例中，反相模块41接收的调制延时信号与第一多路复用器42接收的调制延时信号可以相同。
具体地，参见图11，反相模块41可以与第一调节单元20电性连接，以接收第一调节单元20输出的一调制延时信号（如调制延时信号RING_SEL）；反相模块41对该调制延时信号进行反相处理，得到反相后的延时信号（也称反相延时信号）。第一多路复用器42可以分别与反相模块41、第一调节单元20和第二调节单元30电性连接，以接收反相模块41输出的反相后的延时信号、第一调节单元20输出的一调制延时信号（如调制延时信号RING_CHAN_SEL）以及第二调节单元30输出的一调节延时信号（如调节延时信号SEL_EX）。第一多路复用器42对接收的反相延时信号、调制延时信号和调节延时信号进行处理，耦合生成复位信号RST_POR。其中，第一调节单元20输出的调制延时信号（如调制延时信号RING_CHAN_SEL）是作为第一多路复用器42的控制信号，即输入至第一多路复用器42的选择端。反相延时信号和调节延时信号分别输入至第一多路复用器42的输入信号端。
本申请的电路***中的相应电路模块可以接收上电复位电路100所输出的复位信号RST_POR，以此来执行复位动作。例如，参见图14，在电源VDD上电过程中，复位信号RST_POR在t0时刻由“高”置“低”，相应电路模块可以执行复位，以使其工作状态处于稳定和可控状态；复位信号RST_POR在t1时刻由“低”置“高”，该相应电路模块实现解复位，即上电复位完成。在本申请的实施例中，该相应电路模块可以为电路***中的数字电路模块。
可以理解的是，参见图14，复位信号RST_POR中对应的复位延迟时间（即t0时刻至t1时刻），可以由复位信号生成单元40接收的调制延时信号和调节延时信号来共同确定。例如，参见图11和14，复位信号RST_POR的复位起始时刻t0和复位截止时刻t1可以由调制延时信号RING_SEL、调制延时信号RING_CHAN_SEL和调节延时信号SEL_EX共同确定。
在一些实施例中，参见图12，上电复位电路100可以包括时钟信号生成单元50。时钟信号生成单元50分别与第一调节单元20和第二调节单元30电性连接，以接收部分第一组调节信号和部分第二组调节信号进行耦合以生成调制时钟信号CLK_POR。电路***中的相应电路模块可以接收该调制时钟信号CLK_POR和复位信号RST_POR来实现复位和解复位。可以理解的是，相应电路模块在接收到复位信号RST_POR的同时，需要接收到时钟信号才能激发电路的复位或解复位功能。时钟生成模块50可以生成调制时钟信号CLK_POR作为该相应电路模块所需的时钟信号。由此，该调制时钟信号CLK_POR配合复位信号RST_POR能够更为精确地控制复位延迟时间。
具体地，时钟信号生成单元50分别与第一目标分频子单元21、第一延时子单元22和第二分频子单元32电性连接，以接收第一分频子单元21输出的一第一分频时钟信号（如第一分频时钟信号CLK_RING_D2）、第一延时子单元22输出的调制延时信号、以及第二分频子单元输出的第二分频时钟信号（如第二分频时钟信号CLK_EX_DX）。其中，时钟信号生成单元50接收的调制延时信号的数量至少为两个（如调制延时信号RING_SEL和调制延时信号RING_CLK_SEL）。时钟信号生成单元50根据接收的第一分频时钟信号、调制延时信号和第二分频时钟信号生成调制时钟信号CLK_POR，以使相应电路模块根据调制时钟信号CLK_POR和复位信号RST_POR以进行复位。
在一些实施例中，参见图13，时钟信号生成单元50包括与门模块51和第二多路复用器52。
与门模块51分别与第一分频子单元21和第一延时子单元22电性连接，以接收第一分频子单元21输出的一第一分频时钟信号（如第一分频时钟信号CLK_RING_D2）以及第一延时子单元22输出的一调制延时信号（如调制延时信号RING_SEL）。与门模块51对接收的第一分频时钟信号和调制延时信号进行耦合处理（如与运算），以耦合生成初始调制时钟信号CLK_RING_D2O。
第二多路复用器52分别与与门模块51、第一延时子单元22和第二分频子单元31电性连接，以接收与门模块51输出的初始调制时钟信号CLK_RING_D2O、第二分频子单元31输出的第二分频时钟信号（如第二分频时钟信号CLK_EX_DX）以及第一调节单元20输出的一调制延时信号（如调制延时信号RING_CLK_SEL）。第二多路复用器52对接收的初始调制时钟信号CLK_RING_D2O、第二分频时钟信号和调制延时信号进行耦合处理，以耦合生成调制时钟信号CLK_POR。
其中，第一调节单元20输出的调制延时信号（如调制延时信号RING_CLK_SEL）是作为第二多路复用器52的控制信号，即输入至第二多路复用器52的选择端。初始调制时钟信号CLK_RING_D2O和第二分频时钟信号可以分别输入至第二多路复用器52的输入信号端。
在一些实施例中，调制时钟信号CLK_POR可以在t0时刻产生以在复位信号RST_POR由“高”置“低”时实现对相应电路模块的复位。
上述复位电路100，应用于电路***，使得在电路***中的相应电路模块上电复位完成后，调节使能信号EN_N来控制振荡单元10的工作状态。例如复位信号RST_POR在t1时刻由“低”置“高”时，该相应电路模块实现解复位，即上电复位完成，在该t1时刻之后，可控制使能信号EN_N被置于“高”电平，在这种情况下，振荡单元10不工作，即振荡单元10相关的时钟输出为0，而第一延时子单元22的输出可继续维持；第二分频子单元31也不工作，即外部时钟信号相关的时钟输出为0，而第二延时子单元32的输出可继续维持。由此，调制时钟信号CLK_POR输出为0，复位信号RST_POR维持为“高”电平，能够在保持复位信号RST_POR的同时，有效地降低功耗。
此外，如图15所示，还提供一种上电复位***200，上电复位***200包括上电复位电路100和数字电路300，数字电路300与上电复位电路100电性连接，上电复位电路100用于生成复位信号，数字电路300用于接收上电复位电路100生成的复位信号以执行复位动作。
上述上电复位电路100中中各个单元的划分仅用于举例说明，在其他实施例中，可将上述上电复位电路100按照需要划分为不同的单元，以完成上述上电复位电路100的全部或部分功能。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“例如”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。
应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (7)

1.一种上电复位电路，其特征在于，包括：
振荡单元，用于生成内部时钟信号；
第一调节单元，与所述振荡单元电性连接，用于接收所述振荡单元输出的内部时钟信号，并根据所述内部时钟信号生成第一组调节信号，所述第一组调节信号包括若干调制延时信号；所述第一调节单元包括电性连接的第一分频子单元和第一延时子单元，所述第一组调节信号还包括若干第一分频时钟信号；所述第一分频子单元用于对所述内部时钟信号进行多次分频处理，以生成所述第一组调节信号中的第一分频时钟信号；所述第一延时子单元用于对所述第一分频时钟信号进行延时处理，以生成所述第一组调节信号中的调制延时信号
第二调节单元，分别与外部时钟电路和所述第一调节单元电性连接，用于接收所述外部时钟电路输出的外部时钟信号和所述第一调节单元输出的一调制延时信号，并根据该调制延时信号对所述外部时钟信号进行调节以生成第二组调节信号，所述第二组调节信号包括至少一调节延时信号；所述第二调节单元包括电性连接的第二分频子单元和第二延时子单元，所述第二分频子单元和所述第二延时子单元分别与所述第一延时子单元电性连接，所述第二组调节信号还包括第二分频时钟信号；所述第二分频子单元用于接收所述第一延时子单元输出的一调制延时信号以对所述外部时钟信号进行分频处理，并生成所述第二分频时钟信号；所述第二延时子单元用于接收所述第一延时子单元输出的一调制延时信号以对所述第二分频时钟信号进行延时处理，并生成所述第二组调节信号中的调节延时信号；
复位信号生成单元，分别与所述第一调节单元和所述第二调节单元电性连接，用于接收所述第一调节单元输出的至少两个调制延时信号以及所述第二调节单元输出的一调节延时信号，并根据接收的调制延时信号和调节延时信号生成复位信号；
时钟信号生成单元，所述时钟信号生成单元分别与所述第一分频子单元、所述第一延时子单元和所述第二分频子单元电性连接，所述时钟信号生成单元用于接收所述第一分频子单元输出的一第一分频时钟信号、所述第一延时子单元输出的至少两个调制延时信号、以及所述第二分频子单元输出的第二分频时钟信号，并根据接收的第一分频时钟信号、所述调制延时信号和所述第二分频时钟信号生成调制时钟信号。
2.根据权利要求1所述的上电复位电路，其特征在于，所述复位信号生成单元包括电性连接的反相模块和第一多路复用器；
所述反相模块用于对所述第一调节单元输出的一调制延时信号进行反相处理，得到反相后的延时信号；
所述第一多路复用器用于接收所述第二调节单元输出的一调节延时信号、所述反相模块输出的反相后的延时信号以及所述第一调节单元输出的一调制延时信号，以耦合生成所述复位信号。
3.根据权利要求1所述的上电复位电路，其特征在于，所述时钟信号生成单元包括电性连接的与门模块和第二多路复用器；
所述与门模块用于接收所述第一分频子单元输出的一第一分频时钟信号、所述第一延时子单元输出的一调制延时信号，以输出初始调制时钟信号；
所述第二多路复用器用于接收所述初始调制时钟信号、所述第一延时子单元输出的一调制延时信号以及所述第二分频子单元输出的第二分频时钟信号，以耦合生成所述调制时钟信号。
4.根据权利要求1所述的上电复位电路，其特征在于，第一分频子单元包括电性连接的第二目标分频子单元和第一目标分频子单元，所述第二目标分频子单元和所述第一目标分频子单元用于对所述内部时钟信号进行多次分频，以依次获得两个第一分频时钟信号；
所述第二目标分频子单元为二分频的分频器；
所述第一目标分频子单元包括多个电性连接的D触发器，每个D触发器的复位端均用于接入检测使能信号，每个D触发器的数据输入端与自身对应的互补输出端电性连接，首个D触发器的时钟信号端用于接入所述第二目标分频子单元输出的第一分频时钟信号，相邻两个D触发器的数据输出端与时钟信号端电性连接。
5.根据权利要求1所述的上电复位电路，其特征在于，所述第一延时子单元包括多个电性连接的D触发器，每个D触发器的复位端均用于接入检测使能信号，每个D触发器的时钟信号端均与所述第一分频子单元电性连接并用于接收所述第一分频子单元输出的一第一分频时钟信号，首个D触发器的数据输入端用于接入所述检测使能信号，相邻两个D触发器的数据输出端与数据输入端电性连接。
6.根据权利要求1所述的上电复位电路，其特征在于，所述第二分频子单元包括多个依次电性连接的D触发器，每个D触发器的复位端均与所述第一延时子单元电性连接且用于接入一调制延时信号，每个D触发器的数据输入端与自身对应的互补输出端电性连接，首个D触发器的时钟信号端用于接入所述外部时钟信号，相邻两个D触发器的数据输出端与时钟信号端电性连接。
7.根据权利要求1所述的上电复位电路，其特征在于，所述第二延时子单元包括多个电性连接的D触发器，每个D触发器的复位端均与所述第一延时子单元电性连接且用于接入一调制延时信号，每个D触发器的时钟信号端均与所述第二分频子单元电性连接且用于接收所述第二分频子单元输出的第二分频时钟信号，首个D触发器的数据输入端用于接入控制电压信号，相邻两个D触发器的数据输出端与数据输入端电性连接。
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