JP4332522B2 - 差動増幅回路 - Google Patents
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Description
この差動増幅回路は、差動対を構成するトランジスタMN20及びMN21と、負荷ダイオードを構成するトランジスタMN22及びMN23と、定電流源I241,I242及びI243とで構成されている。定電流源I241は差動対を構成するトランジスタMN20,MN21へ電流を供給するもので、定電流源I242及びI243は負荷ダイオードへバイアス電流を供給するものである。
即ち、この差動増幅回路では、電源電位VDDと接地電位GNDの間に、少なくとも3個のトランジスタが直列に接続されている。電源電圧を1.35Vとした場合、通常のMOSトランジスタの閾値電圧は0.6V程度であり、かつ飽和領域で動作するドレイン・ソース間電圧は0.4Vであることを考慮すると、電源電位VDDと接地電位GNDの間に直列に接続できる素子数は、トランジスタ2個と抵抗等の受動素子1個が限界となる。従って、図2の差動増幅回路は、1.35Vの低電源電圧では正常な動作ができないという問題があった。
この差動増幅回路は、基準電圧生成部1と、温度変動検出部2と、比較電流生成部3と、電流調整部4と、差動増幅部5とで構成されている。
温度変動検出部2では、PMOS11〜13と抵抗14,15によって差動増幅器が構成され、PMOS11,12のゲートは、それぞれ電位VDD−V1,VDD−V2にバイアスされている。従って、PMOS11,12に流れる電流をそれぞれIa,Ibとし、PMOS13に流れる電流をIとすれば、VDD−V1<VDD−V2であるので、次の関係が成り立つ。
I=Ia+Ib、Ia>Ib
Ia×R14=(Ib−Igm)×R15
Ib=Ia−Igm ・・(1)
Ia=k×(V1−Vs−Vt)2 ・・(2)
ここで、VsはPMOS11のソースの電位、VtはPMOS11の閾値電圧、kはPMOS11のディメンジョン(ゲート幅W/ゲート長L)に比例する定数である。
Ib=k×(V2−Vs−Vt)2 ・・(3)
k×(V2−Vs−Vt)2=k×(V1−Vs−Vt)2−Igm
従って、Igmは次のようになる。
Igm=k×(V1−Vs−Vt)2−k×(V2−Vs−Vt)2
=k×(V1−Vs−Vt+V2−Vs−VT)×(V1−V2) ・・(4)
gm=2k×(Vg−Vs−Vt) ・・(5)
Igm=(gm1/2+gm2/2)×(V1−V2) ・・(6)
Igm=gmorg×(V1−V2) ・・(7)
Vgm=VDD−Igm×R22
=VDD−gmorg×(V1−V2)×R22 ・・(8)
Irf=V3/R33
Vrf=VDD−Irf×R37
=VDD−V3×R37/R33 ・・(9)
VDD−V3×R37/R33=VDD−gmorg×(V1−V2)×R22
これにより、gmorgは次式で表される。
gmorg=V3/(V1−V2)×R37/(R33×R22)
ここで、V3=V1−V2、R22=R37 であるから、gmorgは次のようになる。
gmorg=1/R33 ・・(10)
Gain=gmorg×R53
Gain=R53/R33
即ち、差動増幅部5の利得Gainは抵抗の比で決定される。
2 温度変動検出部
3 比較電流生成部
4 電流調整部
5 差動増幅部
11〜13,17,32,34,44,51,52,54 PMOS
14,15,18,22,33,37,43,53,55 抵抗
16,31,41 演算増幅器
19〜21,35,36,42 NMOS
45 定電流回路
Claims (1)
- 調整信号で制御される定電流部の電流に応じて利得が制御される差動増幅手段と、
前記差動増幅手段と同一構成の差動回路を有し、該差動回路の2つの入力側を微小な電位差でバイアスして温度変動に応じて発生した電流差を検出する温度変動検出手段と、
前記微小な電位差に応じた比較用の基準電流を生成する比較電流生成手段と、
前記温度変動検出手段で検出された電流差と前記比較電流生成手段で生成された基準電流が同じ値となるように前記調整信号を出力する電流調整手段とを備え、
前記差動増幅手段、前記温度変動検出手段、前記比較電流生成手段及び前記電流調整手段は、電源電位と接地電位の間に直列に接続されるトランジスタの数を2個以下で構成したことを特徴とする差動増幅回路。
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JP2005333099A JP4332522B2 (ja) | 2005-11-17 | 2005-11-17 | 差動増幅回路 |
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