JP4327615B2

JP4327615B2 - 演算増幅回路

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Publication number: JP4327615B2
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Authority: JP
Inventors: 俊之江藤
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Filing date: 2004-01-26
Publication date: 2009-09-09
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Description

本発明は、演算増幅回路に関し、特に、低消費電流、低電源電圧で動作し、高利得かつ広帯域な差動型演算増幅回路に関する。

差動型演算増幅回路として、駆動側及び負荷側をそれぞれカスコード回路構成としたテレスコピック型アンプと呼ばれる演算増幅回路が非特許文献１に記載されている。図２は、上記非特許文献１に記載されているテレスコピック型アンプの例を示す回路図であり、ＮｃｈトランジスタＭ１〜Ｍ４により駆動側カスコード回路が構成され、ＰｃｈトランジスタＭ５〜Ｍ８により負荷側カスコード回路が構成されている。またテール・カレント用電流源としてＮｃｈトランジスタＭ９がＮｃｈトランジスタＭ１，Ｍ２の共通ソース電極に接続されている。

差動入力信号Ｖｉｎ＋，Ｖｉｎ−はＮｃｈトランジスタＭ１，Ｍ２のゲート電極に入力され、ＮｃｈトランジスタＭ３，Ｍ４のドレイン電極から増幅された差動信号Ｖｏｕｔ−，Ｖｏｕｔ＋が出力される。カスコード回路の出力インピーダンスは高く、ＤＣ利得は数１０００倍程度に上げることができる。また、差動信号はＮｃｈトランジスタのみを伝搬するので広帯域であり、かつ回路もシンプルであって低消費電流化が可能である。

IEEE J. Solid-State Circuits 24,pp.1461-1465, 1989

ＤＣ利得は、高精度の用途では８０ｄＢ（１００００倍程度）以上要求されるが、上記カスコード接続された差動型演算増幅回路のＤＣ利得は、入力ＮｃｈトランジスタＭ１，Ｍ２の相互コンダクタンスｇｍとカスコード回路の出力インピーダンスの積で決まり、素子特性で上限が定まってしまうために、上記文献に記載されているテレスコピック回路構成だけではそのような高利得の実現は困難である。

そのためより高い利得を得るには、トリプル・カスコード回路を用いるか、または、ゲイン・ブースト回路を付加する等の改良を行う方法が考えられるが、前者では出力ダイナミックレンジの減少が生じ、後者では素子面積と消費電流の増加などの問題が生ずる。

また、上記文献に記載されているテレスコピック回路構成では、駆動側及び負荷側にカスコード回路を用いる関係上、最低動作電圧として、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７（Ｍ２，Ｍ４，Ｍ６，Ｍ８）とテール・カレント用電流源トランジスタＭ９の各飽和電圧（０．２５Ｖ）と出力信号振幅（例えば、０．５Ｖｐ−ｐ）の和に相当する電圧が必要であり、約１．７５Ｖｔｙｐ．（０．２５×５＋０．５）となるため、最低動作電圧が比較的高いという欠点がある。

本発明の目的は、上記問題点に鑑み、比較的小さい素子面積で高いＤＣ利得と十分なダイナミックレンジが得られ、かつ低電源電圧での動作が可能な、新規な差動型演算増幅回路を提供することにある。

本発明の演算増幅回路は、カスコード接続されたＮｃｈトランジスタおよび該カスコード接続されたＮｃｈトランジスタに対してフォールデッド・カスコード接続されたＰｃｈトランジスタからなる差動対により差動入力信号を増幅する第１の差動増幅回路と、ソース電極が電源電位に接続され、前記第１の差動増幅回路を経由して増幅された差動信号を各ゲート電極から入力してさらに増幅し、ドレイン電極から差動信号を出力する一対のＰｃｈトランジスタとを有する第１の信号増幅経路と、カスコード接続されたＮｃｈトランジスタからなる差動対により前記差動入力信号を増幅する第２の差動増幅回路によって構成された第２の信号増幅経路とを備え、前記第２の差動増幅回路を構成するカスコード接続されたＮｃｈトランジスタからなる差動対の出力側Ｎｃｈトランジスタのドレイン電極を、前記一対のＰｃｈトランジスタのドレイン電極と各々接続することにより、前記第１の信号増幅経路をゲイン・パス、前記第２の信号増幅経路をフィードフォワード・パスとするパラレル・パス構成としたことを特徴とする。

前記第１の差動増幅回路は、ソース電極が基準電位に接続された第１の電流源用Ｎｃｈトランジスタと、該電流源用Ｎｃｈトランジスタのドレイン電極にソース電極が共通接続され、ゲート電極に差動入力信号が供給される第１及び第２のＮｃｈトランジスタと、ソース電極が前記第１及び第２のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第３及び第４のＮｃｈトランジスタと、ソース電極が電源電位に接続され、ゲート電極に定電圧が供給され、ドレイン電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続される第１及び第２のＰｃｈトランジスタと、ソース電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続され、前記第１及び第２のＰｃｈトランジスタを電流バイアス源として前記カスコード回路の信号電流を折り返して増幅するフォールデッド・カスコード回路を構成する第３及び第４のＰｃｈトランジスタを備え、前記第２の差動増幅回路は、ソース電極が基準電位に接続された第２の電流源用Ｎｃｈトランジスタと、該電流源用Ｎｃｈトランジスタのドレイン電極にソース電極が共通接続され、ゲート電極に前記差動入力信号が供給される第５及び第６のＮｃｈトランジスタと、ソース電極が前記第５及び第６のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成するとともに、ドレイン電極が前記一対のＰｃｈトランジスタのドレイン電極に各々接続された第７及び第８のＮｃｈトランジスタを備えている。

より具体的には、本発明の演算増幅回路は、ソース電極が基準電位（ＧＮＤ）に接続された第１の電流源用Ｎｃｈトランジスタと、ゲート電極が差動入力端子の各一方に接続され、ソース電極が前記第１の電流源トランジスタに共通接続された第１および第２のＮｃｈトランジスタと、ソース電極が前記第１及び第２のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第３及び第４のＮｃｈトランジスタと、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極に定電圧が供給され、ドレイン電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続される第１及び第２のＰｃｈトランジスタと、ソース電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続され、前記第１及び第２のＰｃｈトランジスタを電流バイアス源として前記カスコード回路の信号電流を折り返して増幅するフォールデッド・カスコード回路を構成する第３及び第４のＰｃｈトランジスタを備える第１の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続された第２の電流源用Ｎｃｈトランジスタと、ゲート電極が前記差動入力端子の各一方に接続され、ソース電極が前記第２の電流源トランジスタに共通接続された第５および第６のＮｃｈトランジスタと、ソース電極が前記第５及び第６のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第７及び第８のＮｃｈトランジスタを備える第２の差動増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第３のＰｃｈトランジスタのドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第５のＰｃｈトランジスタを増幅素子として備える第１の出力増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第４のＰｃｈトランジスタのドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第６のＰｃｈトランジスタを増幅素子として備える第２の出力増幅回路とを備え、前記第８のＮｃｈトランジスタのドレイン電極を前記第５のＰｃｈトランジスタのドレイン電極と接続し、前記第７のＮｃｈトランジスタのドレイン電極を前記第６のＰｃｈトランジスタのドレイン電極と接続することにより、前記第２の差動増幅回路の差動出力と前記第１及び第２の出力増幅回路の差動出力を合算して出力することを特徴とする。

本発明は、高利得で狭帯域なゲイン・パスと、Ｎｃｈトランジスタのみを用いた駆動側カスコード回路での広帯域なフィードフォワード・パスとからなる信号増幅経路を並列に接続したパラレル・パス構成としているので、互いの特性が相互補完され、高利得、広帯域特性の演算増幅回路を実現することができる。

また、ゲイン・パスを別に設けて高いＤＣ利得を確保しているので、従来のテレスコピック型アンプのように出力段で駆動側と負荷側の両方をカスコード構成とする必要がないので、十分なダイナミックレンジが得られ、また最低動作電圧も従来のテレスコピック型アンプと比較して低くすることができる。

図１は、本発明の演算増幅回路の実施形態を示す回路図である。

図１において、ＮｃｈトランジスタＭ１１とＭ１４は、そのゲート電極に差動入力信号Ｖｉｎ＋，Ｖｉｎ−が入力され、ソース電極は電流源トランジスタＭ３１のドレイン電極に共通接続される。ＮｃｈトランジスタＭ１１のドレイン電極にはＮｃｈトランジスタＭ１５のソース電極が接続され、ＮｃｈトランジスタＭ１５のドレイン電極は、ソース電極が電源電位（ＶＤＤ）に接続されたＰｃｈトランジスタＭ３０のドレイン電極と接続されるとともに、ＰｃｈトランジスタＭ２０のソース電極と接続される。

ＰｃｈトランジスタＭ２０は、そのゲート電極に一定のバイアス電圧が与えられ、ドレイン電極は、ＮｃｈトランジスタＭ２２，Ｍ３４で構成される負荷側カスコード回路と接続される。ＰｃｈトランジスタＭ３０のゲート電極には定電圧が供給され、そのドレイン電流は、ＮｃｈトランジスタＭ１１とＭ１５からなるカスコード回路とＰｃｈトランジスタＭ２０に分流される。即ちＰｃｈトランジスタＭ３０はＰｃｈトランジスタＭ２０に対しては電流バイアス源として機能し、ＰｃｈトランジスタＭ２０は、ＮｃｈトランジスタＭ１１とＭ１５からなるカスコード回路の信号電流を折り返して増幅するフォールデッド・カスコード回路を構成している。

また、ＮｃｈトランジスタＭ１４のドレイン電極にはＮｃｈトランジスタＭ１８のソース電極が接続され、ＮｃｈトランジスタＭ１８のドレイン電極は、ソース電極が電源電位（ＶＤＤ）に接続されたＰｃｈトランジスタＭ２９のドレイン電極と接続されるとともに、ＰｃｈトランジスタＭ１９のソース電極と接続される。

ＰｃｈトランジスタＭ１９は、そのゲート電極に一定のバイアス電圧が与えられ、ドレイン電極は、ＮｃｈトランジスタＭ２１，Ｍ３３で構成される負荷側カスコード回路と接続される。ＰｃｈトランジスタＭ２９のゲート電極には定電圧が供給され、そのドレイン電流は、ＮｃｈトランジスタＭ１４とＭ１８からなるカスコード回路とＰｃｈトランジスタＭ１９に分流される。即ちＰｃｈトランジスタＭ２９はＰｃｈトランジスタＭ１９の電流バイアス源として機能し、このＰｃｈトランジスタＭ１９により、ＮｃｈトランジスタＭ１４とＭ１８からなるカスコード回路の信号電流を折り返して増幅するフォールデッド・カスコード回路を構成している。

これらのＮｃｈトランジスタＭ１１、Ｍ１５およびＮｃｈトランジスタＭ１４、Ｍ１８からなるカスコード回路と、電流源トランジスタＭ３１と、ＰｃｈトランジスタＭ２０およびＭ１９と、ＰｃｈトランジスタＭ２０およびＭ１９に対する電流バイアス源として機能するＰｃｈトランジスタＭ３０およびＭ２９と、ＮｃｈトランジスタＭ２２，Ｍ３４およびＮｃｈトランジスタＭ２１，Ｍ３３で構成される負荷側カスコード回路によって、フォールデッド・カスコード構成を有する差動対により差動入力信号Ｖｉｎ＋，Ｖｉｎ−を増幅する第１の差動増幅回路が構成される。

ＰｃｈトランジスタＭ２０とＭ１９の各ドレイン電極から出力される差動信号は、ソース電極が電源電位（ＶＤＤ）に接続されたＰｃｈトランジスタＭ２４とＭ２３のゲート電極に入力される。ＰｃｈトランジスタＭ２４とＭ２３は、それぞれ第１、第２のソース接地型増幅回路として動作し、各ドレイン電極から差動出力信号Ｖｏｕｔ＋，Ｖｏｕｔ−が出力される。

このカスコード接続されたＮｃｈトランジスタからなる差動対（Ｍ１１，Ｍ１５），（Ｍ１４，Ｍ１８）→フォールデッド・カスコード接続されたＰｃｈトランジスタＭ２０，Ｍ１９→ＰｃｈトランジスタＭ２４，Ｍ２３からなる信号経路によって構成される増幅回路は、高利得で狭帯域の特性を有するゲイン・パスとして機能する。なお、ＰｃｈトランジスタＭ２４，Ｍ２３のドレイン電極とゲート電極間に接続されているコンデンサＣ２，Ｃ１は、このゲイン・パスの高利得による発振を防止するための位相補償容量である。

一方、図１において、ＮｃｈトランジスタＭ１２とＭ１３は、そのゲート電極に前記差動入力信号Ｖｉｎ＋，Ｖｉｎ−が入力され、ソース電極は電流源トランジスタＭ３２のドレイン電極に共通接続される。ＮｃｈトランジスタＭ１２のドレイン電極にはＮｃｈトランジスタＭ１６のソース電極が接続され、ＮｃｈトランジスタＭ１６のドレイン電極は、上記ソース接地型増幅回路として動作しているＰｃｈトランジスタＭ２３のドレイン電極即ち前記差動出力のＶｏｕｔ−側の端子に接続される。また、ＮｃｈトランジスタＭ１３のドレイン電極にはＮｃｈトランジスタＭ１７のソース電極が接続され、ＮｃｈトランジスタＭ１７のドレイン電極は、上記ソース接地型増幅回路として動作しているＰｃｈトランジスタＭ２４のドレイン電極即ち前記差動出力のＶｏｕｔ＋側の端子に接続される。

これらのＮｃｈトランジスタＭ１２、Ｍ１６およびＮｃｈトランジスタＭ１３、Ｍ１７によって、カスコード接続されたＮｃｈトランジスタからなる差動対により差動入力信号Ｖｉｎ＋，Ｖｉｎ−を増幅する第２の差動増幅回路が構成される。上記ソース接地型増幅回路として動作しているＰｃｈトランジスタＭ２３およびＭ２４は、カスコード接続されたＮｃｈトランジスタからなる差動対に対する負荷側トランジスタとしての機能を兼ねている。

この第２の差動増幅回路は、低利得であるが広帯域の特性、および広ダイナミックレンジ特性を有するフィードフォワード・パスとして機能する。このフィードフォワード・パスと上記ゲイン・パスは並列接続されたパラレル・パス構成となっており、入力された差動信号は、各パスを経由してそれぞれ増幅され、出力端子で合成されることにより高利得かつ広帯域、広ダイナミックレンジの演算増幅回路として動作する。

また、ＰｃｈトランジスタＭ２０（Ｍ１９）のドレイン電極はソース電極が電源電位（ＶＤＤ）に接続されたＰｃｈトランジスタＭ２６（Ｍ２５）のゲート電極にも接続されており、ＰｃｈトランジスタＭ２６（Ｍ２５）のドレイン電極は、ゲート電極に一定の電圧が供給されているＰｃｈトランジスタＭ２８（Ｍ２７）およびＮｃｈトランジスタＭ２２（Ｍ２１）のソース・ドレインを経由してＰｃｈトランジスタＭ２０（Ｍ１９）のドレイン電極と接続されることにより、ゲイン・パス内での局所負帰還ループを構成するとともに、この局所負帰還ループを構成するＰｃｈトランジスタＭ２６とＭ２５のドレイン電極を互いに接続する。

その結果、それぞれの局所負帰還ループ内における差動信号は互いに打ち消し合うので、ゲイン・パス内での局所同相負帰還ループとして動作し、差動信号入力時にも安定して出力トランジスタＭ２４とＭ２３のゲート電位の同相成分（動作点）の変動を検出し、出力トランジスタＭ２４とＭ２３のバイアス電流の安定化を図ることができる。

さらに、図１には示されていないが、第２の差動増幅回路に定電流を供給する電流源トランジスタＭ３２のゲート電極には、この演算増幅回路の同相出力電圧を設定するために、同相帰還回路の出力が接続されている。これにより出力トランジスタＭ２４とＭ２３のソース・ドレインを流れる動作電流と電流源トランジスタＭ３２を流れる電流による差動出力信号Ｖｏｕｔ＋，Ｖｏｕｔ−出力端における同相出力電圧が予め設定された値となるように電流源トランジスタＭ３２を流れる電流が制御される。

本実施形態によれば、低消費電流、高利得で狭帯域な特性を有するゲイン・パスと、Ｎｃｈトランジスタのみ用いた駆動側カスコード回路での広帯域なフィードフォワード・パスとをパラレルに接続し、互いの特性を相互補完させることにより、高利得、広帯域特性、広ダイナミックレンジ特性が得られる。

また、本実施形態の演算増幅回路の最低動作電圧は、ＮｃｈトランジスタＭ１２（Ｍ１３）、Ｍ１６（Ｍ１７）、ＰｃｈトランジスタＭ２３（Ｍ２４）とテール・カレント用電流源トランジスタＭ３２の各飽和電圧、またはＮｃｈトランジスタＭ１１（Ｍ１４）、Ｍ１５（Ｍ１８）、ＰｃｈトランジスタＭ３０（Ｍ２９）とテール・カレント用電流源トランジスタＭ３２の各飽和電圧と、出力信号振幅（例えば、０．５Ｖｐ−ｐ）の和となるので、約１．５Ｖｔｙｐ．（０．２５×４＋０．５）となり、前記従来のテレスコピック型アンプに対し、１個分のトランジスタの飽和電圧（約０．２５Ｖ）分だけ最低動作電圧を改善することができ、同時に低消費電流化を図ることができる。

本実施形態の３．３Ｖプロセスでの設計例では、ＶＤＤ＝３．３Ｖで、消費電流：１．１ｍＡ、ＤＣ利得９８ｄＢ、ユニティゲイン周波数：１６０ＭＨｚ（負荷容量１．８ｐＦ）が実現可能である。

本発明の実施形態を示す回路図である。従来例を示す回路図である。

符号の説明

Ｍ１〜Ｍ４、Ｍ９、Ｍ１１〜Ｍ１８、Ｍ２１〜Ｍ２２、Ｍ３１〜Ｍ３４Ｎｃｈトランジスタ
Ｍ５〜Ｍ８、Ｍ１９〜Ｍ２０、Ｍ２３〜Ｍ３０Ｐｃｈトランジスタ
Ｃ１〜Ｃ２コンデンサ
ＶＤＤ電源電位
ＧＮＤ基準電位

Claims

カスコード接続されたＮｃｈトランジスタおよび該カスコード接続されたＮｃｈトランジスタに対してフォールデッド・カスコード接続されるＰｃｈトランジスタとからなる差動対により差動入力信号を増幅する第１の差動増幅回路と、ソース電極が電源電位に接続され、前記第１の差動増幅回路を経由して増幅された差動信号を各ゲート電極から入力してさらに増幅し、ドレイン電極から差動信号を出力する一対のＰｃｈトランジスタとを有する第１の信号増幅経路と、カスコード接続されたＮｃｈトランジスタからなる差動対により前記差動入力信号を増幅する第２の差動増幅回路によって構成された第２の信号増幅経路とを備え、
前記第２の差動増幅回路を構成するカスコード接続されたＮｃｈトランジスタからなる差動対の出力側Ｎｃｈトランジスタのドレイン電極を、前記一対のＰｃｈトランジスタのドレイン電極と各々接続することにより、前記第１の信号増幅経路をゲイン・パス、前記第２の信号増幅経路をフィードフォワード・パスとするパラレル・パス構成としたことを特徴とする演算増幅回路。
前記第１の差動増幅回路は、ソース電極が基準電位に接続された第１の電流源用Ｎｃｈトランジスタと、該電流源用Ｎｃｈトランジスタのドレイン電極にソース電極が共通接続され、ゲート電極に差動入力信号が供給される第１及び第２のＮｃｈトランジスタと、ソース電極が前記第１及び第２のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第３及び第４のＮｃｈトランジスタと、ソース電極が電源電位に接続され、ゲート電極に定電圧が供給され、ドレイン電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続される第１及び第２のＰｃｈトランジスタと、ソース電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続され、前記第１及び第２のＰｃｈトランジスタを電流バイアス源として前記カスコード回路の信号電流を折り返すフォールデッド・カスコード回路を構成する第３及び第４のＰｃｈトランジスタを備え、
前記第２の差動増幅回路は、ソース電極が基準電位に接続された第２の電流源用Ｎｃｈトランジスタと、該電流源用Ｎｃｈトランジスタのドレイン電極にソース電極が共通接続され、ゲート電極に前記差動入力信号が供給される第５及び第６のＮｃｈトランジスタと、ソース電極が前記第５及び第６のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成するとともに、ドレイン電極が前記一対のＰｃｈトランジスタのドレイン電極に各々接続された第７及び第８のＮｃｈトランジスタを備えていることを特徴とする請求項１に記載の演算増幅回路。
前記第１の信号増幅経路は、高利得・狭帯域な特性を有しており、前記第２の信号増幅経路は、低利得・広帯域な特性を有していることを特徴とする請求項１または２に記載の演算増幅回路。
ソース電極が基準電位（ＧＮＤ）に接続された第１の電流源用Ｎｃｈトランジスタ（Ｍ３１）と、ゲート電極が差動入力端子の各一方に接続され、ソース電極が前記第１の電流源トランジスタに共通接続された第１および第２のＮｃｈトランジスタ（Ｍ１１、Ｍ１４）と、ソース電極が前記第１及び第２のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第３及び第４のＮｃｈトランジスタ（Ｍ１５、Ｍ１８）と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極に定電圧が供給され、ドレイン電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続される第１及び第２のＰｃｈトランジスタ（Ｍ３０、Ｍ２９）と、ソース電極が前記第３及び第４のＮｃｈトランジスタのドレイン電極に各々接続され、前記第１及び第２のＰｃｈトランジスタを電流バイアス源として前記カスコード回路の信号電流を折り返すフォールデッド・カスコード回路を構成する第３及び第４のＰｃｈトランジスタ（Ｍ２０、Ｍ１９）を備える第１の差動増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続された第２の電流源用Ｎｃｈトランジスタ（Ｍ３２）と、ゲート電極が前記差動入力端子の各一方に接続され、ソース電極が前記第２の電流源トランジスタに共通接続された第５および第６のＮｃｈトランジスタ（Ｍ１２、Ｍ１３）と、ソース電極が前記第５及び第６のＮｃｈトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第７及び第８のＮｃｈトランジスタ（Ｍ１６、Ｍ１７）を備える第２の差動増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第３のＰｃｈトランジスタ（Ｍ２０）のドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第５のＰｃｈトランジスタ（Ｍ２４）を増幅素子として備える第１の出力増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第４のＰｃｈトランジスタ（Ｍ１９）のドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第６のＰｃｈトランジスタ（Ｍ２３）を増幅素子として備える第２の出力増幅回路とを備え、
前記第８のＮｃｈトランジスタ（Ｍ１７）のドレイン電極を前記第５のＰｃｈトランジスタ（Ｍ２４）のドレイン電極と接続し、前記第７のＮｃｈトランジスタ（Ｍ１６）のドレイン電極を前記第６のＰｃｈトランジスタ（Ｍ２３）のドレイン電極と接続することにより、前記第２の差動増幅回路の差動出力と前記第１及び第２の出力増幅回路の差動出力を合算して出力することを特徴とする演算増幅回路。
前記第１の差動増幅回路と、前記第１および第２のゲート接地型増幅回路と、前記第１および第２の出力増幅回路によって高利得・狭帯域な特性を有するゲイン・パスが構成され、前記第２の差動増幅回路によって低利得・広帯域な特性を有するフィードフォワード・パスが構成されていることを特徴とする請求項４に記載の演算増幅回路。
前記第２の電流源トランジスタ（Ｍ３２）のゲート電極には、当該演算増幅回路の同相出力電圧を設定するために設けられている同相帰還回路の出力が接続されていることを特徴とする請求項４または５に記載の演算増幅回路。
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第３、第４のＰｃｈトランジスタ（Ｍ２０、Ｍ１９）のドレイン電極に各々接続された第７、第８のＰｃｈトランジスタ（Ｍ２６、Ｍ２５）と、ゲート電極に一定電圧が供給され、ソース電極が前記第７、第８のＰｃｈトランジスタ（Ｍ２６、Ｍ２５）のドレイン電極に各々接続された第９、第１０のＰｃｈトランジスタ（Ｍ２８、Ｍ２７）と、ゲート電極に一定電圧が供給され、ソース電極が前記第９、第１０のＰｃｈトランジスタ（Ｍ２８、Ｍ２７）のドレイン電極に各々接続され、ドレイン電極が前記第３、第４のＰｃｈトランジスタ（Ｍ２０、Ｍ１９）のドレイン電極に各々接続された第９、第１０のＮｃｈトランジスタ（Ｍ２２、Ｍ２１）とからなり、前記第７、第８のＰｃｈトランジスタ（Ｍ２６、Ｍ２５）のドレイン電極同士が接続された局所同相帰還ループを備えていることを特徴とする請求項４〜６のいずれかに記載の演算増幅回路。