JP4327615B2 - 演算増幅回路 - Google Patents
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Description
M5〜M8、M19〜M20、M23〜M30 Pchトランジスタ
C1〜C2 コンデンサ
VDD 電源電位
GND 基準電位
Claims (7)
- カスコード接続されたNchトランジスタおよび該カスコード接続されたNchトランジスタに対してフォールデッド・カスコード接続されるPchトランジスタとからなる差動対により差動入力信号を増幅する第1の差動増幅回路と、ソース電極が電源電位に接続され、前記第1の差動増幅回路を経由して増幅された差動信号を各ゲート電極から入力してさらに増幅し、ドレイン電極から差動信号を出力する一対のPchトランジスタとを有する第1の信号増幅経路と、カスコード接続されたNchトランジスタからなる差動対により前記差動入力信号を増幅する第2の差動増幅回路によって構成された第2の信号増幅経路とを備え、
前記第2の差動増幅回路を構成するカスコード接続されたNchトランジスタからなる差動対の出力側Nchトランジスタのドレイン電極を、前記一対のPchトランジスタのドレイン電極と各々接続することにより、前記第1の信号増幅経路をゲイン・パス、前記第2の信号増幅経路をフィードフォワード・パスとするパラレル・パス構成としたことを特徴とする演算増幅回路。 - 前記第1の差動増幅回路は、ソース電極が基準電位に接続された第1の電流源用Nchトランジスタと、該電流源用Nchトランジスタのドレイン電極にソース電極が共通接続され、ゲート電極に差動入力信号が供給される第1及び第2のNchトランジスタと、ソース電極が前記第1及び第2のNchトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第3及び第4のNchトランジスタと、ソース電極が電源電位に接続され、ゲート電極に定電圧が供給され、ドレイン電極が前記第3及び第4のNchトランジスタのドレイン電極に各々接続される第1及び第2のPchトランジスタと、ソース電極が前記第3及び第4のNchトランジスタのドレイン電極に各々接続され、前記第1及び第2のPchトランジスタを電流バイアス源として前記カスコード回路の信号電流を折り返すフォールデッド・カスコード回路を構成する第3及び第4のPchトランジスタを備え、
前記第2の差動増幅回路は、ソース電極が基準電位に接続された第2の電流源用Nchトランジスタと、該電流源用Nchトランジスタのドレイン電極にソース電極が共通接続され、ゲート電極に前記差動入力信号が供給される第5及び第6のNchトランジスタと、ソース電極が前記第5及び第6のNchトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成するとともに、ドレイン電極が前記一対のPchトランジスタのドレイン電極に各々接続された第7及び第8のNchトランジスタを備えていることを特徴とする請求項1に記載の演算増幅回路。 - 前記第1の信号増幅経路は、高利得・狭帯域な特性を有しており、前記第2の信号増幅経路は、低利得・広帯域な特性を有していることを特徴とする請求項1または2に記載の演算増幅回路。
- ソース電極が基準電位(GND)に接続された第1の電流源用Nchトランジスタ(M31)と、ゲート電極が差動入力端子の各一方に接続され、ソース電極が前記第1の電流源トランジスタに共通接続された第1および第2のNchトランジスタ(M11、M14)と、ソース電極が前記第1及び第2のNchトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第3及び第4のNchトランジスタ(M15、M18)と、ソース電極が電源電位(VDD)に接続され、ゲート電極に定電圧が供給され、ドレイン電極が前記第3及び第4のNchトランジスタのドレイン電極に各々接続される第1及び第2のPchトランジスタ(M30、M29)と、ソース電極が前記第3及び第4のNchトランジスタのドレイン電極に各々接続され、前記第1及び第2のPchトランジスタを電流バイアス源として前記カスコード回路の信号電流を折り返すフォールデッド・カスコード回路を構成する第3及び第4のPchトランジスタ(M20、M19)を備える第1の差動増幅回路と、
ソース電極が基準電位(GND)に接続された第2の電流源用Nchトランジスタ(M32)と、ゲート電極が前記差動入力端子の各一方に接続され、ソース電極が前記第2の電流源トランジスタに共通接続された第5および第6のNchトランジスタ(M12、M13)と、ソース電極が前記第5及び第6のNchトランジスタのドレイン電極に各々接続されることによってカスコード回路を構成する第7及び第8のNchトランジスタ(M16、M17)を備える第2の差動増幅回路と、
ソース電極が電源電位(VDD)に接続され、ゲート電極が前記第3のPchトランジスタ(M20)のドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第5のPchトランジスタ(M24)を増幅素子として備える第1の出力増幅回路と、
ソース電極が電源電位(VDD)に接続され、ゲート電極が前記第4のPchトランジスタ(M19)のドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第6のPchトランジスタ(M23)を増幅素子として備える第2の出力増幅回路とを備え、
前記第8のNchトランジスタ(M17)のドレイン電極を前記第5のPchトランジスタ(M24)のドレイン電極と接続し、前記第7のNchトランジスタ(M16)のドレイン電極を前記第6のPchトランジスタ(M23)のドレイン電極と接続することにより、前記第2の差動増幅回路の差動出力と前記第1及び第2の出力増幅回路の差動出力を合算して出力することを特徴とする演算増幅回路。 - 前記第1の差動増幅回路と、前記第1および第2のゲート接地型増幅回路と、前記第1および第2の出力増幅回路によって高利得・狭帯域な特性を有するゲイン・パスが構成され、前記第2の差動増幅回路によって低利得・広帯域な特性を有するフィードフォワード・パスが構成されていることを特徴とする請求項4に記載の演算増幅回路。
- 前記第2の電流源トランジスタ(M32)のゲート電極には、当該演算増幅回路の同相出力電圧を設定するために設けられている同相帰還回路の出力が接続されていることを特徴とする請求項4または5に記載の演算増幅回路。
- ソース電極が電源電位(VDD)に接続され、ゲート電極が前記第3、第4のPchトランジスタ(M20、M19)のドレイン電極に各々接続された第7、第8のPchトランジスタ(M26、M25)と、ゲート電極に一定電圧が供給され、ソース電極が前記第7、第8のPchトランジスタ(M26、M25)のドレイン電極に各々接続された第9、第10のPchトランジスタ(M28、M27)と、ゲート電極に一定電圧が供給され、ソース電極が前記第9、第10のPchトランジスタ(M28、M27)のドレイン電極に各々接続され、ドレイン電極が前記第3、第4のPchトランジスタ(M20、M19)のドレイン電極に各々接続された第9、第10のNchトランジスタ(M22、M21)とからなり、前記第7、第8のPchトランジスタ(M26、M25)のドレイン電極同士が接続された局所同相帰還ループを備えていることを特徴とする請求項4〜6のいずれかに記載の演算増幅回路。
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