JP4321893B2 - ライン遅延生成回路 - Google Patents
ライン遅延生成回路 Download PDFInfo
- Publication number
- JP4321893B2 JP4321893B2 JP34058798A JP34058798A JP4321893B2 JP 4321893 B2 JP4321893 B2 JP 4321893B2 JP 34058798 A JP34058798 A JP 34058798A JP 34058798 A JP34058798 A JP 34058798A JP 4321893 B2 JP4321893 B2 JP 4321893B2
- Authority
- JP
- Japan
- Prior art keywords
- line delay
- image data
- data
- packet data
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、画像データを一時的に格納して遅延するライン遅延生成回路に関するものである。
【０００２】
【従来の技術】
図９は従来のライン遅延生成回路を示す構成図であり、図において、１はライン同期信号から画像データの有効期間を検出して、画像データイネーブル信号を出力するとともに、ライン同期信号から画像データの無効期間を検出して、ラインリセット信号を出力する制御回路、２は制御回路１が画像データイネーブル信号を出力すると、画像データを１画素単位で取り込むと同時に、ライン遅延データを出力するＦＩＦＯメモリであり、ＦＩＦＯメモリ２は２ポートメモリであるＦＩＦＯをｍ個カスケード接続して構成している。
【０００３】
次に動作について説明する。
ライン遅延生成回路は、画像データを一時的に格納してライン遅延データを生成するものであり、図９の例では、遅延時間が異なるｍ個のライン遅延データを生成している。
【０００４】
具体的には、制御回路１は、ライン同期信号の信号レベルを監視し、図１０に示すように、ライン同期信号の信号レベルがＨレベルになると、現在、有効な画像データが出力されているものと判断し、画像データイネーブル信号をＦＩＦＯメモリ２に出力する。
一方、ライン同期信号の信号レベルがＬレベルになると、現在、無効な画像データが出力されているものと判断し、ラインリセット信号をＦＩＦＯメモリ２に出力する。
【０００５】
そして、ＦＩＦＯメモリ２のＦＩＦＯ（１）は、制御回路１が画像データイネーブル信号を出力すると、その期間中に限り、画像クロックに同期して入力される画像データを１画素単位で取り込むと同時に、先に取り込んだ画像データを１ライン遅延データとして出力する。
【０００６】
また、この際、カスケード接続されているＦＩＦＯメモリ２のＦＩＦＯ（２）〜ＦＩＦＯ（ｍ）は、制御回路１が画像データイネーブル信号を出力すると、その期間中に限り、前段のＦＩＦＯが出力するライン遅延データを１画素単位で取り込むと同時に、先に取り込んだライン遅延データを２ライン遅延データ〜ｍライン遅延データとして出力する。
【０００７】
【発明が解決しようとする課題】
従来のライン遅延生成回路は以上のように構成されているので、ＦＩＦＯメモリ２から遅延時間が異なるｍ個のライン遅延データを出力することができるが、ｍ個のライン遅延データを出力するためには２ポートメモリであるＦＩＦＯをｍ個カスケード接続する必要があり、ＦＩＦＯメモリ２が大型化してしまうなどの課題があった。
【０００８】
なお、ライン遅延生成回路を小型化するために、２ポートメモリをｍ個カスケード接続するＦＩＦＯメモリの代わりに、１個の１ポートＤＲＡＭを使用する技術が特開平５−１３５１６１号公報に開示されているが、画像データを順次遅延して、ライン遅延データを出力するに過ぎず、１回パケットデータをライトする間に、任意のライン遅延データ（１ポートＤＲＡＭに格納されている１ライン遅延データ〜ｍライン遅延データのうち、所望のライン遅延データ）を出力する技術は開示されていない。また、遅延時間が異なるｍ個のライン遅延データを同時に出力する技術も開示されていない。
【０００９】
この発明は上記のような課題を解決するためになされたもので、実装面積の小型化を図ることができるとともに、遅延時間が異なる複数のライン遅延データを同時に出力することができるライン遅延生成回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るライン遅延生成回路は、パケット化手段により生成されたパケットデータの格納指令を１ポートＲＡＭに出力するとともに、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力し、１ポートＲＡＭから掃き出された遅延時間の異なる複数のパケットデータ間の位相ずれを吸収するようにしたものである。
【００１２】
この発明に係るライン遅延生成回路は、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力してから、パケットデータの格納指令を１ポートＲＡＭに出力するようにしたものである。
【００１３】
この発明に係るライン遅延生成回路は、吸収手段により位相ずれが吸収されたパケットデータを加工して、加工画像データを生成するようにしたものである。
【００１４】
この発明に係るライン遅延生成回路は、画像データと加工画像データをパケット化してパケットデータを生成する一方、パケットデータを構成する画像データと加工画像データを分離するようにしたものである。
【００１５】
この発明に係るライン遅延生成回路は、吸収手段により分離された加工画像データを再加工するようにしたものである。
【００１６】
この発明に係るライン遅延生成回路は、１２８ビット以上のリード・ライトバスを有する１ポートＲＡＭを使用するようにしたものである。
【００１７】
この発明に係るライン遅延生成回路は、パケット化手段，ＲＡＭ制御手段及び１ポートＲＡＭを半導体基板上にワンチップ化するようにしたものである。
【００１８】
この発明に係るライン遅延生成回路は、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ及び吸収手段を半導体基板上にワンチップ化するようにしたものである。
【００１９】
この発明に係るライン遅延生成回路は、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ，吸収手段及び加工手段を半導体基板上にワンチップ化するようにしたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるライン遅延生成回路を示す構成図であり、図において、１１は画像クロックに同期して画像データを入力すると、その画像データをパケット化して、パケットデータを生成するパケット化回路（パケット化手段）、１２はパケット化回路１１により生成されたパケットデータの格納指令を１ポートＳＤＲＡＭ１３に出力するとともに、現在格納しているパケットデータのうち、任意のパケットデータ（ライン遅延データ）の掃出指令を１ポートＳＤＲＡＭ１３に出力するＳＤＲＡＭコントローラ（ＲＡＭ制御手段）、１３はパケットデータを一時的に格納し、ライン遅延データを出力する１ポートＳＤＲＡＭ（１ポートＲＡＭ）である。
【００２１】
次に動作について説明する。
まず、パケット化回路１１は、図２に示すように、画像クロックに同期して、画像データＰｎ０〜Ｐｎ（Ｌ−１）を入力すると、その画像データＰｎ０〜Ｐｎ（Ｌ−１）を１ポートＳＤＲＡＭ１３に格納するため、その画像データＰｎ０〜Ｐｎ（Ｌ−１）をパケット化して、パケットデータを生成する。
【００２２】
一方、ＳＤＲＡＭコントローラ１２は、ライン同期信号の信号レベルを監視して、その信号レベルがＨレベルになると、１ポートＳＤＲＡＭ１３に格納されているパケットデータ（所定時間遅延されたライン遅延データＱｂ１〜Ｑｂｍ）を外部出力させるため、ライン遅延データＱｂ１〜Ｑｂｍのリード指令（掃出指令）を１ポートＳＤＲＡＭ１３に出力する。
【００２３】
即ち、ＳＤＲＡＭコントローラ１２は、１ポートＳＤＲＡＭ１３に格納されている全てのライン遅延データのうち、必要なライン遅延データＱｂ１〜Ｑｂｍのみを外部出力させるため（例えば、画面中央より左側に位置する領域のライン遅延データを外部出力する為）、ライン遅延データＱｂ１〜Ｑｂｍの格納アドレスを示す行アドレス信号Ｘｂと列アドレス信号Ｙｂ０〜Ｙｂｍ−１を生成して、Ｔ１〜Ｔ２の期間中（ＰｎＬ〜Ｐｎ２Ｌ−１が入力される期間）、リード指令を出力する。
【００２４】
このようにして、１ポートＳＤＲＡＭ１３が必要なライン遅延データＱｂ１〜Ｑｂｍを外部出力すると、ＳＤＲＡＭコントローラ１２は、パケット化回路１１によりパケット化されたパケットデータを１ポートＳＤＲＡＭ１３に格納するため（パケットデータを遅延する為）、そのパケットデータの格納アドレスを示す行アドレス信号Ｘａと列アドレス信号Ｙａｍ−１を生成し、時刻Ｔ３においてライト指令（格納指令）を出力する。
【００２５】
以上で明らかなように、この実施の形態１によれば、パケット化回路１１により生成されたパケットデータのライト指令を１ポートＳＤＲＡＭ１３に出力するとともに、現在格納しているパケットデータ（ライン遅延データ）のうち、任意のライン遅延データのリード指令を１ポートＳＤＲＡＭ１３に出力するように構成したので、複数の２ポートメモリをカスケード接続することなく、任意のライン遅延データを出力することができるようになり、その結果、実装面積の小型化を図ることができる効果を奏する。
【００２６】
実施の形態２．
図３はこの発明の実施の形態２によるライン遅延生成回路を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
１４は画像クロックに同期して画像データを入力すると、その画像データと加工画像データをパケット化して、パケットデータを生成するパケット化回路（パケット化手段）、１５は１ポートＳＤＲＡＭ１３から出力されたライン遅延データの位相ずれを吸収するとともに、ライン遅延データを構成する画像データと加工画像データを分離する位相ずれ吸収回路（吸収手段）、１６は位相ずれ吸収回路１５により分離された画像データを加工して、加工画像データを生成する画像加工回路（加工手段）である。
【００２７】
次に動作について説明する。
まず、パケット化回路１４は、図４に示すように、画像クロックに同期して、画像データＰｎ０〜Ｐｎ（Ｌ−１）を入力すると、その画像データＰｎ０〜Ｐｎ（Ｌ−１）と加工画像データＰ１’０〜Ｐ１’Ｌ−１を１ポートＳＤＲＡＭ１３に格納するため、その画像データと加工画像データをパケット化して、パケットデータを生成する。
【００２８】
一方、ＳＤＲＡＭコントローラ１２は、上記実施の形態１と同様に、ライン同期信号の信号レベルを監視して、その信号レベルがＨレベルになると、１ポートＳＤＲＡＭ１３に格納されているパケットデータ（所定時間遅延されたライン遅延データＱａ１〜Ｑａｍ）を外部出力させるため、ライン遅延データＱａ１〜Ｑａｍのリード指令（掃出指令）を１ポートＳＤＲＡＭ１３に出力する。
【００２９】
即ち、ＳＤＲＡＭコントローラ１２は、１ポートＳＤＲＡＭ１３に格納されている全てのライン遅延データのうち、必要なライン遅延データＱａ１〜Ｑａｍのみを外部出力させるため（例えば、画面中央より右側に位置する領域のライン遅延データを外部出力する為）、ライン遅延データＱａ１〜Ｑａｍの格納アドレスを示す行アドレス信号Ｘａと列アドレス信号Ｙａ０〜Ｙａｍ−１を生成して、Ｔ１〜Ｔ２の期間中（Ｐｎ０〜Ｐｎ（Ｌ−１）が入力される期間）、リード指令を出力する。
【００３０】
このようにして、１ポートＳＤＲＡＭ１３が必要なライン遅延データＱａ１〜Ｑａｍを外部出力すると、ＳＤＲＡＭコントローラ１２は、パケット化回路１４によりパケット化されたパケットデータを１ポートＳＤＲＡＭ１３に格納するため（パケットデータを遅延する為）、そのパケットデータの格納アドレスを示す行アドレス信号Ｘａと列アドレス信号Ｙａｍ−１を生成し、時刻Ｔ３においてライト指令（格納指令）を出力する。
【００３１】
以上により、１ポートＳＤＲＡＭ１３からライン遅延データＱａ１〜Ｑａｍが順次出力されるが、ライン遅延データＱａ１〜Ｑａｍを順番に出力するのではなく、同時に出力する必要がある場合もあるので、位相ずれ吸収回路１５は、１ポートＳＤＲＡＭ１３から出力されたライン遅延データＱａ１〜Ｑａｍの位相ずれを吸収して、ライン遅延データＱａ１〜Ｑａｍを同時に出力する。
即ち、１ポートＳＤＲＡＭ１３からライン遅延データを順次受信すると、これらを一時的に格納し、ライン遅延データＱａ１〜Ｑａｍの全てを受信したとき外部出力するようにする。
【００３２】
また、位相ずれ吸収回路１５は、ライン遅延データＱａ１〜Ｑａｍには画像データと加工画像データが含まれているので、これらを分離し、画像データのライン遅延データは画像加工回路１６に出力し、加工画像データのライン遅延データは外部出力する。
そして、画像加工回路１６は、位相ずれ吸収回路１５から複数の画像データのライン遅延データを同時に受けると、例えば、画像の色彩を調整する等の加工を施し、その加工画像データをパケット化回路１４に出力する。
【００３３】
ここで、画像加工回路１６が加工画像データをパケット化回路１４に出力する理由を簡単に説明する。加工画像データのライン遅延データを生成する必要がある場合、画像加工回路１６の後段にパケット化回路とＳＤＲＡＭコントローラと１ポートＳＤＲＡＭを設置すれば可能であるが、この場合、構成要素が増加するため、実装面積が大きくなる不具合が発生する。
しかしながら、上記のように加工画像データをパケット化回路１４に出力して、画像データと加工画像データをパケット化するようにすれば、画像加工回路１６の後段にパケット化回路や１ポートＳＤＲＡＭ等を設置することなく、加工画像データのライン遅延データを生成することができるからである。
【００３４】
以上で明らかなように、この実施の形態２によれば、１ポートＳＤＲＡＭ１３から掃き出されたライン遅延データの位相ずれを吸収するように構成したので、遅延時間が異なる複数のライン遅延データを同時に出力することができる効果を奏する。
【００３５】
実施の形態３．
上記実施の形態１及び実施の形態２では、パケットデータをライトするライトアドレスと、パケットデータをリードするリードアドレスが異なるものについて示したが、既納のパケットデータをリードしてから、新たなパケットデータをライトするようにしているので、ライトアドレスとリードアドレスを同一にするようにしてもよい。
【００３６】
この場合、外部から入力する画像データにおいて、一番古いライン遅延データの格納アドレスにパケットデータをライト（上書き）するようにすれば、１ポートＳＤＲＡＭ１３には、画像加工処理を実施するときに必要な参照ライン数分のメモリ容量を持たせればよい。
例えば、紙１枚分（ＸＭバイト）の画像データを画像加工処理する場合において、画像加工処理に必要なライン遅延データのデータ量がＹＭバイトであれば（ただし、Ｘ＞Ｙ）、１ポートＳＤＲＡＭ１３には、ＸＭバイトの画像データを全て蓄える必要はなく、ＹＭバイトの画像データ（ライン遅延データ）を蓄えれば、ＸＭバイトの全画像データに画像加工処理を実施することができる。
【００３７】
実施の形態４．
上記実施の形態２では、加工画像データのライン遅延データを外部出力するものについて示したが、図５に示すように、位相ずれ吸収回路１５により分離された加工画像データのライン遅延データを再加工する画像加工回路（再加工手段）１７，１８を設けるようにしてもよい。
【００３８】
この場合、画像加工回路１７，１８により再加工された加工画像データをパケット化回路１４に出力するようにすれば、画像加工回路１７，１８の後段にパケット化回路や１ポートＳＤＲＡＭ等を設置することなく、加工画像データのライン遅延データを生成することができる（図６を参照）。
【００３９】
実施の形態５．
上記実施の形態４では、１ポートＳＤＲＡＭ１３のリードバス及びライトバスのバス幅については特に言及していないが、図７及び図８に示すように、パケット化回路１４が１度にパケット化する画像データの画素数を４画素（画像データは１画素当たり８ビットのデータ数を有するものとする）とするとともに、パケット化回路１４が１度にパケット化する加工画像データ（加工１処理後画像データ、加工２処理後画像データ、加工３処理後画像データ）の画素数をそれぞれ４画素（加工画像データは１画素当たり８ビットのデータ数を有するものとする）とすると、合計１２８ビットのパケットデータを１ポートＳＤＲＡＭ１３に格納することになる。
【００４０】
したがって、上記の条件下では、１ポートＳＤＲＡＭ１３のリードバス及びライトバスのバス幅を１２８ビット以上にすれば、画像加工処理に必要なライン遅延データの全てを蓄えることができる効果を奏する。
【００４１】
実施の形態６．
上記実施の形態１では、パケット化回路１１や１ポートＳＤＲＡＭ１３のパケット化については特に言及していないが、パケット化回路１１または１４，ＳＤＲＡＭコントローラ１２，１ポートＳＤＲＡＭ１３，位相ずれ吸収回路１５及び画像加工回路１６，１７，１８等を半導体基板上にワンチップ化するようにしてもよい。
これにより、高集積化及び低消費電力化が可能になる。
【００４２】
実施の形態７．
上記実施の形態１から実施の形態６では、１ポートＲＡＭとして、１ポートＳＤＲＡＭ１３を使用するものについて示したが、これに限るものではなく、例えば、１ポートＳＲＡＭ，１ポートＳＬＤＲＡＭ，１ポートＲＤＲＡＭ，１ポートＤＲＡＭ等を使用するようにしてもよい。
【００４３】
【発明の効果】
以上のように、この発明によれば、パケット化手段により生成されたパケットデータの格納指令を１ポートＲＡＭに出力するとともに、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力し、１ポートＲＡＭから掃き出された遅延時間の異なる複数のパケットデータ間の位相ずれを吸収するように構成したので、実装面積の小型化を図ることができるとともに、遅延時間が異なる複数のライン遅延データを同時に出力することができる効果がある。
【００４５】
この発明によれば、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力してから、パケットデータの格納指令を１ポートＲＡＭに出力するように構成したので、パケットデータのライトアドレスとリードアドレスを同一にすれば、１ポートＲＡＭのメモリ容量を小さくすることができる効果がある。
【００４６】
この発明によれば、吸収手段により位相ずれが吸収されたパケットデータを加工して、加工画像データを生成するように構成したので、画像の色彩等を調整することができる効果がある。
【００４７】
この発明によれば、画像データと加工画像データをパケット化してパケットデータを生成する一方、パケットデータを構成する画像データと加工画像データを分離するように構成したので、パケット手段や１ポートＲＡＭ等を別個に設置することなく、加工画像データのライン遅延データを生成することができる効果がある。
【００４８】
この発明によれば、吸収手段により分離された加工画像データを再加工するように構成したので、加工画像データを必要に応じて再加工することができる効果がある。
【００４９】
この発明によれば、１２８ビット以上のリード・ライトバスを有する１ポートＲＡＭを使用するように構成したので、画像加工処理に必要なライン遅延データの全てを蓄えることができる効果がある。
【００５０】
この発明によれば、パケット化手段，ＲＡＭ制御手段及び１ポートＲＡＭを半導体基板上にワンチップ化するように構成したので、高集積化及び低消費電力化が可能になる効果がある。
【００５１】
この発明によれば、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ及び吸収手段を半導体基板上にワンチップ化するように構成したので、高集積化及び低消費電力化が可能になる効果がある。
【００５２】
この発明によれば、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ，吸収手段及び加工手段を半導体基板上にワンチップ化するように構成したので、高集積化及び低消費電力化が可能になる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるライン遅延生成回路を示す構成図である。
【図２】 この発明の実施の形態１によるライン遅延生成回路のタイミングチャートである。
【図３】 この発明の実施の形態２によるライン遅延生成回路を示す構成図である。
【図４】 この発明の実施の形態２によるライン遅延生成回路のタイミングチャートである。
【図５】 この発明の実施の形態４によるライン遅延生成回路を示す構成図である。
【図６】 この発明の実施の形態４によるライン遅延生成回路のタイミングチャートである。
【図７】 この発明の実施の形態５によるライン遅延生成回路を示す構成図である。
【図８】 この発明の実施の形態５によるライン遅延生成回路のタイミングチャートである。
【図９】 従来のライン遅延生成回路を示す構成図である。
【図１０】 従来のライン遅延生成回路のタイミングチャートである。
【符号の説明】
１１，１４ パケット化回路（パケット化手段）、１２ ＳＤＲＡＭコントローラ（ＲＡＭ制御手段）、１３ １ポートＳＤＲＡＭ（１ポートＲＡＭ）、１５位相ずれ吸収回路（吸収手段）、１６ 画像加工回路（加工手段）、１７，１８ 画像加工回路（再加工手段）、Ｐｎ０〜Ｐｎ（Ｌ−１） 画像データ、Ｑａ１〜Ｑａｍ，Ｑｂ１〜Ｑｂｍ ライン遅延データ（パケットデータ）。
【発明の属する技術分野】
この発明は、画像データを一時的に格納して遅延するライン遅延生成回路に関するものである。
【０００２】
【従来の技術】
図９は従来のライン遅延生成回路を示す構成図であり、図において、１はライン同期信号から画像データの有効期間を検出して、画像データイネーブル信号を出力するとともに、ライン同期信号から画像データの無効期間を検出して、ラインリセット信号を出力する制御回路、２は制御回路１が画像データイネーブル信号を出力すると、画像データを１画素単位で取り込むと同時に、ライン遅延データを出力するＦＩＦＯメモリであり、ＦＩＦＯメモリ２は２ポートメモリであるＦＩＦＯをｍ個カスケード接続して構成している。
【０００３】
次に動作について説明する。
ライン遅延生成回路は、画像データを一時的に格納してライン遅延データを生成するものであり、図９の例では、遅延時間が異なるｍ個のライン遅延データを生成している。
【０００４】
具体的には、制御回路１は、ライン同期信号の信号レベルを監視し、図１０に示すように、ライン同期信号の信号レベルがＨレベルになると、現在、有効な画像データが出力されているものと判断し、画像データイネーブル信号をＦＩＦＯメモリ２に出力する。
一方、ライン同期信号の信号レベルがＬレベルになると、現在、無効な画像データが出力されているものと判断し、ラインリセット信号をＦＩＦＯメモリ２に出力する。
【０００５】
そして、ＦＩＦＯメモリ２のＦＩＦＯ（１）は、制御回路１が画像データイネーブル信号を出力すると、その期間中に限り、画像クロックに同期して入力される画像データを１画素単位で取り込むと同時に、先に取り込んだ画像データを１ライン遅延データとして出力する。
【０００６】
また、この際、カスケード接続されているＦＩＦＯメモリ２のＦＩＦＯ（２）〜ＦＩＦＯ（ｍ）は、制御回路１が画像データイネーブル信号を出力すると、その期間中に限り、前段のＦＩＦＯが出力するライン遅延データを１画素単位で取り込むと同時に、先に取り込んだライン遅延データを２ライン遅延データ〜ｍライン遅延データとして出力する。
【０００７】
【発明が解決しようとする課題】
従来のライン遅延生成回路は以上のように構成されているので、ＦＩＦＯメモリ２から遅延時間が異なるｍ個のライン遅延データを出力することができるが、ｍ個のライン遅延データを出力するためには２ポートメモリであるＦＩＦＯをｍ個カスケード接続する必要があり、ＦＩＦＯメモリ２が大型化してしまうなどの課題があった。
【０００８】
なお、ライン遅延生成回路を小型化するために、２ポートメモリをｍ個カスケード接続するＦＩＦＯメモリの代わりに、１個の１ポートＤＲＡＭを使用する技術が特開平５−１３５１６１号公報に開示されているが、画像データを順次遅延して、ライン遅延データを出力するに過ぎず、１回パケットデータをライトする間に、任意のライン遅延データ（１ポートＤＲＡＭに格納されている１ライン遅延データ〜ｍライン遅延データのうち、所望のライン遅延データ）を出力する技術は開示されていない。また、遅延時間が異なるｍ個のライン遅延データを同時に出力する技術も開示されていない。
【０００９】
この発明は上記のような課題を解決するためになされたもので、実装面積の小型化を図ることができるとともに、遅延時間が異なる複数のライン遅延データを同時に出力することができるライン遅延生成回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るライン遅延生成回路は、パケット化手段により生成されたパケットデータの格納指令を１ポートＲＡＭに出力するとともに、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力し、１ポートＲＡＭから掃き出された遅延時間の異なる複数のパケットデータ間の位相ずれを吸収するようにしたものである。
【００１２】
この発明に係るライン遅延生成回路は、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力してから、パケットデータの格納指令を１ポートＲＡＭに出力するようにしたものである。
【００１３】
この発明に係るライン遅延生成回路は、吸収手段により位相ずれが吸収されたパケットデータを加工して、加工画像データを生成するようにしたものである。
【００１４】
この発明に係るライン遅延生成回路は、画像データと加工画像データをパケット化してパケットデータを生成する一方、パケットデータを構成する画像データと加工画像データを分離するようにしたものである。
【００１５】
この発明に係るライン遅延生成回路は、吸収手段により分離された加工画像データを再加工するようにしたものである。
【００１６】
この発明に係るライン遅延生成回路は、１２８ビット以上のリード・ライトバスを有する１ポートＲＡＭを使用するようにしたものである。
【００１７】
この発明に係るライン遅延生成回路は、パケット化手段，ＲＡＭ制御手段及び１ポートＲＡＭを半導体基板上にワンチップ化するようにしたものである。
【００１８】
この発明に係るライン遅延生成回路は、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ及び吸収手段を半導体基板上にワンチップ化するようにしたものである。
【００１９】
この発明に係るライン遅延生成回路は、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ，吸収手段及び加工手段を半導体基板上にワンチップ化するようにしたものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるライン遅延生成回路を示す構成図であり、図において、１１は画像クロックに同期して画像データを入力すると、その画像データをパケット化して、パケットデータを生成するパケット化回路（パケット化手段）、１２はパケット化回路１１により生成されたパケットデータの格納指令を１ポートＳＤＲＡＭ１３に出力するとともに、現在格納しているパケットデータのうち、任意のパケットデータ（ライン遅延データ）の掃出指令を１ポートＳＤＲＡＭ１３に出力するＳＤＲＡＭコントローラ（ＲＡＭ制御手段）、１３はパケットデータを一時的に格納し、ライン遅延データを出力する１ポートＳＤＲＡＭ（１ポートＲＡＭ）である。
【００２１】
次に動作について説明する。
まず、パケット化回路１１は、図２に示すように、画像クロックに同期して、画像データＰｎ０〜Ｐｎ（Ｌ−１）を入力すると、その画像データＰｎ０〜Ｐｎ（Ｌ−１）を１ポートＳＤＲＡＭ１３に格納するため、その画像データＰｎ０〜Ｐｎ（Ｌ−１）をパケット化して、パケットデータを生成する。
【００２２】
一方、ＳＤＲＡＭコントローラ１２は、ライン同期信号の信号レベルを監視して、その信号レベルがＨレベルになると、１ポートＳＤＲＡＭ１３に格納されているパケットデータ（所定時間遅延されたライン遅延データＱｂ１〜Ｑｂｍ）を外部出力させるため、ライン遅延データＱｂ１〜Ｑｂｍのリード指令（掃出指令）を１ポートＳＤＲＡＭ１３に出力する。
【００２３】
即ち、ＳＤＲＡＭコントローラ１２は、１ポートＳＤＲＡＭ１３に格納されている全てのライン遅延データのうち、必要なライン遅延データＱｂ１〜Ｑｂｍのみを外部出力させるため（例えば、画面中央より左側に位置する領域のライン遅延データを外部出力する為）、ライン遅延データＱｂ１〜Ｑｂｍの格納アドレスを示す行アドレス信号Ｘｂと列アドレス信号Ｙｂ０〜Ｙｂｍ−１を生成して、Ｔ１〜Ｔ２の期間中（ＰｎＬ〜Ｐｎ２Ｌ−１が入力される期間）、リード指令を出力する。
【００２４】
このようにして、１ポートＳＤＲＡＭ１３が必要なライン遅延データＱｂ１〜Ｑｂｍを外部出力すると、ＳＤＲＡＭコントローラ１２は、パケット化回路１１によりパケット化されたパケットデータを１ポートＳＤＲＡＭ１３に格納するため（パケットデータを遅延する為）、そのパケットデータの格納アドレスを示す行アドレス信号Ｘａと列アドレス信号Ｙａｍ−１を生成し、時刻Ｔ３においてライト指令（格納指令）を出力する。
【００２５】
以上で明らかなように、この実施の形態１によれば、パケット化回路１１により生成されたパケットデータのライト指令を１ポートＳＤＲＡＭ１３に出力するとともに、現在格納しているパケットデータ（ライン遅延データ）のうち、任意のライン遅延データのリード指令を１ポートＳＤＲＡＭ１３に出力するように構成したので、複数の２ポートメモリをカスケード接続することなく、任意のライン遅延データを出力することができるようになり、その結果、実装面積の小型化を図ることができる効果を奏する。
【００２６】
実施の形態２．
図３はこの発明の実施の形態２によるライン遅延生成回路を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
１４は画像クロックに同期して画像データを入力すると、その画像データと加工画像データをパケット化して、パケットデータを生成するパケット化回路（パケット化手段）、１５は１ポートＳＤＲＡＭ１３から出力されたライン遅延データの位相ずれを吸収するとともに、ライン遅延データを構成する画像データと加工画像データを分離する位相ずれ吸収回路（吸収手段）、１６は位相ずれ吸収回路１５により分離された画像データを加工して、加工画像データを生成する画像加工回路（加工手段）である。
【００２７】
次に動作について説明する。
まず、パケット化回路１４は、図４に示すように、画像クロックに同期して、画像データＰｎ０〜Ｐｎ（Ｌ−１）を入力すると、その画像データＰｎ０〜Ｐｎ（Ｌ−１）と加工画像データＰ１’０〜Ｐ１’Ｌ−１を１ポートＳＤＲＡＭ１３に格納するため、その画像データと加工画像データをパケット化して、パケットデータを生成する。
【００２８】
一方、ＳＤＲＡＭコントローラ１２は、上記実施の形態１と同様に、ライン同期信号の信号レベルを監視して、その信号レベルがＨレベルになると、１ポートＳＤＲＡＭ１３に格納されているパケットデータ（所定時間遅延されたライン遅延データＱａ１〜Ｑａｍ）を外部出力させるため、ライン遅延データＱａ１〜Ｑａｍのリード指令（掃出指令）を１ポートＳＤＲＡＭ１３に出力する。
【００２９】
即ち、ＳＤＲＡＭコントローラ１２は、１ポートＳＤＲＡＭ１３に格納されている全てのライン遅延データのうち、必要なライン遅延データＱａ１〜Ｑａｍのみを外部出力させるため（例えば、画面中央より右側に位置する領域のライン遅延データを外部出力する為）、ライン遅延データＱａ１〜Ｑａｍの格納アドレスを示す行アドレス信号Ｘａと列アドレス信号Ｙａ０〜Ｙａｍ−１を生成して、Ｔ１〜Ｔ２の期間中（Ｐｎ０〜Ｐｎ（Ｌ−１）が入力される期間）、リード指令を出力する。
【００３０】
このようにして、１ポートＳＤＲＡＭ１３が必要なライン遅延データＱａ１〜Ｑａｍを外部出力すると、ＳＤＲＡＭコントローラ１２は、パケット化回路１４によりパケット化されたパケットデータを１ポートＳＤＲＡＭ１３に格納するため（パケットデータを遅延する為）、そのパケットデータの格納アドレスを示す行アドレス信号Ｘａと列アドレス信号Ｙａｍ−１を生成し、時刻Ｔ３においてライト指令（格納指令）を出力する。
【００３１】
以上により、１ポートＳＤＲＡＭ１３からライン遅延データＱａ１〜Ｑａｍが順次出力されるが、ライン遅延データＱａ１〜Ｑａｍを順番に出力するのではなく、同時に出力する必要がある場合もあるので、位相ずれ吸収回路１５は、１ポートＳＤＲＡＭ１３から出力されたライン遅延データＱａ１〜Ｑａｍの位相ずれを吸収して、ライン遅延データＱａ１〜Ｑａｍを同時に出力する。
即ち、１ポートＳＤＲＡＭ１３からライン遅延データを順次受信すると、これらを一時的に格納し、ライン遅延データＱａ１〜Ｑａｍの全てを受信したとき外部出力するようにする。
【００３２】
また、位相ずれ吸収回路１５は、ライン遅延データＱａ１〜Ｑａｍには画像データと加工画像データが含まれているので、これらを分離し、画像データのライン遅延データは画像加工回路１６に出力し、加工画像データのライン遅延データは外部出力する。
そして、画像加工回路１６は、位相ずれ吸収回路１５から複数の画像データのライン遅延データを同時に受けると、例えば、画像の色彩を調整する等の加工を施し、その加工画像データをパケット化回路１４に出力する。
【００３３】
ここで、画像加工回路１６が加工画像データをパケット化回路１４に出力する理由を簡単に説明する。加工画像データのライン遅延データを生成する必要がある場合、画像加工回路１６の後段にパケット化回路とＳＤＲＡＭコントローラと１ポートＳＤＲＡＭを設置すれば可能であるが、この場合、構成要素が増加するため、実装面積が大きくなる不具合が発生する。
しかしながら、上記のように加工画像データをパケット化回路１４に出力して、画像データと加工画像データをパケット化するようにすれば、画像加工回路１６の後段にパケット化回路や１ポートＳＤＲＡＭ等を設置することなく、加工画像データのライン遅延データを生成することができるからである。
【００３４】
以上で明らかなように、この実施の形態２によれば、１ポートＳＤＲＡＭ１３から掃き出されたライン遅延データの位相ずれを吸収するように構成したので、遅延時間が異なる複数のライン遅延データを同時に出力することができる効果を奏する。
【００３５】
実施の形態３．
上記実施の形態１及び実施の形態２では、パケットデータをライトするライトアドレスと、パケットデータをリードするリードアドレスが異なるものについて示したが、既納のパケットデータをリードしてから、新たなパケットデータをライトするようにしているので、ライトアドレスとリードアドレスを同一にするようにしてもよい。
【００３６】
この場合、外部から入力する画像データにおいて、一番古いライン遅延データの格納アドレスにパケットデータをライト（上書き）するようにすれば、１ポートＳＤＲＡＭ１３には、画像加工処理を実施するときに必要な参照ライン数分のメモリ容量を持たせればよい。
例えば、紙１枚分（ＸＭバイト）の画像データを画像加工処理する場合において、画像加工処理に必要なライン遅延データのデータ量がＹＭバイトであれば（ただし、Ｘ＞Ｙ）、１ポートＳＤＲＡＭ１３には、ＸＭバイトの画像データを全て蓄える必要はなく、ＹＭバイトの画像データ（ライン遅延データ）を蓄えれば、ＸＭバイトの全画像データに画像加工処理を実施することができる。
【００３７】
実施の形態４．
上記実施の形態２では、加工画像データのライン遅延データを外部出力するものについて示したが、図５に示すように、位相ずれ吸収回路１５により分離された加工画像データのライン遅延データを再加工する画像加工回路（再加工手段）１７，１８を設けるようにしてもよい。
【００３８】
この場合、画像加工回路１７，１８により再加工された加工画像データをパケット化回路１４に出力するようにすれば、画像加工回路１７，１８の後段にパケット化回路や１ポートＳＤＲＡＭ等を設置することなく、加工画像データのライン遅延データを生成することができる（図６を参照）。
【００３９】
実施の形態５．
上記実施の形態４では、１ポートＳＤＲＡＭ１３のリードバス及びライトバスのバス幅については特に言及していないが、図７及び図８に示すように、パケット化回路１４が１度にパケット化する画像データの画素数を４画素（画像データは１画素当たり８ビットのデータ数を有するものとする）とするとともに、パケット化回路１４が１度にパケット化する加工画像データ（加工１処理後画像データ、加工２処理後画像データ、加工３処理後画像データ）の画素数をそれぞれ４画素（加工画像データは１画素当たり８ビットのデータ数を有するものとする）とすると、合計１２８ビットのパケットデータを１ポートＳＤＲＡＭ１３に格納することになる。
【００４０】
したがって、上記の条件下では、１ポートＳＤＲＡＭ１３のリードバス及びライトバスのバス幅を１２８ビット以上にすれば、画像加工処理に必要なライン遅延データの全てを蓄えることができる効果を奏する。
【００４１】
実施の形態６．
上記実施の形態１では、パケット化回路１１や１ポートＳＤＲＡＭ１３のパケット化については特に言及していないが、パケット化回路１１または１４，ＳＤＲＡＭコントローラ１２，１ポートＳＤＲＡＭ１３，位相ずれ吸収回路１５及び画像加工回路１６，１７，１８等を半導体基板上にワンチップ化するようにしてもよい。
これにより、高集積化及び低消費電力化が可能になる。
【００４２】
実施の形態７．
上記実施の形態１から実施の形態６では、１ポートＲＡＭとして、１ポートＳＤＲＡＭ１３を使用するものについて示したが、これに限るものではなく、例えば、１ポートＳＲＡＭ，１ポートＳＬＤＲＡＭ，１ポートＲＤＲＡＭ，１ポートＤＲＡＭ等を使用するようにしてもよい。
【００４３】
【発明の効果】
以上のように、この発明によれば、パケット化手段により生成されたパケットデータの格納指令を１ポートＲＡＭに出力するとともに、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力し、１ポートＲＡＭから掃き出された遅延時間の異なる複数のパケットデータ間の位相ずれを吸収するように構成したので、実装面積の小型化を図ることができるとともに、遅延時間が異なる複数のライン遅延データを同時に出力することができる効果がある。
【００４５】
この発明によれば、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力してから、パケットデータの格納指令を１ポートＲＡＭに出力するように構成したので、パケットデータのライトアドレスとリードアドレスを同一にすれば、１ポートＲＡＭのメモリ容量を小さくすることができる効果がある。
【００４６】
この発明によれば、吸収手段により位相ずれが吸収されたパケットデータを加工して、加工画像データを生成するように構成したので、画像の色彩等を調整することができる効果がある。
【００４７】
この発明によれば、画像データと加工画像データをパケット化してパケットデータを生成する一方、パケットデータを構成する画像データと加工画像データを分離するように構成したので、パケット手段や１ポートＲＡＭ等を別個に設置することなく、加工画像データのライン遅延データを生成することができる効果がある。
【００４８】
この発明によれば、吸収手段により分離された加工画像データを再加工するように構成したので、加工画像データを必要に応じて再加工することができる効果がある。
【００４９】
この発明によれば、１２８ビット以上のリード・ライトバスを有する１ポートＲＡＭを使用するように構成したので、画像加工処理に必要なライン遅延データの全てを蓄えることができる効果がある。
【００５０】
この発明によれば、パケット化手段，ＲＡＭ制御手段及び１ポートＲＡＭを半導体基板上にワンチップ化するように構成したので、高集積化及び低消費電力化が可能になる効果がある。
【００５１】
この発明によれば、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ及び吸収手段を半導体基板上にワンチップ化するように構成したので、高集積化及び低消費電力化が可能になる効果がある。
【００５２】
この発明によれば、パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ，吸収手段及び加工手段を半導体基板上にワンチップ化するように構成したので、高集積化及び低消費電力化が可能になる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるライン遅延生成回路を示す構成図である。
【図２】 この発明の実施の形態１によるライン遅延生成回路のタイミングチャートである。
【図３】 この発明の実施の形態２によるライン遅延生成回路を示す構成図である。
【図４】 この発明の実施の形態２によるライン遅延生成回路のタイミングチャートである。
【図５】 この発明の実施の形態４によるライン遅延生成回路を示す構成図である。
【図６】 この発明の実施の形態４によるライン遅延生成回路のタイミングチャートである。
【図７】 この発明の実施の形態５によるライン遅延生成回路を示す構成図である。
【図８】 この発明の実施の形態５によるライン遅延生成回路のタイミングチャートである。
【図９】 従来のライン遅延生成回路を示す構成図である。
【図１０】 従来のライン遅延生成回路のタイミングチャートである。
【符号の説明】
１１，１４ パケット化回路（パケット化手段）、１２ ＳＤＲＡＭコントローラ（ＲＡＭ制御手段）、１３ １ポートＳＤＲＡＭ（１ポートＲＡＭ）、１５位相ずれ吸収回路（吸収手段）、１６ 画像加工回路（加工手段）、１７，１８ 画像加工回路（再加工手段）、Ｐｎ０〜Ｐｎ（Ｌ−１） 画像データ、Ｑａ１〜Ｑａｍ，Ｑｂ１〜Ｑｂｍ ライン遅延データ（パケットデータ）。
Claims (9)
- 画像データをパケット化して、パケットデータを生成するパケット化手段と、上記パケット化手段により生成されたパケットデータの格納指令を１ポートＲＡＭに出力するとともに、現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力するＲＡＭ制御手段と、上記１ポートＲＡＭから掃き出された遅延時間が異なる複数のパケットデータ間の位相ずれを吸収する吸収手段とを備えたライン遅延生成回路。
- ＲＡＭ制御手段は現在格納しているパケットデータの掃出指令を１ポートＲＡＭに出力してから、パケット化手段により生成されたパケットデータの格納指令を１ポートＲＡＭに出力することを特徴とする請求項１記載のライン遅延生成回路。
- １２８ビット以上のリード・ライトバスを有する１ポートＲＡＭを使用することを特徴とする請求項１記載のライン遅延生成回路。
- パケット化手段，ＲＡＭ制御手段及び１ポートＲＡＭを半導体基板上にワンチップ化することを特徴とする請求項１記載のライン遅延生成回路。
- パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ及び吸収手段を半導体基板上にワンチップ化することを特徴とする請求項１記載のライン遅延生成回路。
- 吸収手段により位相ずれが吸収されたパケットデータを加工して、加工画像データを生成する加工手段を設けたことを特徴とする請求項１記載のライン遅延生成回路。
- パケット化手段は画像データと加工画像データをパケット化してパケットデータを生成し、吸収手段はパケットデータを構成する画像データと加工画像データを分離することを特徴とする請求項６記載のライン遅延生成回路。
- 吸収手段により分離された加工画像データを再加工する再加工手段を設けたことを特徴とする請求項７記載のライン遅延生成回路。
- パケット化手段，ＲＡＭ制御手段，１ポートＲＡＭ，吸収手段及び加工手段を半導体基板上にワンチップ化することを特徴とする請求項６記載のライン遅延生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34058798A JP4321893B2 (ja) | 1998-11-30 | 1998-11-30 | ライン遅延生成回路 |
| US09/303,623 US6570572B1 (en) | 1998-11-30 | 1999-05-03 | Line delay generator using one-port RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34058798A JP4321893B2 (ja) | 1998-11-30 | 1998-11-30 | ライン遅延生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163563A JP2000163563A (ja) | 2000-06-16 |
| JP4321893B2 true JP4321893B2 (ja) | 2009-08-26 |
Family
ID=18338430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34058798A Expired - Fee Related JP4321893B2 (ja) | 1998-11-30 | 1998-11-30 | ライン遅延生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6570572B1 (ja) |
| JP (1) | JP4321893B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3094346B2 (ja) | 1991-11-13 | 2000-10-03 | キヤノン株式会社 | 画像メモリ装置 |
| CA2070934C (en) * | 1992-06-10 | 1998-05-05 | Benny Chi Wah Lau | Graphics display system |
| JPH10108143A (ja) * | 1996-09-27 | 1998-04-24 | Sony Corp | 画像表示制御装置および方法 |
| JPH114337A (ja) * | 1997-06-11 | 1999-01-06 | Canon Inc | 画像処理装置及び方法 |
-
1998
- 1998-11-30 JP JP34058798A patent/JP4321893B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-03 US US09/303,623 patent/US6570572B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000163563A (ja) | 2000-06-16 |
| US6570572B1 (en) | 2003-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4718079B2 (ja) | シングルポートｒａｍを用いた同時アドレッシング | |
| KR19980086541A (ko) | 동기형 다이나믹 램들을 활용한 고성능, 고대역폭 메모리 버스 | |
| WO1998055935A1 (en) | Apparatus and method for reading data from synchronous memory at increased system clock frequencies | |
| US6760261B2 (en) | DQS postamble noise suppression by forcing a minimum pulse length | |
| JP4321893B2 (ja) | ライン遅延生成回路 | |
| EP0493138B1 (en) | Memory circuit | |
| JP4206508B2 (ja) | 信号制御回路 | |
| US7224622B2 (en) | Method for writing data into memory and the control device | |
| US20100106865A1 (en) | Dma transfer device and method | |
| JP3583844B2 (ja) | キャッシュメモリ方式 | |
| JP3559299B2 (ja) | バッファメモリ装置 | |
| JP2820048B2 (ja) | 画像処理システムとその記憶装置およびそのアクセス方法 | |
| US7729198B2 (en) | Synchronous memory circuit | |
| JP2001134341A (ja) | クロック供給方式 | |
| US20050093871A1 (en) | Digital line delay using a single port memory | |
| US20080059755A1 (en) | Network device and address learning method thereof | |
| JP2870468B2 (ja) | データ転送速度差吸収方式 | |
| JPS6380292A (ja) | 表示制御装置 | |
| JP3755249B2 (ja) | データ記憶装置 | |
| JP3557895B2 (ja) | メモリクリア装置 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JP2897521B2 (ja) | 半導体メモリ | |
| JPS58224497A (ja) | 記憶装置 | |
| JP2001101861A (ja) | 半導体記憶装置 | |
| JP2001084129A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050921 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090526 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090602 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140612 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |