JP3583844B2 - キャッシュメモリ方式 - Google Patents
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Description
【発明の属する技術分野】
本発明は、デジタルメモリ装置、もっと具体的には集積されたキャッシュ・ランダムアクセスメモリ(RAM)に関するものである。
【0002】
【従来の技術】
ランダムアクセス主メモリ内のデータに頻繁にアクセスする中央処理ユニット(CPU)を含むデジタルシステムは、データにより早くアクセスするためにキャッシュメモリを具えることが多い。キャッシュメモリは、CPUの比較的近くに置かれて一般に高速論理回路を実現している。キャッシュメモリは、主(メイン)メモリ内にあるデータのサブセット(一部)を記憶している。CPUは、主メモリからデータを読取ろうとするとき、キャッシュメモリを調べ、アクセスされるデータがキャッシュメモリ内にあるかどうかを決める。もしあれば、主メモリにアクセスするより早いキャッシュメモリからデータを読取る。
【0003】
キャッシュメモリは、CPUにより最も多くアクセスされそうなデータを格納している。このデータは大抵、CPUによって現に読取られているデータのアドレスに隣接するアドレスに位置する。したがって、CPUは、現在キャッシュメモリ内にないデータを読取る場合、現にアクセスされているデータに隣接するデータを主メモリからキャッシュメモリに書込んでキャッシュメモリを更新する。こうすれば、キャッシュメモリは、CPUが最も多くアクセスする可能性のあるデータを含むようになり、キャッシュメモリからのアクセスが主メモリからのアセクスより早いため、これによってコンピュータシステムの性能が向上する。
【0004】
【発明が解決しようとする課題】
従来のキャッシュメモリは大抵、3つの異なる集積回路の上に作られている。1つの集積回路でなく3つの集積回路を使用することによって、キャッシュメモリのサイズが増大している。更に、3つの集積回路は、ただ1つの集積回路より多くの電力を消費する。本発明の課題は、単一の集積回路(IC)チップ上に実現しうる新規なアーキテクチュア
(構成)をもつキャッシュメモリ及びメモリ速度を増加させうるアドレス供給方法を提供することである。
【0005】
【課題を解決するための手段】
本発明に係るキャッシュメモリは、データ・ランダムアクセスメモリ(RAM)と、上記データRAMに結合されたタグRAMと、上記データRAM及び上記タグRAMに結合された制御器と、上記データRAM、上記タグRAM及び上記制御器に結合されたパッド・ロジックと、アドレスを受けるために上記パッド・ロジックに結合された第1のマルチプレクサと、アドレスを復号するために上記タグRAMと結合されたデコーダと、入力が上記第1のマルチプレクサの出力に結合され、出力が第2のマルチプレクサの入力に結合された、入力及び出力をもつ第1のラッチであって、デジタルクロックの第1位相の間にアドレスを記憶し、該デジタルクロックの第2位相の間にアドレスを上記デコーダに供給する第1のラッチと、入力が上記第1のラッチの出力に結合され、出力が上記第1のマルチプレクサの入力に結合された、入力及び出力をもつ第2のラッチであって、上記デジタルクロックの第2位相の間にアドレスを記憶し、該デジタルクロックの第1位相の間にアドレスを上記第1のマルチプレクサに供給する第2のラッチとを具え、上記第1のマルチプレクサは、上記制御器より選択入力を受けるよう結合され、上記デジタルクロックの第1位相の間に、上記パッド・ロジックからのアドレスと上記第2ラッチからのアドレスのどちらかを選択し、上記デコーダは、供給されたアドレスを、上記デジタルクロックの第1位相の間に復号する。
本発明に係るアドレス供給方法は、データ・ランダムアクセスメモリ(RAM)と、上記データRAMに結合されたタグRAMと、上記データRAM及び上記タグRAMに結合された制御器と、上記データRAM、上記タグRAM及び上記制御器に結合されたパッド・ロジックと、アドレスを受けるために上記パッド・ロジックに結合された第1のマルチプレクサと、アドレスを復号するために上記タグRAMと結合されたデコーダと、入力が上記第1のマルチプレクサの出力に結合され、出力が第2のマルチプレクサの入力に結合された、入力及び出力をもつ第1のラッチと、入力が上記第1のラッチの出力に結合され、出力が上記第1のマルチプレクサの入力に結合された、入力及び出力をもつ第2のラッチと、具えるキャッシュメモリにおけるアドレス供給方法において、上記第1のラッチが、デジタルクロックの第1位相の間にアドレスを記憶し、該デジタルクロックの第2位相の間にアドレスを上記デコーダに供給し、上記第2のラッチが、上記デジタルクロックの第2位相の間にアドレスを記憶し、該デジタルクロックの第1位相の間にアドレスを上記第1のマルチプレクサに供給し、上記第1のマルチプレクサが、上記制御器より選択入力を受けて、上記デジタルクロックの第1位相の間に、上記パッド・ロジックからのアドレスと上記第2ラッチからのアドレスのどちらかを選択し、上記デコーダが、供給されたアドレスを、上記デジタルクロックの第1位相の間に復号する。
【0006】
本発明は、キャッシュメモリの回路要素をデジタルクロックの両方の位相の間に動作させることにより、メモリ速度を増加させている。マルチプレクサ及びラッチで実現した新規な構成により、デジタルクロックが低状態の間にキャッシュメモリのデコーダにアドレスを供給することができる。この構成によってまた、メモリアドレスを幾つかのクロックサイクルにわたって該メモリデコーダに供給することができる。本発明のこれら及び他の利点は、以下の詳細な説明から明らかとなるであろう。
【0007】
【発明の実施の形態】
本発明は、集積されたキャッシュメモリを開示するものである。本発明を特定の回路、ブロック図及び信号等を参照して説明するが、当業者には、かような細部が単に本発明をよりよく理解するために開示したものにすぎないことが認められよう。したがって、当業者には、これらの具体的な細目がなくても本発明を実施できることが明らかであろう。本発明を不必要に不明瞭にしないために、周知の回路はブロック図で示した。
【0008】
本発明は、次の特許出願に関連するものである。本明細書にこれらを参照する。
1994年11月9日提出の特願第08/336,543号「高性能動的比較回路」、
1994年11月4日提出の特願第08/334,687号「デューティサイクルを独立に調整可能なクロック」、
1994年11月9日提出の特願第08/336,550号「キャッシュメモリデバイスのカスケード接続方法及び装置」、
1994年11月30日提出の特願第08/346,739号「RAMメモリに対する単一サイクルフラッシュ」、
1994年11月30日提出の特願第08/346,740号「試験/修理マルチプルRAM大ブロック方式」、
1994年11月9日提出の特願第08/336,524号「比較出力遅延を減らすための電荷共用予充電方式」、
1994年11月9日提出の特願第08/336,523号「誤動作を防止するための検知増幅器同相モード・ディップフィルタ回路」。
【0009】
図1は、キャッシュメモリを含むデジタルシステムのブロック図である。図示のように、中央処理ユニット(CPU)10は、ホストバス16を介してメモリバス制御器14に結合される。ホストバス16は、制御ライン15、アドレスライン17及びデータライン19を含む。メモリバス制御器14は、システムバス20を介して主メモリ18に結合される。キャッシュメモリ12は、バス22を介してバス16に結合される。キャッシュメモリ12は、主メモリ18に記憶されたデータのサブセットを記憶し、CPU10は、主メモリ18内のデータにアクセスするよりも早くキャッシュメモリ12内のデータにアクセスすることができる。キャッシュメモリ12は大抵、CPU10が最も多くアクセスしそうなデータを記憶していて、それにより計算速度を上げている。
【0010】
キャッシュメモリ12は、主メモリ18内のデータのサブセットのみを記憶しているので、キャッシュメモリ12を調べて、その中に特定のアドレスをもつデータがあるかどうかを決めなければならない。CPU10がキャッシュメモリ12内にあるデータを読取ろうとする場合、該データはキャッシュメモリ12からCPU10に供給されるであろう。CPU10がキャッシュメモリ12内にないデータを読取ろうとする場合、該データは、キャッシュメモリ12がメモリバス制御器14に該データがキャッシュメモリ12内にないことを知らせた後に、主メモリ18からCPU10に供給される。メモリバス制御器14は、バス20を介して主メモリ18からの読取り動作を開始し、バス16を介して該データをCPU10に供給する。
【0011】
CPU10がキャッシュメモリ12内にあるアドレスにデータを書込もうとする場合、該データはキャッシュメモリ12及び主メモリ18に書込まれ、キャッシュメモリ12及び主メモリ18内のデータが確実に一致するようにする。CPU10がキャッシュメモリ12内にないアドレスにデータを書込もうとする場合、主メモリ18のみが更新される。
【0012】
デジタルシステムは、各キャッシュメモリが主メモリの異なるサブセットを格納する複数のキャッシュメモリを含むことがある。1994年11月9日提出の関連特許出願第08/336,550号「キャッシュメモリデバイスのカスケード接続方法及び装置」(対応日本出願:特願平7−288842号)は、キャッシュメモリと、複数のキャッシュメモリをカスケード(縦続)接続できるCPUとの間の改良されたインタフェースを開示している。本発明のキャッシュメモリ12は、上記の関連出願の教示に従って他のキャッシュメモリとカスケード接続してもよいことが認められよう。
【0013】
従来のシステムでは、キャッシュメモリ12は一般に複数の集積回路(IC)チップを含んでいる。本発明のキャッシュメモリ12は、データRAM、タグRAM及び制御器を含む。データRAMはデータを記憶し、タグRAMは、データRAM内のデータに対応する上位アドレスを記憶し、制御器は、タグRAM及びデータRAM間のデータ転送を調整すると共に他の機能を行う。従来技術では、データRAM、タグRAM及び制御器は大抵、別々の集積回路上に作られている。本発明では、キャッシュメモリ12はただ1つのICチップより成り、それにより、キャッシュメモリ12のサイズを減らし、システムの性能を改善している。
【0014】
図2は、本発明の集積キャッシュメモリ12の概略ブロック図である。集積キャッシュメモリ12は、タグRAM40、データRAM56、制御器30及びパッド・ロジック57を含む。読取り又は書込み動作のためのデータのアドレスは、図1に示すホストバス16から図2に示すパッド・ロジック57に供給される。読取り及び書込みデータは、パッド・ロジック57によってキャッシュメモリ12及びホストバス16間で転送される。キャッシュメモリ12がCPU10によってアクセスされるデータを含むかどうかを示す信号は、図1に示すように、キャッシュメモリ12によってメモリバス制御器14に供給される。
【0015】
動作時、パッド・ロジック57は、外部インタフェースを介してメモリ要求(リクエスト)を受取る。図2に示す如く、メモリ要求に関するアドレスは、タグRAM40と結合される。該アドレスがタグRAM内で見付かった(ヒットした)場合、タグRAM40は、内部アドレスを発生してこれをデータRAM56に結合する。データRAM56は、アドレス要求に対応するデータを検索し、該データをパッド・ロジック57に供給する。これは、外部インタフェースを介して外部に伝えられる。図示のとおり、タグRAM40は、制御器30と結合され、制御器30から読取り/書込み(R/W)制御信号を受ける。タグRAMに結合された上記アドレスがヒットしないで存在しなかった(ミスした)場合、その存在しなかった事象が制御器30に伝えられ、制御器30は、要求されたデータがキャッシュメモリ12内に記憶されていないことを示す信号をパッド・ロジック57に供給する。
【0016】
図3は、本発明の集積キャッシュメモリ12をもっと詳細に示すブロック図である。図2に示したパッド・ロジック57は、図3では、本発明を機能的に説明するためパッド・ロジック32,44及び60として示した。
【0017】
タグRAM40及びデータRAM56は、マルチプレクサ(M1 )34及びマルチプレクサ(M2 )38、ラッチ36及び46並びにフリップフロップ48を共有するので、タグRAM40及びデータRAM56を別個のICチップ上に作る場合に比べ、キャッシュメモリ12は小さくなっている。
【0018】
先に述べたとおり、CPU10がメモリにアクセスする場合、4つの可能性が考えられる。CPU10は、図1に示す如く、キャッシュメモリ12にあるか又は主メモリ18だけにあるデータを読取ることができる。CPU10は、キャッシュメモリ12及び主メモリ18にあるか又は主メモリ18だけにあるアドレスに、データを書込むことができる。これより、図3に示す集積キャッシュメモリ12の動作について、これら4つの動作を別々に説明する。終わりに、本発明のキャッシュメモリの2相動作について述べる。
【0019】
キャッシュメモリ12内にあるデータの読取り
図3に示すように、読取ろうとするデータのアドレスは、バス62を介してキャッシュメモリ12に供給される。パッド・ロジック32は、該アドレスを受取り、これをマルチプレクサ(選択装置)34に供給する。バス66を介して読取り動作が開始されたことを示す信号を受けるパッド・ロジック44によって、読取り動作が開始されたことを示すデータが制御器30に供給される。制御器30は、アクセスされるデータのアドレスを複数のデコーダ39及び52並びに遅延回路50に供給させる信号を、マルチプレクサ34及び38に供給する。マルチプレクサ34及び38、ラッチ36及び46並びにフリップフロップ48の動作は、あとでもっと詳細に述べる。
【0020】
制御器30はまた、タグRAM40及びデータRAM56に対する読取り要求を同時に開始する。読取るデータのアドレスは、デコーダ39によりタグRAM40に、デコーダ52によりデータRAM56に供給される。
【0021】
好適な実施形態では、タグRAM40及びデータRAM56は、双方向結合メモリ(two way set associative memories) である。したがって、タグRAM40及びデータRAM56は共に2つのセクションに分けられ、タグRAM40内の各セクションは、データRAM56の1つのセクションに対応している。データRAM56は、アクセスされるデータのアドレスに対応する2ビットを有する。タグRAM40は、上位のアドレスをデータとして記憶する。アクセスされるデータの上位アドレスが、タグRAM40に記憶された上位アドレスと一致すれば、データRAM56の対応セクション内のデータが所望のデータである。
【0022】
タグRAM40内の両セクションがデコーダ39より供給されるアドレスと比較され、データRAM56内の対応セクションが所望のデータを含むかどうかが決められる。この比較は、読取るデータのアドレスを遅延回路50から受ける比較回路42によって行われる。1994年11月9日提出の関連特許出願第08/336,543号「高性能動的比較回路」(対応日本出願:特願平7−288841号)は、改良された比較回路42のための方法及び装置を開示しており、1994年11月9日提出の関連特許出願第08/336,524号「比較出力遅延を減らすための電荷共用予充電方式」(対応日本出願:特願平7−288841号)は、比較回路42の出力遅延を減らすための方法及び装置を開示している。比較の結果は、制御器30に供給される。
【0023】
データRAM56の両セクションは、読取られるデータの下位アドレスに一致するアドレスからデータを供給する。制御器30は、タグRAM40のどちらのセクションが読取られるデータの上位アドレスと一致したかを示す信号をマルチプレクサ58に供給する。マルチプレクサ58はそれから、読取られるデータの上位アドレスと一致した、タグRAM40のセクションに対応するデータを、データRAM56から選択する。該データは、マルチプレクサ58からパッド・ロジック60に供給され、該ロジックは、バス64を介してホストバス16に上記データを供給する。読取り動作は、図1に示す如く、アクセスされるデータがキャッシュメモリ12内にあるとの信号を、制御器30及びパッド・ロジック44がバス66を介してメモリバス制御器14に供給すると完了する。
【0024】
キャッシュメモリ12内にないデータの読取り
データがキャッシュメモリ12内にない場合、最初の動作は、データがキャッシュメモリ12内にある場合と全く同じである。読取られるデータのアドレスは、バス62を介してキャッシュメモリ12に供給される。パッド・ロジック32は、アクセスされるデータのアドレスを受け、これをマルチプレクサ34に送る。読取り動作が開始されたことを示すデータが、パッド・ロジック44によって制御器30に供給される。制御器30は、上記アドレスをデコーダ39及び52並びに遅延回路50に供給させる信号を、マルチプレクサ34及び38に供給する。制御器30はまた、タグRAM40及びデータRAM56への読取り要求を同時に開始する。
【0025】
読取られるデータのアドレスは、デコーダ39によってタグRAM40に、デコーダ52によってデータRAM56に供給される。タグRAM40の両セクションは、前述の如くデコーダ39によって供給されたアドレスと比較され、その比較結果が制御器30に送られる。データRAM56の両セクションは、前述の如くマルチプレクサ58にデータを送る。制御器30は、タグRAM40のどちらのセクションも読取られるデータの上位アドレスと一致しなかったことを示す信号を、マルチプレクサ58に送る。
【0026】
読取られるデータがキャッシュメモリ12内にないので、制御器30は、主メモリ18から隣接するデータを読取るようメモリバス制御器14に信号を送る。主メモリ18からの隣接データは、CPU10により続いてアクセスされる可能性が最も高いという仮定の下に、キャッシュメモリ12に書込まれる。主メモリ18からキャッシュメモリ12に適正なデータを書込むために、タグRAM40に、図3に示す如く制御器30によってラインフィル(行末余白)が用意される。主メモリ18からのデータは、バス64を介してデータを受取るパッド・ロジック60により、データRAM56に供給される。タグRAM40はそれから、データRAM56に書込まれるデータの適正なアドレスが供給される。キャッシュメモリ12は、こうして主メモリ18からのデータで更新される。
【0027】
キャッシュメモリ12内にあるアドレスへの書込み
CPU10がキャッシュメモリ12内にあるアドレスにデータを書込もうとする場合、キャッシュメモリ12及び主メモリ18が、キャッシュメモリ12内に記憶されているアドレスに対して確実に同一のデータをもつように、書込むデータをキャッシュメモリ12及び主メモリ18の両方に供給しなければならない。
【0028】
書込み動作の最初のステップは、先に述べたのと全く同じである。具体的にいえば、アクセスされるデータのアドレスがタグRAM40の両セクションに供給され、該データがデータRAM56の2セクションの一方の中にあるかどうかが決定される。比較回路42が、タグRAM40に一致するアドレスが含まれることを示すと、制御器30は、一致を示す信号をパッド・ロジック44に送り、該ロジックは順に、バス66を介してバス22(図1)に信号を送る。書込むデータはそれから、パッド・ロジック60を介してデータRAM56に送られ、タグRAM40内の対応するアドレスが更新される。好適な実施形態では、データは同時にデータRAM56及び主メモリ18に書込まれる。
【0029】
キャッシュメモリ12内にないアドレスへの書込み
アドレスがキャッシュメモリ12内にない場合の書込み動作については、最初のステップは、アドレスがキャッシュメモリ12内にある場合の書込み動作について前述したのと全く同じである。具体的にいえば、アクセスされるデータのアドレスがタグRAM40の両セクションに供給され、該データがデータRAM56の2セクションの一方の中にあるかどうかが決定される。比較回路42が、タグRAM40に一致するアドレスが含まれないことを示すと、制御器30は、ないことを示す信号をパッド・ロジック44に送り、該ロジックは順に、バス66を介して図1に示す如くバス22に信号を送る。データはそれから、主メモリ18にのみ書込まれる。
【0030】
2相動作
図3に示すキャッシュメモリは、メモリ速度を増すため2つの位相で動作する。図4は、デジタルクロックによって供給される2種類の波形80及び82を示す。波形80は、外部のシステムクロックのサンプル出力を示し、サイクルの周期は期間84及び88の和である。幾つかの従来メモリでは、メモリ内の回路要素は、デジタルクロックより供給される信号が高状態にある時のみ、アクティブである(動作する)。即ち、図4の波形80を参照すると、メモリ動作はすべて位相1(φ1 )の期間84及び86内で行われねばならない。例えば、デコーダには期間84にて1つのアドレスが供給されるが、デコーダは、その信号を位相2(φ2 )期間88では処理せず、期間86になって始めて該信号を復号している。
【0031】
これに対し、本発明のキャッシュメモリは、2相動作を行う。図4の波形82(これは、内部クロックである。)を参照すると、本発明のメモリ要素は、位相1期間90及び94並びに位相2期間92の両方において動作し、これによりパイプライン的回路動作が可能となる。例えば、位相2期間92にてアドレスがデコーダに供給され、位相1期間94にてデコーダが該アドレスを処理することになる。2相動作は、クロックにより供給される信号が低状態にある間にメモリ要素がデータを処理するので、メモリの速度を高めるものである。
【0032】
図3において、ラッチ36及び46は、2相アドレス指定構成を実現している。具体的にいえば、データは、後述のようにクロック信号の位相2の間にデコーダ39及び52に供給される。ラッチ36は、位相2(φ2 )の間信号を通し、位相1の間アドレスデータを蓄積する。反対に、ラッチ46は、位相1(φ1 )の間信号を通し、位相2の間アドレスデータを蓄積する。
【0033】
メモリアクセス動作は、多くのサイクルを要することが多い、その場合、同じアドレスがデコーダ39及び52に供給されねばならない。ラッチ36及び46は、同じアドレスを多くのクロックサイクルにわたってデコーダ39及び52に供給すると共に、並列アクセスサイクルが進行していないとき、新しいアドレスをデコーダ39及び52に供給することを可能にしている。マルチプレクサ34は、位相1の間に新しいデータのアドレス(これは、前述の如くパッド・ロジック32より供給される。)と、前にアクセスされたデータのアドレス(これは、ラッチ46に蓄積され、位相1の間にマルチプレクサ34に送られる。)とのどちらかを選択する。
【0034】
アドレスデータは、位相2の間にデコーダ39及び52に供給される。マルチプレクサ34は、位相1の間に、制御器30から送られる選択信号に基いて新しいアドレスか又は古いアドレスを選択する。新しいアドレスが選択された場合、これは位相1の間にラッチ36に蓄積される。ラッチ36内の該アドレスは、位相2の間にマルチプレクサ38を介してデコーダ39及び52に供給される。これについては、あとでもっと詳しく述べる。ラッチ36内の上記アドレスはまた、位相2の間にラッチ46に送られ、該ラッチはこのアドレスを位相2の間に蓄積する。前述のとおり、位相1の間に、前のメモリアクセスデータのアドレスが再び要求されると、マルチプレクサ34は、位相1の間にラッチ46から供給されたアドレスを選択する。このようにすれば、アドレスを任意の数のクロックサイクルの間にデコーダ39及び52に供給できる。更に、アドレスを位相2の間にデコーダ39及び52に供給することにより、メモリ速度が上がる。
【0035】
フリップフロップ48は、追加のアドレスを記憶するためのものである。フリップフロップ48に、パッド・ロジック32からデータアドレスが供給される。フリップフロップ48は、このアドレスを記憶し、これをマルチプレクサ38に送る。制御器30は、制御信号をマルチプレクサ38に送り、フリップフロップ48及びラッチ36から送られたアドレスのどちらかを選択させる。
【0036】
1994年11月4日提出の同時係属出願第08/334,687号「デューティサイクルを独立に調整可能なクロック」(対応日本出願:特願平7−275762号)は、システムクロックと無関係の調整可能なデューティサイクルをもつ内部クロックを実現する方法及び装置を提供している。この「デューティサイクルを独立に調整可能なクロック」により供給される内部クロック信号を本発明に使用して、本発明のキャッシュメモリ12のタイミング要求を満たす第1及び第2の位相をもつ2相クロック信号を供給することができる。
【0037】
以上、本発明を好適な実施形態と共に説明してきたが、当業者には上述の説明から多くの変形、変更及び用途が明らかであろう。
【0038】
【発明の効果】
本発明によれば、キャッシュメモリを単一のICチップ上に形成しうるので、キャッシュメモリのサイズ及び消費電力を小さくすることができる。また、キャッシュメモリの回路要素をデジタルクロックの両位相の間に動作させることにより、メモリ速度が増す利点がある。
【図面の簡単な説明】
【図1】キャッシュメモリを含むデジタルシステムを示すブロック図。
【図2】本発明の集積キャッシュメモリの概略を示すブロック図。
【図3】図2のキャッシュメモリの詳細を示すブロック図。
【図4】2つのクロック信号の2つの位相を示す波形図。
【符号の説明】
12 キャッシュメモリ
40 タグRAM
56 データRAM
30 制御器
57(32,44,60) パッド・ロジック
34(M1 ) 第1のマルチプレクサ(選択装置)
39,52 デコーダ
36 第1のラッチ(第1の記憶要素)
46 第2のラッチ(第2の記憶要素)
38(M2 ) 第2のマルチプレクサ(選択装置)
48 フリップフロップ
50 遅延回路
42 比較回路
58(M3 ) 第3のマルチプレクサ(選択装置)
Claims (3)
- データ・ランダムアクセスメモリ(RAM)と、
上記データRAMに結合されたタグRAMと、
上記データRAM及び上記タグRAMに結合された制御器と、
上記データRAM、上記タグRAM及び上記制御器に結合されたパッド・ロジックと、
アドレスを受けるために上記パッド・ロジックに結合された第1のマルチプレクサと、
アドレスを復号するために上記タグRAMと結合されたデコーダと、
入力が上記第1のマルチプレクサの出力に結合された、入力及び出力をもつ第1のラッチであって、デジタルクロックの第1位相の間にアドレスを記憶し、該デジタルクロックの第2位相の間にアドレスを上記デコーダに供給する第1のラッチと、
入力が上記第1のラッチの出力に結合され、出力が上記第1のマルチプレクサの入力に結合された、入力及び出力をもつ第2のラッチであって、上記デジタルクロックの第2位相の間にアドレスを記憶し、該デジタルクロックの第1位相の間にアドレスを上記第1のマルチプレクサに供給する第2のラッチと
を具え、
上記第1のマルチプレクサは、上記制御器より選択入力を受けるよう結合され、上記デジタルクロックの第1位相の間に、上記パッド・ロジックからのアドレスと上記第2ラッチからのアドレスのどちらかを選択し、
上記デコーダは、供給されたアドレスを、上記デジタルクロックの第1位相の間に復号するキャッシュメモリ。 - 上記データRAMは少なくとも2つのセクションを含み、上記キャッシュメモリは更に、
少なくとも2つのデータ入力をもち、各データ入力が上記データRAMの異なるセクションに結合された第3のマルチプレクサであって、上記制御器からの選択入力を受けるよう結合され、上記データRAMの上記第1セクションより供給されるデータと、上記データRAMの上記第2セクションより供給されるデータのどちらかを選択するようにされた第3のマルチプレクサを含む請求項2のキャッシュメモリ。 - データ・ランダムアクセスメモリ(RAM)と、
上記データRAMに結合されたタグRAMと、
上記データRAM及び上記タグRAMに結合された制御器と、
上記データRAM、上記タグRAM及び上記制御器に結合されたパッド・ロジックと、
アドレスを受けるために上記パッド・ロジックに結合された第1のマルチプレクサと、
アドレスを復号するために上記タグRAMと結合されたデコーダと、
入力が上記第1のマルチプレクサの出力に結合され、出力が第2のマルチプレクサの入力に結合された、入力及び出力をもつ第1のラッチと、
入力が上記第1のラッチの出力に結合され、出力が上記第1のマルチプレクサの入力に結合された、入力及び出力をもつ第2のラッチと、
を具えるキャッシュメモリにおけるアドレス供給方法において、
上記第1のラッチが、デジタルクロックの第1位相の間にアドレスを記憶し、該デジタルクロックの第2位相の間にアドレスを上記デコーダに供給し、
上記第2のラッチが、上記デジタルクロックの第2位相の間にアドレスを記憶し、該デジタルクロックの第1位相の間にアドレスを上記第1のマルチプレクサに供給し、
上記第1のマルチプレクサが、上記制御器より選択入力を受けて、上記デジタルクロックの第1位相の間に、上記パッド・ロジックからのアドレスと上記第2ラッチからのアドレスのどちらかを選択し、
上記デコーダが、供給されたアドレスを、上記デジタルクロックの第1位相の間に復号するアドレス供給方法。
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