JP3415081B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置及び半
導体装置の製造方法に関し，さらに詳細には，上層配線
に銅（Ｃｕ）を使用した半導体装置及びその製造方法に
関する。
導体装置の製造方法に関し，さらに詳細には，上層配線
に銅（Ｃｕ）を使用した半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】近年，半導体集積回路においては，高集
積化・高密度化に対応するため，電極配線寸法の微細化
が進められている。さらに，半導体集積回路は，高速度
化，低消費電力化が要求されるため，微細化した電極配
線材においても，低抵抗かつ高信頼性が得られる銅（Ｃ
ｕ）配線が盛んに使用されている。
積化・高密度化に対応するため，電極配線寸法の微細化
が進められている。さらに，半導体集積回路は，高速度
化，低消費電力化が要求されるため，微細化した電極配
線材においても，低抵抗かつ高信頼性が得られる銅（Ｃ
ｕ）配線が盛んに使用されている。
【０００３】Ｃｕ配線の形成は，通常，層間絶縁膜に形
成した配線溝を埋め込むように層間絶縁膜全面にＣｕを
堆積した後，ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）法に
より層間絶縁膜上のＣｕ膜を平坦除去して配線溝内にの
みＣｕ膜を残存させることによってＣｕ配線を形成す
る，ダマシン法が主流となっている。なお，Ｃｕ膜の堆
積は，通常，スパッタ法に比べて埋め込み特性や経済性
等の面で優れているメッキ法により行われる。
成した配線溝を埋め込むように層間絶縁膜全面にＣｕを
堆積した後，ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）法に
より層間絶縁膜上のＣｕ膜を平坦除去して配線溝内にの
みＣｕ膜を残存させることによってＣｕ配線を形成す
る，ダマシン法が主流となっている。なお，Ｃｕ膜の堆
積は，通常，スパッタ法に比べて埋め込み特性や経済性
等の面で優れているメッキ法により行われる。
【０００４】一方，ダマシン法によるＣｕ配線形成プロ
セスをさらに簡潔化し，経済性を高めるため，配線と導
電プラグとを同時に形成するデュアルダマシン法のＣｕ
配線技術が非常に注目され，開発も一段と加速してい
る。すなわち，デュアルダマシン法では，層間絶縁膜に
配線溝及び貫通孔（ヴィアホールあるいはスルーホー
ル）を形成した後，かかる配線溝及びヴィアホール（あ
るいはスルーホール）を埋め込むように全面にＣｕを堆
積し，ＣＭＰ法で層間絶縁膜上のＣｕ膜を研磨して配線
溝及びヴィアホール（あるいはスルーホール）内にのみ
Ｃｕ膜を残存させることにより，同一材料で一体化した
配線と導電プラグとを同時に形成することができる。し
たがって，デュアルダマシン法により，製造プロセスの
短縮化やコストの削減を図ることができる。
セスをさらに簡潔化し，経済性を高めるため，配線と導
電プラグとを同時に形成するデュアルダマシン法のＣｕ
配線技術が非常に注目され，開発も一段と加速してい
る。すなわち，デュアルダマシン法では，層間絶縁膜に
配線溝及び貫通孔（ヴィアホールあるいはスルーホー
ル）を形成した後，かかる配線溝及びヴィアホール（あ
るいはスルーホール）を埋め込むように全面にＣｕを堆
積し，ＣＭＰ法で層間絶縁膜上のＣｕ膜を研磨して配線
溝及びヴィアホール（あるいはスルーホール）内にのみ
Ｃｕ膜を残存させることにより，同一材料で一体化した
配線と導電プラグとを同時に形成することができる。し
たがって，デュアルダマシン法により，製造プロセスの
短縮化やコストの削減を図ることができる。
【０００５】しかしながら，デュアルダマシン法では，
現状のスパッタ法では埋め込み特性に劣るため，Ｃｕ配
線寸法が微細化して配線間のヴィアホール（あるいはス
ルーホール）のアスペクト比が増大した場合には，配線
溝あるいはヴィアホール（あるいはスルーホール）に均
一に導電性材料を埋め込むことが困難である。一方，シ
ングルダマシン法では，比較的容易に導電性材料を埋め
込むことができるため，半導体装置の高集積化，高密度
化に伴う配線の微細化が進む今後において，シングルダ
マシン法の製造プロセスへの適用は，更に高まることが
期待される。
現状のスパッタ法では埋め込み特性に劣るため，Ｃｕ配
線寸法が微細化して配線間のヴィアホール（あるいはス
ルーホール）のアスペクト比が増大した場合には，配線
溝あるいはヴィアホール（あるいはスルーホール）に均
一に導電性材料を埋め込むことが困難である。一方，シ
ングルダマシン法では，比較的容易に導電性材料を埋め
込むことができるため，半導体装置の高集積化，高密度
化に伴う配線の微細化が進む今後において，シングルダ
マシン法の製造プロセスへの適用は，更に高まることが
期待される。
【０００６】ところで，Ｃｕ上層配線の形成に際し，上
層配線溝に直接Ｃｕを堆積すると，層間絶縁膜中にＣｕ
が拡散してしまうため，上層配線溝表面に例えばＴｉＮ
やＴａＮなどのバリア層をスパッタ法などにより形成し
た後，Ｃｕを堆積する。このバリア層により，上層配線
溝内のＣｕが層間絶縁膜中に拡散することが防止され
る。このとき，バリア層は，層間絶縁膜表面上だけでな
く上層配線溝底部に露出する導電プラグ表面上にも形成
され，バリア層を介してＣｕ上層配線が形成される。
層配線溝に直接Ｃｕを堆積すると，層間絶縁膜中にＣｕ
が拡散してしまうため，上層配線溝表面に例えばＴｉＮ
やＴａＮなどのバリア層をスパッタ法などにより形成し
た後，Ｃｕを堆積する。このバリア層により，上層配線
溝内のＣｕが層間絶縁膜中に拡散することが防止され
る。このとき，バリア層は，層間絶縁膜表面上だけでな
く上層配線溝底部に露出する導電プラグ表面上にも形成
され，バリア層を介してＣｕ上層配線が形成される。
【０００７】なお，Ｃｕ配線は，ＣＶＤ法による成膜で
は，密着性，不純物汚染及び高コストなどの点で課題が
あるため実デバイスに適用するのは困難であり，また，
スパッタ法による成膜では，下地への被覆性が比較的劣
るため，コンフォーマル的に成膜することができない。
このため，Ｃｕ配線は，通常，埋め込み特性に優れるメ
ッキ法により形成される。この場合には，メッキ時に電
流を導通するためのＣｕシード層を例えばスパッタ法に
より形成する必要がある。
は，密着性，不純物汚染及び高コストなどの点で課題が
あるため実デバイスに適用するのは困難であり，また，
スパッタ法による成膜では，下地への被覆性が比較的劣
るため，コンフォーマル的に成膜することができない。
このため，Ｃｕ配線は，通常，埋め込み特性に優れるメ
ッキ法により形成される。この場合には，メッキ時に電
流を導通するためのＣｕシード層を例えばスパッタ法に
より形成する必要がある。
【０００８】以下，２層配線構造でのシングルダマシン
法による導電プラグ及び上層配線の形成方法を，Ｗプラ
グ及びＣｕ上層配線を採用した例に，図１３及び図１４
に基づいて説明する。なお，Ｗプラグの代わりに，メッ
キ法により形成されたＣｕプラグ（以下，メッキ−Ｃｕ
プラグ）を使用することもできる。図１３及び図１４
は，シングルダマシン法による半導体装置の製造方法の
工程を示す断面図である。
法による導電プラグ及び上層配線の形成方法を，Ｗプラ
グ及びＣｕ上層配線を採用した例に，図１３及び図１４
に基づいて説明する。なお，Ｗプラグの代わりに，メッ
キ法により形成されたＣｕプラグ（以下，メッキ−Ｃｕ
プラグ）を使用することもできる。図１３及び図１４
は，シングルダマシン法による半導体装置の製造方法の
工程を示す断面図である。
【０００９】まず，図１３（ａ）に示すように，所定の
素子が形成された半導体基板（図示せず）の上に，絶縁
膜１及びＳｉＮなどのストッパ保護膜（図示せず）を形
成した後，ＲＩＥなどの異方性エッチングにより下層配
線溝を形成する。その後，下層配線溝を埋め込むように
全面に銅（Ｃｕ）などの金属を堆積させて金属膜を形成
し，例えばＣＭＰなどによりストッパ保護膜が露出する
まで金属膜を研磨して下層配線２を形成する。その後，
形成した下層配線２を含む絶縁膜の全表面に，層間絶縁
膜３，ＳｉＮなどのストッパ保護膜４を順次堆積する。
素子が形成された半導体基板（図示せず）の上に，絶縁
膜１及びＳｉＮなどのストッパ保護膜（図示せず）を形
成した後，ＲＩＥなどの異方性エッチングにより下層配
線溝を形成する。その後，下層配線溝を埋め込むように
全面に銅（Ｃｕ）などの金属を堆積させて金属膜を形成
し，例えばＣＭＰなどによりストッパ保護膜が露出する
まで金属膜を研磨して下層配線２を形成する。その後，
形成した下層配線２を含む絶縁膜の全表面に，層間絶縁
膜３，ＳｉＮなどのストッパ保護膜４を順次堆積する。
【００１０】次いで，ストッパ保護膜４上にレジストを
塗布してレジスト膜（図示せず）を形成し，フォトリソ
グラフィとエッチングにより目標領域内のストッパ保護
膜４及び層間絶縁膜３を所望の配線厚さ分だけ除去し，
所望のヴィアホール（あるいはスルーホール）を形成す
る。
塗布してレジスト膜（図示せず）を形成し，フォトリソ
グラフィとエッチングにより目標領域内のストッパ保護
膜４及び層間絶縁膜３を所望の配線厚さ分だけ除去し，
所望のヴィアホール（あるいはスルーホール）を形成す
る。
【００１１】さらに，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面に，ＣＶＤ−Ｗ堆積用の密着層
５を形成した後，ヴィアホール（あるいはスルーホー
ル）を埋め込むようにしてブランケットＣＶＤ−Ｗ層を
堆積する。その後，ＣＭＰ法によりストッパ保護膜４上
の余分なＣＶＤ−Ｗ層と密着層５を除去してＷプラグ６
を形成する。
ール）内部を含む全表面に，ＣＶＤ−Ｗ堆積用の密着層
５を形成した後，ヴィアホール（あるいはスルーホー
ル）を埋め込むようにしてブランケットＣＶＤ−Ｗ層を
堆積する。その後，ＣＭＰ法によりストッパ保護膜４上
の余分なＣＶＤ−Ｗ層と密着層５を除去してＷプラグ６
を形成する。
【００１２】次いで，図１３（ｂ）に示すように，ＣＶ
Ｄ−Ｗ層を含む全表面に第１層間絶縁膜７を堆積した
後，レジストを塗布してレジスト膜（図示せず）を形成
し，フォトリソグラフィ及びエッチング処理を施して，
上層配線溝８を形成する。
Ｄ−Ｗ層を含む全表面に第１層間絶縁膜７を堆積した
後，レジストを塗布してレジスト膜（図示せず）を形成
し，フォトリソグラフィ及びエッチング処理を施して，
上層配線溝８を形成する。
【００１３】その後，図１３（ｃ）に示すように，上層
配線溝８内部を含む全表面に，例えばＴｉＮやＴａＮ膜
などのバリア層を堆積する。このバリア層は，上層配線
溝８内部に形成されたＣｕ配線中のＣｕが層間絶縁膜３
中に拡散するのを防止するために形成される。次いで，
メッキ−Ｃｕ膜堆積用の電極となるシード層を堆積し
て，バリア（＋シード）層９を形成する。
配線溝８内部を含む全表面に，例えばＴｉＮやＴａＮ膜
などのバリア層を堆積する。このバリア層は，上層配線
溝８内部に形成されたＣｕ配線中のＣｕが層間絶縁膜３
中に拡散するのを防止するために形成される。次いで，
メッキ−Ｃｕ膜堆積用の電極となるシード層を堆積し
て，バリア（＋シード）層９を形成する。
【００１４】次いで，図１４（ａ）に示すように，前記
バリア（＋シード）層９が形成された上層配線溝８内部
に埋め込むように，メッキ法によりＣｕ配線膜（以下，
メッキ−Ｃｕ膜）１０を全面に堆積する。その後，図１
４（ｂ）に示すように，ＣＭＰ法により，バリア（＋シ
ード）層９を層間絶縁膜が露出するまでメッキ−Ｃｕ膜
１０を研磨し，上層配線溝８内にのみメッキ−Ｃｕ膜１
０を残留させてＣｕ上層配線１１を形成する。
バリア（＋シード）層９が形成された上層配線溝８内部
に埋め込むように，メッキ法によりＣｕ配線膜（以下，
メッキ−Ｃｕ膜）１０を全面に堆積する。その後，図１
４（ｂ）に示すように，ＣＭＰ法により，バリア（＋シ
ード）層９を層間絶縁膜が露出するまでメッキ−Ｃｕ膜
１０を研磨し，上層配線溝８内にのみメッキ−Ｃｕ膜１
０を残留させてＣｕ上層配線１１を形成する。
【００１５】以上のように，シングルダマシン法による
半導体装置の製造方法では，図１４（ｂ）に示すよう
に，Ｃｕ上層配線１１とＷプラグ６との間にはＣｕの拡
散を防ぐためのバリア（＋シード）層９が存在し，Ｃｕ
上層配線１１とＷプラグ６との電気導通はバリア（＋シ
ード）層９を介して行われる。
半導体装置の製造方法では，図１４（ｂ）に示すよう
に，Ｃｕ上層配線１１とＷプラグ６との間にはＣｕの拡
散を防ぐためのバリア（＋シード）層９が存在し，Ｃｕ
上層配線１１とＷプラグ６との電気導通はバリア（＋シ
ード）層９を介して行われる。
【００１６】
【発明が解決しようとする課題】しかしながら，上記バ
リア層の抵抗率は，例えばＣｕなどの配線の抵抗率と比
較して１桁以上も高いため，低抵抗配線材を使用して配
線抵抗の低減を図っているにもかかわらず，配線の寄生
抵抗が大きくなるという問題がある。このため，配線全
体の特性が著しく低下し，デバイス全体の性能も予期し
たものよりも悪化することになる。従って，配線全体の
抵抗を低減し，かつ，デバイスの高性能を維持するため
にも，配線と導電プラグとの間では高抵抗膜バリア層の
使用は回避する必要がある。特に，微細化・高集積化し
たデバイスに低抵抗配線材料を使用する場合には，その
必要性が高い。
リア層の抵抗率は，例えばＣｕなどの配線の抵抗率と比
較して１桁以上も高いため，低抵抗配線材を使用して配
線抵抗の低減を図っているにもかかわらず，配線の寄生
抵抗が大きくなるという問題がある。このため，配線全
体の特性が著しく低下し，デバイス全体の性能も予期し
たものよりも悪化することになる。従って，配線全体の
抵抗を低減し，かつ，デバイスの高性能を維持するため
にも，配線と導電プラグとの間では高抵抗膜バリア層の
使用は回避する必要がある。特に，微細化・高集積化し
たデバイスに低抵抗配線材料を使用する場合には，その
必要性が高い。
【００１７】本発明は，従来の半導体装置の製造方法及
び半導体装置が有する上記その他の問題点に鑑みて成さ
れたものである。
び半導体装置が有する上記その他の問題点に鑑みて成さ
れたものである。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明は，半導体装置であって，絶
縁膜内に形成された下層配線の表面と前記絶縁膜の表面
とが露出する表面が形成される下地層と，前記下地層の
表面に形成されており前記下層配線の表面を内部に露出
させる貫通孔が形成される第１層間絶縁膜と，前記貫通
孔内に形成されており前記貫通孔内部において前記下層
配線と接続される導電プラグと，前記導電プラグの表面
に形成されており前記導電プラグの表面を内部に露出さ
れる上層配線溝が形成される第２層間絶縁膜と，前記上
層配線溝の側壁に形成される第１バリア層と，前記上層
配線溝内の前記導電プラグ上に形成されるシード層と，
前記上層配線溝内部において前記シード層を介して前記
導電プラグと接続される上層配線と，からなる構成を採
用する。
に，請求項１に記載の発明は，半導体装置であって，絶
縁膜内に形成された下層配線の表面と前記絶縁膜の表面
とが露出する表面が形成される下地層と，前記下地層の
表面に形成されており前記下層配線の表面を内部に露出
させる貫通孔が形成される第１層間絶縁膜と，前記貫通
孔内に形成されており前記貫通孔内部において前記下層
配線と接続される導電プラグと，前記導電プラグの表面
に形成されており前記導電プラグの表面を内部に露出さ
れる上層配線溝が形成される第２層間絶縁膜と，前記上
層配線溝の側壁に形成される第１バリア層と，前記上層
配線溝内の前記導電プラグ上に形成されるシード層と，
前記上層配線溝内部において前記シード層を介して前記
導電プラグと接続される上層配線と，からなる構成を採
用する。
【００１９】本項記載の発明では，上層配線溝の側壁に
のみバリア層を形成し，上層配線と導電プラグとの間に
はバリア層が残留せず，シード層が存在する構造とする
ことができる。結果として，Ｃｕ配線のＣｕが上層配線
溝領域から層間絶縁膜中に拡散することを防止すること
ができると共に，上層配線溝と導電プラグとの間に高抵
抗なバリア層が存在せずシード層が存在するので，配線
の低抵抗化を確実に図ることができ，ひいてはデバイス
の高速度化及び高信頼性化を得ることができる。
のみバリア層を形成し，上層配線と導電プラグとの間に
はバリア層が残留せず，シード層が存在する構造とする
ことができる。結果として，Ｃｕ配線のＣｕが上層配線
溝領域から層間絶縁膜中に拡散することを防止すること
ができると共に，上層配線溝と導電プラグとの間に高抵
抗なバリア層が存在せずシード層が存在するので，配線
の低抵抗化を確実に図ることができ，ひいてはデバイス
の高速度化及び高信頼性化を得ることができる。
【００２０】また，請求項２に記載の発明のように，前
記貫通孔側壁に形成される第２バリア層を有し，前記導
電プラグは，前記下層配線と前記第２バリア層を介さず
に接続されるように構成すれば，Ｃｕプラグを導電プラ
グとして使用する場合にも，貫通孔の側壁にのみバリア
層が形成され下層配線と導電プラグとの間にはバリア層
が残留せず，シード層が存在する構造とすることができ
る。結果として，ＣｕプラグのＣｕが貫通孔から層間絶
縁膜中に拡散することを防止することができると共に，
貫通孔と導電プラグとの間に高抵抗なバリア層が存在せ
ず，シード層が存在するので，配線の低抵抗化を確実に
図ることができ，ひいてはデバイスの高速度化及び高信
頼性化を得ることができる。
記貫通孔側壁に形成される第２バリア層を有し，前記導
電プラグは，前記下層配線と前記第２バリア層を介さず
に接続されるように構成すれば，Ｃｕプラグを導電プラ
グとして使用する場合にも，貫通孔の側壁にのみバリア
層が形成され下層配線と導電プラグとの間にはバリア層
が残留せず，シード層が存在する構造とすることができ
る。結果として，ＣｕプラグのＣｕが貫通孔から層間絶
縁膜中に拡散することを防止することができると共に，
貫通孔と導電プラグとの間に高抵抗なバリア層が存在せ
ず，シード層が存在するので，配線の低抵抗化を確実に
図ることができ，ひいてはデバイスの高速度化及び高信
頼性化を得ることができる。
【００２１】また，上記課題を解決するために，請求項
３に記載の発明は，第１層間絶縁膜に形成した貫通孔に
導電性材料を埋め込んで，下層配線と接続する導電プラ
グを形成する第１工程と，前記導電プラグ上に形成した
第２層間絶縁膜に，前記導電プラグ表面の目標領域を内
部で露出させる上層配線溝を形成する第２工程と，前記
上層配線溝内部を含む前記第２層間絶縁膜の表面全体に
第１バリア層を形成する第３工程と，前記上層配線溝内
部に配線材料を埋め込んで，上層配線を形成する第４工
程とを含む，半導体装置の製造方法であって，前記第４
工程の前に，前記上層配線溝内において，その側壁にの
み前記第１バリア層を残留させるように前記第１バリア
層のみを選択的に除去して，前記導電プラグの表面を露
出させる第５工程と，前記第５の工程の後，かつ前記第
４の工程の前に，前記露出した前記導電プラグの表面に
シード層を形成する第６工程と，前記シード層を用いて
前記上層配線溝内に上層配線を埋め込む第７工程と，を
含む構成を採用する。
３に記載の発明は，第１層間絶縁膜に形成した貫通孔に
導電性材料を埋め込んで，下層配線と接続する導電プラ
グを形成する第１工程と，前記導電プラグ上に形成した
第２層間絶縁膜に，前記導電プラグ表面の目標領域を内
部で露出させる上層配線溝を形成する第２工程と，前記
上層配線溝内部を含む前記第２層間絶縁膜の表面全体に
第１バリア層を形成する第３工程と，前記上層配線溝内
部に配線材料を埋め込んで，上層配線を形成する第４工
程とを含む，半導体装置の製造方法であって，前記第４
工程の前に，前記上層配線溝内において，その側壁にの
み前記第１バリア層を残留させるように前記第１バリア
層のみを選択的に除去して，前記導電プラグの表面を露
出させる第５工程と，前記第５の工程の後，かつ前記第
４の工程の前に，前記露出した前記導電プラグの表面に
シード層を形成する第６工程と，前記シード層を用いて
前記上層配線溝内に上層配線を埋め込む第７工程と，を
含む構成を採用する。
【００２２】本項記載の発明によれば，従来のシングル
ダマシン法によっても，上層配線と導電プラグとの間に
バリア層を残留させずにシード層を形成し，上層配線溝
の側壁にバリア層を形成して，上層配線を形成すること
ができる。結果として，Ｃｕ配線のＣｕが上層配線溝領
域から層間絶縁膜中に拡散することを防止することがで
きると共に，上層配線溝と導電プラグとの間に比較的高
抵抗なバリア層が存在せず，シード層が存在するので，
配線の低抵抗化を確実に図ることができ，ひいてはデバ
イスの高速度化及び高信頼性化を得ることができる。
ダマシン法によっても，上層配線と導電プラグとの間に
バリア層を残留させずにシード層を形成し，上層配線溝
の側壁にバリア層を形成して，上層配線を形成すること
ができる。結果として，Ｃｕ配線のＣｕが上層配線溝領
域から層間絶縁膜中に拡散することを防止することがで
きると共に，上層配線溝と導電プラグとの間に比較的高
抵抗なバリア層が存在せず，シード層が存在するので，
配線の低抵抗化を確実に図ることができ，ひいてはデバ
イスの高速度化及び高信頼性化を得ることができる。
【００２３】また，請求項４に記載の発明のように，前
記第１工程の前に，前記貫通孔内部を含む前記第１層間
絶縁膜の表面全体に第２バリア層を形成する第８工程
と，前記第８工程の後前記第１工程の前に，前記下層配
線の表面に形成された前記第２バリア層のみを選択的に
除去する第９工程と，をさらに含む構成を採用する。
記第１工程の前に，前記貫通孔内部を含む前記第１層間
絶縁膜の表面全体に第２バリア層を形成する第８工程
と，前記第８工程の後前記第１工程の前に，前記下層配
線の表面に形成された前記第２バリア層のみを選択的に
除去する第９工程と，をさらに含む構成を採用する。
【００２４】本項記載の発明によれば，貫通孔の側壁に
のみバリア層を形成し，下層配線とメッキ−Ｃｕプラグ
との間にはバリア層を介在させずに，シード層を介して
メッキ−Ｃｕプラグを形成することができる。結果とし
て，メッキ−ＣｕプラグのＣｕが貫通孔から第１層間絶
縁膜中に拡散することを防止することができると共に，
下層配線とメッキ−Ｃｕプラグとの間に高抵抗のバリア
層が存在せず，シード層が存在するので，配線の低抵抗
化を確実に図ることができる。
のみバリア層を形成し，下層配線とメッキ−Ｃｕプラグ
との間にはバリア層を介在させずに，シード層を介して
メッキ−Ｃｕプラグを形成することができる。結果とし
て，メッキ−ＣｕプラグのＣｕが貫通孔から第１層間絶
縁膜中に拡散することを防止することができると共に，
下層配線とメッキ−Ｃｕプラグとの間に高抵抗のバリア
層が存在せず，シード層が存在するので，配線の低抵抗
化を確実に図ることができる。
【００２５】また，請求項５に記載の発明のように，前
記第２工程の前に，前記導電プラグの表面を含む前記第
１層間絶縁膜表面全体に酸化防止膜を形成する第１０工
程と，前記第１０工程の後前記第２工程の前に，前記導
電プラグの表面の目標領域以外の前記酸化防止膜を選択
的に除去する第１１工程と，をさらに含む，構成を採用
する。かかる構成によれば，酸化防止膜を使用すること
により，メッキ−Ｃｕプラグの酸化を防止することがで
きる。また，請求項６に記載の発明のように，前記酸化
防止膜は，ＳｉＮ（窒化シリコン）からなる構成を採用
することが好適である。
記第２工程の前に，前記導電プラグの表面を含む前記第
１層間絶縁膜表面全体に酸化防止膜を形成する第１０工
程と，前記第１０工程の後前記第２工程の前に，前記導
電プラグの表面の目標領域以外の前記酸化防止膜を選択
的に除去する第１１工程と，をさらに含む，構成を採用
する。かかる構成によれば，酸化防止膜を使用すること
により，メッキ−Ｃｕプラグの酸化を防止することがで
きる。また，請求項６に記載の発明のように，前記酸化
防止膜は，ＳｉＮ（窒化シリコン）からなる構成を採用
することが好適である。
【００２６】また，請求項７に記載の発明のように，前
記酸化防止膜は，ＴｉＮ（窒化チタン）からなる構成を
採用することが好適である。かかる構成によれば，Ｓｉ
Ｎ膜よりも低抵抗のＴｉＮ膜を使用するので，後工程で
あるエッチングによるプラグ上の穴開け工程（上層配線
溝形成工程）でＴｉＮが残留しても，配線と導電プラグ
間の抵抗が上昇しない。また，ＴｉＮ膜は，ＳｉＮ膜に
比べて堆積温度が低いため，半導体装置の製造プロセス
の低温化を図ることができる。
記酸化防止膜は，ＴｉＮ（窒化チタン）からなる構成を
採用することが好適である。かかる構成によれば，Ｓｉ
Ｎ膜よりも低抵抗のＴｉＮ膜を使用するので，後工程で
あるエッチングによるプラグ上の穴開け工程（上層配線
溝形成工程）でＴｉＮが残留しても，配線と導電プラグ
間の抵抗が上昇しない。また，ＴｉＮ膜は，ＳｉＮ膜に
比べて堆積温度が低いため，半導体装置の製造プロセス
の低温化を図ることができる。
【００２７】また，請求項８に記載の発明のように，前
記酸化防止膜は，ＷＮ（窒化タングステン），からなる
構成を採用することが好適である。かかる構成によれ
ば，ＳｉＮ膜よりも低抵抗で，かつ，ＴｉＮ膜よりもバ
リア性に優れるＷＮ膜を使用するので，後工程であるエ
ッチングによるプラグ上の穴開け工程（上層配線溝形成
工程）でＷＮが残留しても，配線と導電プラグ間の抵抗
が上昇しないばかりでなく，Ｃｕの拡散をより確実に防
止できる。また，ＷＮ膜は，ＳｉＮ膜に比べて堆積温度
が低いため，半導体装置の製造プロセスの低温化を図る
こともできる。
記酸化防止膜は，ＷＮ（窒化タングステン），からなる
構成を採用することが好適である。かかる構成によれ
ば，ＳｉＮ膜よりも低抵抗で，かつ，ＴｉＮ膜よりもバ
リア性に優れるＷＮ膜を使用するので，後工程であるエ
ッチングによるプラグ上の穴開け工程（上層配線溝形成
工程）でＷＮが残留しても，配線と導電プラグ間の抵抗
が上昇しないばかりでなく，Ｃｕの拡散をより確実に防
止できる。また，ＷＮ膜は，ＳｉＮ膜に比べて堆積温度
が低いため，半導体装置の製造プロセスの低温化を図る
こともできる。
【００２８】また，請求項９に記載の発明のように，前
記酸化防止膜は，ＴａＮ（窒化タンタル）からなる構成
を採用することが好適である。かかる構成によれば，Ｔ
ｉＮやＷＮ膜よりも薄膜性及びバリア性に優れるＴａＮ
膜を使用するので，今後さらに微細化される配線におい
て，バリア層の薄膜化及びバリア効果を高めることがで
きる。このことにより，今後の微細化配線において，バ
リア層膜厚の配線特性への影響を回避することができ，
Ｃｕ配線の低抵抗化を維持することができる。また，Ｔ
ａＮ膜は，Ｓｉ系の膜よりも低抵抗であるので，プロセ
ス及びデバイスの信頼性が高くなる。
記酸化防止膜は，ＴａＮ（窒化タンタル）からなる構成
を採用することが好適である。かかる構成によれば，Ｔ
ｉＮやＷＮ膜よりも薄膜性及びバリア性に優れるＴａＮ
膜を使用するので，今後さらに微細化される配線におい
て，バリア層の薄膜化及びバリア効果を高めることがで
きる。このことにより，今後の微細化配線において，バ
リア層膜厚の配線特性への影響を回避することができ，
Ｃｕ配線の低抵抗化を維持することができる。また，Ｔ
ａＮ膜は，Ｓｉ系の膜よりも低抵抗であるので，プロセ
ス及びデバイスの信頼性が高くなる。
【００２９】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
【００３０】（第１の実施の形態）
まず，図１〜図１２を参照しながら，第１の実施の形態
について説明する。まず，本実施形態にかかる半導体装
置及び半導体装置の製造方法の構成について概説する。
について説明する。まず，本実施形態にかかる半導体装
置及び半導体装置の製造方法の構成について概説する。
【００３１】図１〜図１２に示すように，本実施形態に
かかる半導体装置の製造方法及び半導体装置では，上層
配線あるいは導電プラグにＣｕを使用する場合には，上
層配線溝あるいは貫通孔の側壁にのみバリア層を形成
し，配線と導電プラグ間にはバリア層を介在しないよう
にしてシード層を形成するように構成した。
かかる半導体装置の製造方法及び半導体装置では，上層
配線あるいは導電プラグにＣｕを使用する場合には，上
層配線溝あるいは貫通孔の側壁にのみバリア層を形成
し，配線と導電プラグ間にはバリア層を介在しないよう
にしてシード層を形成するように構成した。
【００３２】すなわち，導電プラグの表面が露出する上
層配線溝内部にバリア層を形成した後，上層配線溝内に
おいて，その側部にのみバリア層が残留するようにバリ
ア層を除去して導電プラグの表面を露出させてから，Ｃ
ｕ上層配線を形成する。また，下層配線の表面が露出す
る貫通孔内部にバリア層を形成した後，貫通孔内部にお
いて，その側部にのみバリア層を残留させるようにバリ
ア層を除去して下層配線の表面を露出させてからＣｕ導
電プラグを形成する。
層配線溝内部にバリア層を形成した後，上層配線溝内に
おいて，その側部にのみバリア層が残留するようにバリ
ア層を除去して導電プラグの表面を露出させてから，Ｃ
ｕ上層配線を形成する。また，下層配線の表面が露出す
る貫通孔内部にバリア層を形成した後，貫通孔内部にお
いて，その側部にのみバリア層を残留させるようにバリ
ア層を除去して下層配線の表面を露出させてからＣｕ導
電プラグを形成する。
【００３３】以下，本実施形態について，半導体装置の
製造方法にかかる実施例を例に挙げて詳細に説明する。
製造方法にかかる実施例を例に挙げて詳細に説明する。
【００３４】（１）第１実施例
図１及び図２は，本実施形態の第１実施例にかかる半導
体装置の製造方法の工程を示す断面図である。プロセス
及びヴィアホールや絶縁層の形成などについては，同図
に示す順番に沿って説明する。なお，説明の便宜上，２
層構造の半導体装置を例に説明する。
体装置の製造方法の工程を示す断面図である。プロセス
及びヴィアホールや絶縁層の形成などについては，同図
に示す順番に沿って説明する。なお，説明の便宜上，２
層構造の半導体装置を例に説明する。
【００３５】図１及び図２に示すように，本実施形態に
かかる半導体装置及び半導体装置の製造方法は，上層配
線溝の側壁にのみバリア（＋シード）層を形成してＣｕ
が層間絶縁膜に拡散するのを防止すると共に，上層配線
と導電プラグとの間には高抵抗のバリア層を介在させな
いでシード層を形成した低抵抗配線の構造を提供するも
のである。なお，本実施例においては，通常のＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性
イオンエッチング）のエッチバックによりヴィアホール
（あるいはスルーホール）内にＷプラグを形成する例を
示したものである。
かかる半導体装置及び半導体装置の製造方法は，上層配
線溝の側壁にのみバリア（＋シード）層を形成してＣｕ
が層間絶縁膜に拡散するのを防止すると共に，上層配線
と導電プラグとの間には高抵抗のバリア層を介在させな
いでシード層を形成した低抵抗配線の構造を提供するも
のである。なお，本実施例においては，通常のＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性
イオンエッチング）のエッチバックによりヴィアホール
（あるいはスルーホール）内にＷプラグを形成する例を
示したものである。
【００３６】まず，図１（ａ）に示すように，所定の素
子が形成された半導体基板（図示せず）上に形成した所
定の下層配線１０２を含む絶縁膜１０１の全表面に，第
１層間絶縁膜１０３を堆積し，レジストを塗布してレジ
スト膜（図示せず）を形成した後，目標領域内の第１層
間絶縁膜１０３を，フォトリソグラフィとエッチング処
理を施して，所望のヴィアホール（あるいはスルーホー
ル）を形成する。
子が形成された半導体基板（図示せず）上に形成した所
定の下層配線１０２を含む絶縁膜１０１の全表面に，第
１層間絶縁膜１０３を堆積し，レジストを塗布してレジ
スト膜（図示せず）を形成した後，目標領域内の第１層
間絶縁膜１０３を，フォトリソグラフィとエッチング処
理を施して，所望のヴィアホール（あるいはスルーホー
ル）を形成する。
【００３７】次いで，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面にＣＶＤ−Ｗ堆積用の密着層１
０４を形成した後，ヴィアホール（あるいはスルーホー
ル）を埋め込むようにしてブランケットＣＶＤ−Ｗ層を
順次堆積する。その後，通常のＲＩＥの異方性エッチン
グにより，ヴィアホール（あるいはスルーホール）上の
目標領域以外の余分なＣＶＤ−Ｗ層を除去し，ヴィアホ
ール（あるいはスルーホール）内部のみにＣＶＤ−Ｗ層
を残留させてＷプラグ１０５を形成する。ここで，Ｗプ
ラグ１０５は，第１層間絶縁膜１０３を介して配される
他の下層配線１０２及び上層配線との電気的接続を実現
するためのものである。次いで，Ｗプラグ１０５上の目
標領域にレジストを塗布してレジスト膜１０６を堆積
し，通常のＲＩＥの異方性エッチングにより，Ｗプラグ
１０５上の目標領域以外の密着層１０４をエッチオフす
る。
ール）内部を含む全表面にＣＶＤ−Ｗ堆積用の密着層１
０４を形成した後，ヴィアホール（あるいはスルーホー
ル）を埋め込むようにしてブランケットＣＶＤ−Ｗ層を
順次堆積する。その後，通常のＲＩＥの異方性エッチン
グにより，ヴィアホール（あるいはスルーホール）上の
目標領域以外の余分なＣＶＤ−Ｗ層を除去し，ヴィアホ
ール（あるいはスルーホール）内部のみにＣＶＤ−Ｗ層
を残留させてＷプラグ１０５を形成する。ここで，Ｗプ
ラグ１０５は，第１層間絶縁膜１０３を介して配される
他の下層配線１０２及び上層配線との電気的接続を実現
するためのものである。次いで，Ｗプラグ１０５上の目
標領域にレジストを塗布してレジスト膜１０６を堆積
し，通常のＲＩＥの異方性エッチングにより，Ｗプラグ
１０５上の目標領域以外の密着層１０４をエッチオフす
る。
【００３８】次いで，図１（ｂ）に示すように，第２層
間絶縁膜１０７，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜１０８を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，Ｗプラグ１０
５上の目標領域の第２層間絶縁膜１０７，下層バリア膜
１０８を除去し，上層配線溝１０９を形成する。本実施
例においては，上層配線溝１０９はヴィアホール（ある
いはスルーホール）よりも広く形成しているが，上層配
線溝１０９の側壁１０９ａの位置は，密着層１０４の上
にあっても良い。
間絶縁膜１０７，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜１０８を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，Ｗプラグ１０
５上の目標領域の第２層間絶縁膜１０７，下層バリア膜
１０８を除去し，上層配線溝１０９を形成する。本実施
例においては，上層配線溝１０９はヴィアホール（ある
いはスルーホール）よりも広く形成しているが，上層配
線溝１０９の側壁１０９ａの位置は，密着層１０４の上
にあっても良い。
【００３９】その後，図１（ｃ）に示すように，例えば
ＴｉＮ，ＴａＮなどの上層バリア膜１１０を，上層配線
溝１０９内部を含む全表面に堆積する。この上層バリア
膜１１０は，上層配線溝１０９から第２層間絶縁膜１０
７中にＣｕが拡散するのを防止するために形成される。
続いて，図２（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝１０９において，その
側壁１０９ａのみにＣｕ拡散防止用の上層バリア膜１１
０を残留させるように，上層バリア膜１１０を除去し
て，Ｗプラグ１０５の表面を露出させる。次いで，その
上に，メッキ−Ｃｕ用電極となるＣｕシード層１１１を
堆積する。したがって，Ｃｕ上層配線を堆積するための
下地として，上層配線溝側壁１０９ａにはバリア（＋シ
ード）層１１２が形成され，上層配線溝底面１０９ｂで
あるＷプラグ１０５表面にはシード層１１１が形成され
る。
ＴｉＮ，ＴａＮなどの上層バリア膜１１０を，上層配線
溝１０９内部を含む全表面に堆積する。この上層バリア
膜１１０は，上層配線溝１０９から第２層間絶縁膜１０
７中にＣｕが拡散するのを防止するために形成される。
続いて，図２（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝１０９において，その
側壁１０９ａのみにＣｕ拡散防止用の上層バリア膜１１
０を残留させるように，上層バリア膜１１０を除去し
て，Ｗプラグ１０５の表面を露出させる。次いで，その
上に，メッキ−Ｃｕ用電極となるＣｕシード層１１１を
堆積する。したがって，Ｃｕ上層配線を堆積するための
下地として，上層配線溝側壁１０９ａにはバリア（＋シ
ード）層１１２が形成され，上層配線溝底面１０９ｂで
あるＷプラグ１０５表面にはシード層１１１が形成され
る。
【００４０】その後，図２（ｂ）に示すように，バリア
（＋シード）層１１２及びシード層１１１が形成された
上層配線溝１０９を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜１１３を堆積する。このとき，シー
ド層１１１は，メッキ−Ｃｕ膜１１３と一体化される。
さらに，図２（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜１０７が露出するまでメッキ−Ｃｕ膜１１
３を研磨し，上層配線溝１０９中にのみメッキ−Ｃｕ膜
１１３を残留させてＣｕ上層配線１１４を形成する。
（＋シード）層１１２及びシード層１１１が形成された
上層配線溝１０９を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜１１３を堆積する。このとき，シー
ド層１１１は，メッキ−Ｃｕ膜１１３と一体化される。
さらに，図２（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜１０７が露出するまでメッキ−Ｃｕ膜１１
３を研磨し，上層配線溝１０９中にのみメッキ−Ｃｕ膜
１１３を残留させてＣｕ上層配線１１４を形成する。
【００４１】以上から，図２（ｃ）に示すように，本実
施例によれば，従来のシングルダマシン法によっても，
上層配線溝の側壁にのみバリア層を形成すると共に，Ｃ
ｕ上層配線とＷプラグとの間にはバリア層を介在させず
にシード層を介してＣｕ上層配線を形成することができ
る。結果として，Ｃｕ上層配線のＣｕが上層配線溝から
第２層間絶縁膜中に拡散することを防止できると共に，
Ｃｕ上層配線とＷプラグとの間に高抵抗のバリア層が存
在せずシード層が存在するので，配線の低抵抗化を確実
に図ることができる。ひいては，デバイスの高速度化及
び高信頼性化を得ることができる。
施例によれば，従来のシングルダマシン法によっても，
上層配線溝の側壁にのみバリア層を形成すると共に，Ｃ
ｕ上層配線とＷプラグとの間にはバリア層を介在させず
にシード層を介してＣｕ上層配線を形成することができ
る。結果として，Ｃｕ上層配線のＣｕが上層配線溝から
第２層間絶縁膜中に拡散することを防止できると共に，
Ｃｕ上層配線とＷプラグとの間に高抵抗のバリア層が存
在せずシード層が存在するので，配線の低抵抗化を確実
に図ることができる。ひいては，デバイスの高速度化及
び高信頼性化を得ることができる。
【００４２】（２）第２実施例
図３及び図４は，本実施形態の第２実施例に係る半導体
装置の製造方法の工程を示す断面図である。
装置の製造方法の工程を示す断面図である。
【００４３】図３及び図４に示すように，本実施形態に
かかる半導体装置及び半導体装置の製造方法は，第１実
施例と同様，上層配線溝の側壁にのみバリア（＋シー
ド）層を形成してＣｕが層間絶縁膜に拡散するのを防止
すると共に，上層配線と導電プラグとの間には高抵抗の
バリア層を介在させずにシード層が形成された低抵抗配
線の構造を提供するものである。なお，本実施例は，ヴ
ィアホール（あるいはスルーホール）内のＷプラグの形
成をエッチバックによらず，メタルＣＭＰ法により形成
した例を示すものである。
かかる半導体装置及び半導体装置の製造方法は，第１実
施例と同様，上層配線溝の側壁にのみバリア（＋シー
ド）層を形成してＣｕが層間絶縁膜に拡散するのを防止
すると共に，上層配線と導電プラグとの間には高抵抗の
バリア層を介在させずにシード層が形成された低抵抗配
線の構造を提供するものである。なお，本実施例は，ヴ
ィアホール（あるいはスルーホール）内のＷプラグの形
成をエッチバックによらず，メタルＣＭＰ法により形成
した例を示すものである。
【００４４】まず，図３（ａ）に示すように，所定の素
子が形成された半導体基板（図示せず）上に形成した所
定の下層配線２０２を含む絶縁膜２０１の全表面に，第
１層間絶縁膜２０３を堆積し，レジストを塗布してレジ
スト膜（図示せず）を形成した後，目標領域内の第１層
間絶縁膜２０３を，フォトリソグラフィとエッチング処
理を施して，所望のヴィアホール（あるいはスルーホー
ル）を形成する。
子が形成された半導体基板（図示せず）上に形成した所
定の下層配線２０２を含む絶縁膜２０１の全表面に，第
１層間絶縁膜２０３を堆積し，レジストを塗布してレジ
スト膜（図示せず）を形成した後，目標領域内の第１層
間絶縁膜２０３を，フォトリソグラフィとエッチング処
理を施して，所望のヴィアホール（あるいはスルーホー
ル）を形成する。
【００４５】次いで，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面にＣＶＤ−Ｗ堆積用の密着層２
０４を形成した後，ヴィアホール（あるいはスルーホー
ル）を埋め込むようにしてブランケットＣＶＤ−Ｗ層を
順次堆積する。その後，メタルＣＭＰ法により，密着層
２０４が露出するまでＣＶＤ−Ｗ層を研磨して除去し，
ヴィアホール（あるいはスルーホール）内部のみにＣＶ
Ｄ−Ｗ層を残留させてＷプラグ２０５を形成する。ここ
で，Ｗプラグ２０５は，第１層間絶縁膜２０３を介して
配される他の下層配線２０２及び上層配線との電気的接
続を実現するためのものである。次いで，Ｗプラグ２０
５上の目標領域にレジストをレジスト膜２０６を堆積
し，通常のＲＩＥの異方性エッチングにより，Ｗプラグ
２０５上の目標領域以外の密着層２０４をエッチオフす
る。
ール）内部を含む全表面にＣＶＤ−Ｗ堆積用の密着層２
０４を形成した後，ヴィアホール（あるいはスルーホー
ル）を埋め込むようにしてブランケットＣＶＤ−Ｗ層を
順次堆積する。その後，メタルＣＭＰ法により，密着層
２０４が露出するまでＣＶＤ−Ｗ層を研磨して除去し，
ヴィアホール（あるいはスルーホール）内部のみにＣＶ
Ｄ−Ｗ層を残留させてＷプラグ２０５を形成する。ここ
で，Ｗプラグ２０５は，第１層間絶縁膜２０３を介して
配される他の下層配線２０２及び上層配線との電気的接
続を実現するためのものである。次いで，Ｗプラグ２０
５上の目標領域にレジストをレジスト膜２０６を堆積
し，通常のＲＩＥの異方性エッチングにより，Ｗプラグ
２０５上の目標領域以外の密着層２０４をエッチオフす
る。
【００４６】このように，本実施例においては，ヴィア
ホール（あるいはスルーホール）内のＷプラグ２０５を
新しいメタルＣＭＰ法により形成しても実施することが
できる。
ホール（あるいはスルーホール）内のＷプラグ２０５を
新しいメタルＣＭＰ法により形成しても実施することが
できる。
【００４７】次いで，図３（ｂ）に示すように，第２層
間絶縁膜２０７，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜２０８を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，Ｗプラグ２０
５上の目標領域の第２層間絶縁膜２０７，下層バリア膜
２０８を除去し，上層配線溝２０９を形成する。本実施
例においては，上層配線溝２０９はヴィアホール（ある
いはスルーホール）よりも広く形成しているが，上層配
線溝２０９の側壁２０９ａの位置は，密着層２０４の上
にあっても良い。
間絶縁膜２０７，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜２０８を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，Ｗプラグ２０
５上の目標領域の第２層間絶縁膜２０７，下層バリア膜
２０８を除去し，上層配線溝２０９を形成する。本実施
例においては，上層配線溝２０９はヴィアホール（ある
いはスルーホール）よりも広く形成しているが，上層配
線溝２０９の側壁２０９ａの位置は，密着層２０４の上
にあっても良い。
【００４８】その後，図３（ｃ）に示すように，例えば
ＴｉＮ，ＴａＮなどの上層バリア膜２１０を，上層配線
溝２０９内部を含む全表面に堆積する。この上層バリア
膜２０９は，上層配線溝２０９から第２層間絶縁膜２０
７中にＣｕが拡散するのを防止するために形成される。
続いて，図４（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝２０９において，その
側壁２０９ａのみにＣｕ拡散防止用の上層バリア膜２１
０を残留させるように，上層バリア膜２１０を除去し
て，Ｗプラグ２０５の表面を露出させる。次いで，その
上に，メッキ−Ｃｕ用電極となるＣｕシード層２１１を
堆積する。したがって，Ｃｕ上層配線を堆積するための
下地として，上層配線溝側壁２０９ａにはバリア（＋シ
ード）層２１２が形成され，上層配線溝底面２０９ｂで
あるＷプラグ２０５表面には，シード層２１１が形成さ
れる。
ＴｉＮ，ＴａＮなどの上層バリア膜２１０を，上層配線
溝２０９内部を含む全表面に堆積する。この上層バリア
膜２０９は，上層配線溝２０９から第２層間絶縁膜２０
７中にＣｕが拡散するのを防止するために形成される。
続いて，図４（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝２０９において，その
側壁２０９ａのみにＣｕ拡散防止用の上層バリア膜２１
０を残留させるように，上層バリア膜２１０を除去し
て，Ｗプラグ２０５の表面を露出させる。次いで，その
上に，メッキ−Ｃｕ用電極となるＣｕシード層２１１を
堆積する。したがって，Ｃｕ上層配線を堆積するための
下地として，上層配線溝側壁２０９ａにはバリア（＋シ
ード）層２１２が形成され，上層配線溝底面２０９ｂで
あるＷプラグ２０５表面には，シード層２１１が形成さ
れる。
【００４９】その後，図４（ｂ）に示すように，バリア
（＋シード）層２１２及びシード層２１１が形成された
上層配線溝２０９を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜２１３を堆積する。このとき，シー
ド層２１１は，メッキ−Ｃｕ膜２１３と一体化される。
さらに，図４（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜２０７が露出するまでメッキ−Ｃｕ膜２１
３を研磨し，上層配線溝２０９中にのみメッキ−Ｃｕ膜
２１３を残留させてＣｕ上層配線２１４を形成する。
（＋シード）層２１２及びシード層２１１が形成された
上層配線溝２０９を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜２１３を堆積する。このとき，シー
ド層２１１は，メッキ−Ｃｕ膜２１３と一体化される。
さらに，図４（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜２０７が露出するまでメッキ−Ｃｕ膜２１
３を研磨し，上層配線溝２０９中にのみメッキ−Ｃｕ膜
２１３を残留させてＣｕ上層配線２１４を形成する。
【００５０】以上から，図４（ｃ）に示すように，本実
施例によれば，新しいメタルＣＭＰ法を用いたシングル
ダマシン法によっても，上層配線溝の側壁にのみバリア
層を形成し，Ｃｕ上層配線とＷプラグとの間にはバリア
層を介在させずにシード層を介してＣｕ上層配線を形成
することができる。結果として，Ｃｕ上層配線のＣｕが
上層配線溝から第２層間絶縁膜中に拡散することを防止
することができると共に，上層配線と導電プラグとの間
に高抵抗のバリア層が存在せずにシード層が存在するの
で，配線全体の低抵抗化を確実に図ることができる。ひ
いては，デバイスの高速度化及び高信頼性化を得ること
ができる。
施例によれば，新しいメタルＣＭＰ法を用いたシングル
ダマシン法によっても，上層配線溝の側壁にのみバリア
層を形成し，Ｃｕ上層配線とＷプラグとの間にはバリア
層を介在させずにシード層を介してＣｕ上層配線を形成
することができる。結果として，Ｃｕ上層配線のＣｕが
上層配線溝から第２層間絶縁膜中に拡散することを防止
することができると共に，上層配線と導電プラグとの間
に高抵抗のバリア層が存在せずにシード層が存在するの
で，配線全体の低抵抗化を確実に図ることができる。ひ
いては，デバイスの高速度化及び高信頼性化を得ること
ができる。
【００５１】以下，前記第１実施例あるいは前記第２実
施例に比して，配線全体の抵抗を更に低く，かつ，形成
プロセスのマージンを広げることができる実施例とし
て，第３実施例〜第６実施例を説明する。第３実施例〜
第６実施例においては，メッキ−Ｃｕプラグの酸化を防
止する膜として，メッキ−Ｃｕプラグ表面に酸化防止膜
を形成している。また，第３実施例〜第６実施例は，導
電プラグとしてメッキ−Ｃｕプラグを形成するため，ヴ
ィアホール（あるいはスルーホール）から層間絶縁膜中
にＣｕが拡散するのを防止するためヴィアホール（ある
いはスルーホール）側壁にのみバリア層を形成する。
施例に比して，配線全体の抵抗を更に低く，かつ，形成
プロセスのマージンを広げることができる実施例とし
て，第３実施例〜第６実施例を説明する。第３実施例〜
第６実施例においては，メッキ−Ｃｕプラグの酸化を防
止する膜として，メッキ−Ｃｕプラグ表面に酸化防止膜
を形成している。また，第３実施例〜第６実施例は，導
電プラグとしてメッキ−Ｃｕプラグを形成するため，ヴ
ィアホール（あるいはスルーホール）から層間絶縁膜中
にＣｕが拡散するのを防止するためヴィアホール（ある
いはスルーホール）側壁にのみバリア層を形成する。
【００５２】（３）第３実施例
図５及び図６は，本実施形態の第３実施例に係る半導体
装置の製造方法の工程を示す断面図である。本実施例に
おいては，Ｃｕ配線をメッキ法（Ｅｌｅｃｔｒｉｃａｌ
Ｐｌａｔｉｎｇ：ＥＰ）で形成し，酸化防止膜として
ＳｉＮ膜を採用した例を示したものである。
装置の製造方法の工程を示す断面図である。本実施例に
おいては，Ｃｕ配線をメッキ法（Ｅｌｅｃｔｒｉｃａｌ
Ｐｌａｔｉｎｇ：ＥＰ）で形成し，酸化防止膜として
ＳｉＮ膜を採用した例を示したものである。
【００５３】まず，図５（ａ）に示すように，所定の素
子が形成された半導体基板（図示せず）上に形成した所
定の下層配線３０２を含む絶縁膜３０１の全表面に，第
１層間絶縁膜３０３を堆積し，レジストを塗布してレジ
スト膜（図示せず）を形成した後，目標領域内の第１層
間絶縁膜３０３を，フォトリソグラフィとエッチング処
理を施して，所望のヴィアホール（あるいはスルーホー
ル）を形成する。
子が形成された半導体基板（図示せず）上に形成した所
定の下層配線３０２を含む絶縁膜３０１の全表面に，第
１層間絶縁膜３０３を堆積し，レジストを塗布してレジ
スト膜（図示せず）を形成した後，目標領域内の第１層
間絶縁膜３０３を，フォトリソグラフィとエッチング処
理を施して，所望のヴィアホール（あるいはスルーホー
ル）を形成する。
【００５４】次いで，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックにより，ヴィア
ホール（あるいは，スルーホール）内において，その側
壁にのみバリア層が残留するようにバリア層を除去して
下層配線層３０２の表面を露出させる。次いで，メッキ
−Ｃｕ堆積用電極となるＣｕシード層を堆積する。した
がって，メッキ−Ｃｕプラグ堆積用の下地として，ヴィ
アホール（あるいはスルーホール）側壁にバリア（＋シ
ード）層３０４が形成され，ヴィアホール（あるいはス
ルーホール）底面である下層配線３０２表面にはシード
層３０５が形成される。
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックにより，ヴィア
ホール（あるいは，スルーホール）内において，その側
壁にのみバリア層が残留するようにバリア層を除去して
下層配線層３０２の表面を露出させる。次いで，メッキ
−Ｃｕ堆積用電極となるＣｕシード層を堆積する。した
がって，メッキ−Ｃｕプラグ堆積用の下地として，ヴィ
アホール（あるいはスルーホール）側壁にバリア（＋シ
ード）層３０４が形成され，ヴィアホール（あるいはス
ルーホール）底面である下層配線３０２表面にはシード
層３０５が形成される。
【００５５】次いで，ヴィアホール（あるいはスルーホ
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層３０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層３０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ３０６を形成する。ここで，メ
ッキ−Ｃｕプラグ３０６は，層間絶縁膜を介して配され
る他の下層配線３０２及び上層配線との電気的接続を実
現するためのものである。
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層３０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層３０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ３０６を形成する。ここで，メ
ッキ−Ｃｕプラグ３０６は，層間絶縁膜を介して配され
る他の下層配線３０２及び上層配線との電気的接続を実
現するためのものである。
【００５６】本実施例によれば，ヴィアホール（あるい
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せず，シード層が存在するので，配
線の低抵抗化を確実に図ることができる。
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せず，シード層が存在するので，配
線の低抵抗化を確実に図ることができる。
【００５７】次いで，メッキ−Ｃｕプラグ３０６の酸化
を防止するＳｉＮの酸化防止膜３０７を堆積する。次い
で，導電プラグ上の目標領域にレジスト３０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＳｉＮ酸化防
止膜３０７とバリア（＋シード）層３０４を除去する。
を防止するＳｉＮの酸化防止膜３０７を堆積する。次い
で，導電プラグ上の目標領域にレジスト３０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＳｉＮ酸化防
止膜３０７とバリア（＋シード）層３０４を除去する。
【００５８】このように，本実施例においては，ヴィア
ホール（あるいはスルーホール）内にメッキ−Ｃｕプラ
グ３０６を形成する場合にも実施することができる。
ホール（あるいはスルーホール）内にメッキ−Ｃｕプラ
グ３０６を形成する場合にも実施することができる。
【００５９】次いで，図５（ｂ）に示すように，第２層
間絶縁膜３０９，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜３１０を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，メッキ−Ｃｕ
プラグの目標領域の下層バリア膜３１０，第２層間絶縁
膜３０９及びＳｉＮ酸化防止膜３０７をメッキ−Ｃｕプ
ラグ３０６が露出するまで，エッチオフして，メッキ−
Ｃｕプラグ３０６上にＣｕ上層配線溝３１１を形成す
る。
間絶縁膜３０９，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜３１０を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，メッキ−Ｃｕ
プラグの目標領域の下層バリア膜３１０，第２層間絶縁
膜３０９及びＳｉＮ酸化防止膜３０７をメッキ−Ｃｕプ
ラグ３０６が露出するまで，エッチオフして，メッキ−
Ｃｕプラグ３０６上にＣｕ上層配線溝３１１を形成す
る。
【００６０】その後，図５（ｃ）に示すように，例えば
ＴｉＮ，ＴａＮなどの上層バリア膜３１２を，上層配線
溝３１１内部を含む全表面に堆積する。この上層バリア
膜３１２は，上層配線溝３１１から第２層間絶縁膜３０
９中にＣｕが拡散するのを防止するために形成される。
続いて，図６（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝内において，その側壁
３１１ａのみにＣｕ拡散防止用の上層バリア膜３１２を
残留させるように，上層バリア膜３１２を除去して，メ
ッキ−Ｃｕプラグ３０６の表面を露出させる。次いで，
その上に，メッキ−Ｃｕ用電極となるＣｕシード層３１
３を堆積する。したがって，Ｃｕ上層配線を堆積するた
めの下地として，上層配線溝側壁３１１ａにはバリア
（＋シード）層３１４が形成され，上層配線溝底面３１
１ｂであるメッキ−Ｃｕプラグ３０６表面には，シード
層３１３が形成される。
ＴｉＮ，ＴａＮなどの上層バリア膜３１２を，上層配線
溝３１１内部を含む全表面に堆積する。この上層バリア
膜３１２は，上層配線溝３１１から第２層間絶縁膜３０
９中にＣｕが拡散するのを防止するために形成される。
続いて，図６（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝内において，その側壁
３１１ａのみにＣｕ拡散防止用の上層バリア膜３１２を
残留させるように，上層バリア膜３１２を除去して，メ
ッキ−Ｃｕプラグ３０６の表面を露出させる。次いで，
その上に，メッキ−Ｃｕ用電極となるＣｕシード層３１
３を堆積する。したがって，Ｃｕ上層配線を堆積するた
めの下地として，上層配線溝側壁３１１ａにはバリア
（＋シード）層３１４が形成され，上層配線溝底面３１
１ｂであるメッキ−Ｃｕプラグ３０６表面には，シード
層３１３が形成される。
【００６１】その後，図６（ｂ）に示すように，バリア
（＋シード）層３１４及びシード層３１３が形成された
上層配線溝３１１を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜３１５を堆積する。このとき，シー
ド層３１１は，メッキ−Ｃｕ膜３１５と一体化される。
さらに，図６（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜３０９が露出するまでメッキ−Ｃｕ膜３１
５を研磨し，上層配線溝３１１中にのみメッキ−Ｃｕ膜
３１５を残留させてＣｕ上層配線３１６を形成する。
（＋シード）層３１４及びシード層３１３が形成された
上層配線溝３１１を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜３１５を堆積する。このとき，シー
ド層３１１は，メッキ−Ｃｕ膜３１５と一体化される。
さらに，図６（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜３０９が露出するまでメッキ−Ｃｕ膜３１
５を研磨し，上層配線溝３１１中にのみメッキ−Ｃｕ膜
３１５を残留させてＣｕ上層配線３１６を形成する。
【００６２】以上から，図６（ｃ）に示すように，本実
施例によれば，埋め込み特性の良いメッキ−Ｃｕを導電
プラグに使用することにより，導電プラグの低抵抗化が
得られる。また，シングルダマシン法によっても，貫通
溝及び上層配線溝の側壁にのみバリア層を形成し，下層
配線とメッキ−Ｃｕプラグ間及びメッキ−Ｃｕプラグと
Ｃｕ上層配線間にはバリア層を介在させずにシード層を
介してメッキ−Ｃｕプラグ及びＣｕ上層配線を形成する
ことができる。結果として，メッキ−Ｃｕプラグ及びＣ
ｕ上層配線のＣｕが，それそれ貫通溝あるいは上層配線
溝から層間絶縁膜中に拡散することを防止できると共
に，下層配線と導電プラグ間及び上層配線と導電プラグ
間には高抵抗のバリア層が存在せずにシード層が存在す
るので，配線全体の低抵抗化を図ることができる。ひい
ては，デバイスの高速度化と高信頼性化が得ることがで
きる。
施例によれば，埋め込み特性の良いメッキ−Ｃｕを導電
プラグに使用することにより，導電プラグの低抵抗化が
得られる。また，シングルダマシン法によっても，貫通
溝及び上層配線溝の側壁にのみバリア層を形成し，下層
配線とメッキ−Ｃｕプラグ間及びメッキ−Ｃｕプラグと
Ｃｕ上層配線間にはバリア層を介在させずにシード層を
介してメッキ−Ｃｕプラグ及びＣｕ上層配線を形成する
ことができる。結果として，メッキ−Ｃｕプラグ及びＣ
ｕ上層配線のＣｕが，それそれ貫通溝あるいは上層配線
溝から層間絶縁膜中に拡散することを防止できると共
に，下層配線と導電プラグ間及び上層配線と導電プラグ
間には高抵抗のバリア層が存在せずにシード層が存在す
るので，配線全体の低抵抗化を図ることができる。ひい
ては，デバイスの高速度化と高信頼性化が得ることがで
きる。
【００６３】（４）第４実施例
図７及び図８は，本実施形態の第４実施例に係る半導体
装置の製造方法の工程を示す断面図である。本実施例に
おいては，本発明の形成マージンを広げるため，前記第
３実施例に用いられたＳｉＮ膜の代わりに，低抵抗かつ
堆積温度の低いＴｉＮ膜を採用している。
装置の製造方法の工程を示す断面図である。本実施例に
おいては，本発明の形成マージンを広げるため，前記第
３実施例に用いられたＳｉＮ膜の代わりに，低抵抗かつ
堆積温度の低いＴｉＮ膜を採用している。
【００６４】まず，図７（ａ）に示すように，前記第３
実施例と同様に，所定の素子が形成された半導体基板
（図示せず）上に形成した所定の下層配線４０２を含む
絶縁膜４０１の全表面に，第１層間絶縁膜４０３を堆積
し，レジストを塗布してレジスト膜（図示せず）を形成
した後，目標領域内の第１層間絶縁膜４０３を，フォト
リソグラフィとエッチング処理を施して，所望のヴィア
ホール（あるいはスルーホール）を形成する。
実施例と同様に，所定の素子が形成された半導体基板
（図示せず）上に形成した所定の下層配線４０２を含む
絶縁膜４０１の全表面に，第１層間絶縁膜４０３を堆積
し，レジストを塗布してレジスト膜（図示せず）を形成
した後，目標領域内の第１層間絶縁膜４０３を，フォト
リソグラフィとエッチング処理を施して，所望のヴィア
ホール（あるいはスルーホール）を形成する。
【００６５】次いで，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックによりヴィアホ
ール（あるいは，スルーホール）内において，その側壁
にのみバリア層が残留するようにバリア層を除去して下
層配線４０２の表面を露出させる。次いで，メッキ−Ｃ
ｕ堆積用電極となるＣｕシード層を堆積する。したがっ
て，メッキ−Ｃｕプラグ堆積用の下地として，ヴィアホ
ール（あるいはスルーホール）側壁にバリア（＋シー
ド）層４０４が形成され，ヴィアホール（あるいはスル
ーホール）底面である下層配線４０２表面にはシード層
４０５が形成される。
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックによりヴィアホ
ール（あるいは，スルーホール）内において，その側壁
にのみバリア層が残留するようにバリア層を除去して下
層配線４０２の表面を露出させる。次いで，メッキ−Ｃ
ｕ堆積用電極となるＣｕシード層を堆積する。したがっ
て，メッキ−Ｃｕプラグ堆積用の下地として，ヴィアホ
ール（あるいはスルーホール）側壁にバリア（＋シー
ド）層４０４が形成され，ヴィアホール（あるいはスル
ーホール）底面である下層配線４０２表面にはシード層
４０５が形成される。
【００６６】次いで，ヴィアホール（あるいはスルーホ
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層４０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層４０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ４０６を形成する。ここで，メ
ッキ−Ｃｕプラグ４０６は，層間絶縁膜を介して配され
る他の下層配線及び上層配線との電気的接続を実現する
ためのものである。
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層４０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層４０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ４０６を形成する。ここで，メ
ッキ−Ｃｕプラグ４０６は，層間絶縁膜を介して配され
る他の下層配線及び上層配線との電気的接続を実現する
ためのものである。
【００６７】本実施例によれば，ヴィアホール（あるい
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので，配
線の低抵抗化を確実に図ることができる。
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので，配
線の低抵抗化を確実に図ることができる。
【００６８】次いで，メッキ−Ｃｕプラグ４０６の酸化
を防止するＴｉＮの酸化防止膜４０７を堆積する。次い
で，導電プラグ上の目標領域にレジスト４０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＴｉＮ酸化防
止膜４０７とバリア（＋シード）層４０４を除去する。
を防止するＴｉＮの酸化防止膜４０７を堆積する。次い
で，導電プラグ上の目標領域にレジスト４０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＴｉＮ酸化防
止膜４０７とバリア（＋シード）層４０４を除去する。
【００６９】本実施例においては，酸化防止膜として，
Ｃｕバリア層にもなるＴｉＮ膜を採用している。ＳｉＮ
膜よりも低抵抗のＴｉＮ膜を使用するので，後工程であ
るエッチングによるプラグ上の穴開け工程（上層配線溝
形成工程）でＴｉＮが残留しても，配線と導電プラグ間
の抵抗が上昇しない。また，ＴｉＮ膜は，ＳｉＮ膜に比
べて堆積温度が低いため，半導体装置の製造プロセスの
低温化を図ることができる。
Ｃｕバリア層にもなるＴｉＮ膜を採用している。ＳｉＮ
膜よりも低抵抗のＴｉＮ膜を使用するので，後工程であ
るエッチングによるプラグ上の穴開け工程（上層配線溝
形成工程）でＴｉＮが残留しても，配線と導電プラグ間
の抵抗が上昇しない。また，ＴｉＮ膜は，ＳｉＮ膜に比
べて堆積温度が低いため，半導体装置の製造プロセスの
低温化を図ることができる。
【００７０】次いで，図７（ｂ）に示すように，第２層
間絶縁膜４０９，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜４１０を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，メッキ−Ｃｕ
プラグの目標領域の下層バリア膜４１０，第２層間絶縁
膜４０９及びＴｉＮ酸化防止膜４０７をメッキ−Ｃｕプ
ラグ４０６が露出するまで，エッチオフして，メッキ−
Ｃｕプラグ４０６上に上層配線溝４１１を形成する。
間絶縁膜４０９，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜４１０を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，メッキ−Ｃｕ
プラグの目標領域の下層バリア膜４１０，第２層間絶縁
膜４０９及びＴｉＮ酸化防止膜４０７をメッキ−Ｃｕプ
ラグ４０６が露出するまで，エッチオフして，メッキ−
Ｃｕプラグ４０６上に上層配線溝４１１を形成する。
【００７１】その後，図７（ｃ）に示すように，例えば
ＴｉＮ，ＴａＮなどの上層バリア膜４１２を，上層配線
溝４１１内部を含む全表面に堆積する。この上層バリア
膜４１２は，上層配線溝４１１から第２層間絶縁膜４０
９中にＣｕが拡散するのを防止するために形成される。
続いて，図８（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝内において，その側壁
４１１ａのみにＣｕ拡散防止用の上層バリア膜４１２を
残留させるように，上層バリア膜４１２を除去して，メ
ッキ−Ｃｕプラグ４０６の表面を露出させる。次いで，
その上に，メッキ−Ｃｕ用電極となるＣｕシード層４１
３を堆積する。したがって，Ｃｕ上層配線を堆積するた
めの下地として，上層配線溝側壁４１１ａにはバリア
（＋シード）層４１４が形成され，上層配線溝底面４１
１ｂであるメッキ−Ｃｕプラグ４０６表面にはシード層
４１３が形成される。
ＴｉＮ，ＴａＮなどの上層バリア膜４１２を，上層配線
溝４１１内部を含む全表面に堆積する。この上層バリア
膜４１２は，上層配線溝４１１から第２層間絶縁膜４０
９中にＣｕが拡散するのを防止するために形成される。
続いて，図８（ａ）に示すように，通常のＲＩＥによる
エッチバックにより，上層配線溝内において，その側壁
４１１ａのみにＣｕ拡散防止用の上層バリア膜４１２を
残留させるように，上層バリア膜４１２を除去して，メ
ッキ−Ｃｕプラグ４０６の表面を露出させる。次いで，
その上に，メッキ−Ｃｕ用電極となるＣｕシード層４１
３を堆積する。したがって，Ｃｕ上層配線を堆積するた
めの下地として，上層配線溝側壁４１１ａにはバリア
（＋シード）層４１４が形成され，上層配線溝底面４１
１ｂであるメッキ−Ｃｕプラグ４０６表面にはシード層
４１３が形成される。
【００７２】その後，図８（ｂ）に示すように，バリア
（＋シード）層４１４及びシード層４１３が形成された
上層配線溝４１１を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜４１５を堆積する。このとき，シー
ド層４１３は，メッキ−Ｃｕ膜４１５と一体化される。
さらに，図８（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜４０９が露出するまでメッキ−Ｃｕ膜４１
５を研磨し，上層配線溝４１１中にＣｕ上層配線４１６
を形成する。
（＋シード）層４１４及びシード層４１３が形成された
上層配線溝４１１を埋め込むように全面に，メッキ法に
よりメッキ−Ｃｕ膜４１５を堆積する。このとき，シー
ド層４１３は，メッキ−Ｃｕ膜４１５と一体化される。
さらに，図８（ｃ）に示すように，ＣＭＰ法により，第
２層間絶縁膜４０９が露出するまでメッキ−Ｃｕ膜４１
５を研磨し，上層配線溝４１１中にＣｕ上層配線４１６
を形成する。
【００７３】以上から，図８（ｃ）に示すように，本実
施例によれば，ＳｉＮ膜よりも低抵抗のＴｉＮ膜を使用
するので，後工程であるエッチングによるプラグ上の穴
開け工程（上層配線溝形成工程）でＴｉＮが残留して
も，配線と導電プラグ間の抵抗が上昇しない。また，Ｔ
ｉＮ膜は，ＳｉＮ膜に比べて堆積温度が低いため，半導
体装置の製造プロセスの低温化を図ることができる。
施例によれば，ＳｉＮ膜よりも低抵抗のＴｉＮ膜を使用
するので，後工程であるエッチングによるプラグ上の穴
開け工程（上層配線溝形成工程）でＴｉＮが残留して
も，配線と導電プラグ間の抵抗が上昇しない。また，Ｔ
ｉＮ膜は，ＳｉＮ膜に比べて堆積温度が低いため，半導
体装置の製造プロセスの低温化を図ることができる。
【００７４】（５）第５実施例
図９及び図１０は，本実施形態の第５実施例に係る半導
体装置の製造方法の工程を示す断面図である。本実施例
においては，本発明の形成マージンを広げるため，前記
第４実施例に用いられたＴｉＮ膜の代わりに，更に低抵
抗かつＴｉＮ膜よりもバリア性に優れるＷＮ膜を採用し
ている。
体装置の製造方法の工程を示す断面図である。本実施例
においては，本発明の形成マージンを広げるため，前記
第４実施例に用いられたＴｉＮ膜の代わりに，更に低抵
抗かつＴｉＮ膜よりもバリア性に優れるＷＮ膜を採用し
ている。
【００７５】まず，図９（ａ）に示すように，前記第３
実施例及び第４実施例と同様に，所定の素子が形成され
た半導体基板（図示せず）上に形成した所定の下層配線
５０２を含む絶縁膜５０１の全表面に，第１層間絶縁膜
５０３を堆積し，レジストを塗布してレジスト膜（図示
せず）を形成した後，目標領域内の第１層間絶縁膜５０
３を，フォトリソグラフィとエッチング処理を施して，
所望のヴィアホール（あるいはスルーホール）を形成す
る。
実施例及び第４実施例と同様に，所定の素子が形成され
た半導体基板（図示せず）上に形成した所定の下層配線
５０２を含む絶縁膜５０１の全表面に，第１層間絶縁膜
５０３を堆積し，レジストを塗布してレジスト膜（図示
せず）を形成した後，目標領域内の第１層間絶縁膜５０
３を，フォトリソグラフィとエッチング処理を施して，
所望のヴィアホール（あるいはスルーホール）を形成す
る。
【００７６】次いで，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックにより，ヴィア
ホール（あるいは，スルーホール）内において，その側
壁にのみバリア層が残留するようにバリア層を除去して
下層配線５０２の表面を露出させる。次いで，メッキ−
Ｃｕ堆積用電極となるＣｕシード層を堆積する。したが
って，メッキ−Ｃｕプラグ堆積用の下地として，ヴィア
ホール（あるいはスルーホール）側壁にバリア（＋シー
ド）層５０４が形成され，ヴィアホール（あるいはスル
ーホール）底面である下層配線５０２表面には，シード
層５０５が形成される。
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックにより，ヴィア
ホール（あるいは，スルーホール）内において，その側
壁にのみバリア層が残留するようにバリア層を除去して
下層配線５０２の表面を露出させる。次いで，メッキ−
Ｃｕ堆積用電極となるＣｕシード層を堆積する。したが
って，メッキ−Ｃｕプラグ堆積用の下地として，ヴィア
ホール（あるいはスルーホール）側壁にバリア（＋シー
ド）層５０４が形成され，ヴィアホール（あるいはスル
ーホール）底面である下層配線５０２表面には，シード
層５０５が形成される。
【００７７】次いで，ヴィアホール（あるいはスルーホ
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層５０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層５０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ５０６を形成する。ここで，メ
ッキ−Ｃｕプラグ５０６は，層間絶縁膜を介して配され
る他の下層配線５０２及び上層配線との電気的接続を実
現するためのものである。
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層５０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層５０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ５０６を形成する。ここで，メ
ッキ−Ｃｕプラグ５０６は，層間絶縁膜を介して配され
る他の下層配線５０２及び上層配線との電気的接続を実
現するためのものである。
【００７８】本実施例によれば，ヴィアホール（あるい
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので，配
線の低抵抗化を確実に図ることができる。
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので，配
線の低抵抗化を確実に図ることができる。
【００７９】次いで，メッキ−Ｃｕプラグ５０６の酸化
を防止する，ＷＮの酸化防止膜５０７を堆積する。次い
で，導電プラグ上の目標領域にレジスト５０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＷＮ酸化防止
膜５０７とバリア（＋シード）層５０４を除去する。
を防止する，ＷＮの酸化防止膜５０７を堆積する。次い
で，導電プラグ上の目標領域にレジスト５０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＷＮ酸化防止
膜５０７とバリア（＋シード）層５０４を除去する。
【００８０】本実施例においては，酸化防止膜として，
Ｃｕバリア層にもなるＷＮ膜を採用している。ＳｉＮ膜
よりも低抵抗で，かつ，ＴｉＮ膜よりもバリア性に優れ
るＷＮ膜を使用するので，後工程であるエッチングによ
るプラグ上の穴開け工程（上層配線溝形成工程）でＷＮ
が残留しても，配線と導電プラグ間の抵抗が上昇しない
ばかりでなく，Ｃｕの拡散をより確実に防止できる。ま
た，ＷＮ膜は，ＳｉＮ膜に比べて堆積温度が低いため，
半導体装置の製造プロセスの低温化を図ることもでき
る。
Ｃｕバリア層にもなるＷＮ膜を採用している。ＳｉＮ膜
よりも低抵抗で，かつ，ＴｉＮ膜よりもバリア性に優れ
るＷＮ膜を使用するので，後工程であるエッチングによ
るプラグ上の穴開け工程（上層配線溝形成工程）でＷＮ
が残留しても，配線と導電プラグ間の抵抗が上昇しない
ばかりでなく，Ｃｕの拡散をより確実に防止できる。ま
た，ＷＮ膜は，ＳｉＮ膜に比べて堆積温度が低いため，
半導体装置の製造プロセスの低温化を図ることもでき
る。
【００８１】次いで，図９（ｂ）に示すように，第２層
間絶縁膜５０９，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜５１０を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，メッキ−Ｃｕ
プラグの目標領域の下層バリア膜５１０，第２層間絶縁
膜５０９及びＷＮ酸化防止膜５０７をメッキ−Ｃｕプラ
グ５０６が露出するまで，エッチオフして，メッキ−Ｃ
ｕプラグ５０６上にＣｕ上層配線溝５１１を形成する。
間絶縁膜５０９，例えばＴｉＮ，ＴａＮなどの下層バリ
ア膜５１０を順次堆積した後，レジストを全面に塗布し
てレジスト膜（図示せず）を形成する。その後，フォト
リソグラフィとエッチング処理を施して，メッキ−Ｃｕ
プラグの目標領域の下層バリア膜５１０，第２層間絶縁
膜５０９及びＷＮ酸化防止膜５０７をメッキ−Ｃｕプラ
グ５０６が露出するまで，エッチオフして，メッキ−Ｃ
ｕプラグ５０６上にＣｕ上層配線溝５１１を形成する。
【００８２】その後，図９（ｃ）に示すように，例えば
ＴｉＮ，ＴａＮなどの上層バリア膜５１２を，上層配線
溝５１１内部を含む全表面に堆積する。この上層バリア
膜５１２は，上層配線溝５１１から第２層間絶縁膜５０
９中にＣｕが拡散するのを防止するために形成される。
続いて，図１０（ａ）に示すように，通常のＲＩＥによ
るエッチバックにより，上層配線溝内において，その側
壁５１１ａのみにＣｕ拡散防止用の上層バリア膜５１２
を残留させるように，上層バリア膜５１２を除去して，
メッキ−Ｃｕプラグ５０６の表面を露出させる。次い
で，その上に，メッキ−Ｃｕ用電極となるＣｕシード層
５１３を堆積する。したがって，Ｃｕ上層配線を堆積す
るための下地として，上層配線溝側壁５１１ａにはバリ
ア（＋シード）層５１４が形成され，上層配線溝底面５
１１ｂであるメッキ−Ｃｕプラグ５０６表面にはシード
層５１３が形成される。
ＴｉＮ，ＴａＮなどの上層バリア膜５１２を，上層配線
溝５１１内部を含む全表面に堆積する。この上層バリア
膜５１２は，上層配線溝５１１から第２層間絶縁膜５０
９中にＣｕが拡散するのを防止するために形成される。
続いて，図１０（ａ）に示すように，通常のＲＩＥによ
るエッチバックにより，上層配線溝内において，その側
壁５１１ａのみにＣｕ拡散防止用の上層バリア膜５１２
を残留させるように，上層バリア膜５１２を除去して，
メッキ−Ｃｕプラグ５０６の表面を露出させる。次い
で，その上に，メッキ−Ｃｕ用電極となるＣｕシード層
５１３を堆積する。したがって，Ｃｕ上層配線を堆積す
るための下地として，上層配線溝側壁５１１ａにはバリ
ア（＋シード）層５１４が形成され，上層配線溝底面５
１１ｂであるメッキ−Ｃｕプラグ５０６表面にはシード
層５１３が形成される。
【００８３】その後，図１０（ｂ）に示すように，バリ
ア（＋シード）層５１４及びシード層５１３が形成され
た上層配線溝５１１を埋め込むように全面に，メッキ法
によりメッキ−Ｃｕ膜５１５を堆積する。このとき，シ
ード層５１３は，メッキ−Ｃｕ膜５１５と一体化され
る。さらに，図１０（ｃ）に示すように，ＣＭＰ法によ
り，第２層間絶縁膜５０８が露出するまでメッキ−Ｃｕ
膜５１５を研磨し，上層配線溝５１１中にＣｕ上層配線
５１６を形成する。
ア（＋シード）層５１４及びシード層５１３が形成され
た上層配線溝５１１を埋め込むように全面に，メッキ法
によりメッキ−Ｃｕ膜５１５を堆積する。このとき，シ
ード層５１３は，メッキ−Ｃｕ膜５１５と一体化され
る。さらに，図１０（ｃ）に示すように，ＣＭＰ法によ
り，第２層間絶縁膜５０８が露出するまでメッキ−Ｃｕ
膜５１５を研磨し，上層配線溝５１１中にＣｕ上層配線
５１６を形成する。
【００８４】以上から，図１０（ｃ）に示すように，本
実施例によれば，ＳｉＮ膜よりも低抵抗で，かつ，Ｔｉ
Ｎ膜よりもバリア性に優れるＷＮ膜を使用するので，後
工程であるエッチングによるプラグ上の穴開け工程（上
層配線溝形成工程）でＷＮが残留しても，配線と導電プ
ラグ間の抵抗が上昇しないばかりでなく，Ｃｕの拡散を
より確実に防止できる。また，ＷＮ膜は，ＳｉＮ膜に比
べて堆積温度が低いため，半導体装置の製造プロセスの
低温化を図ることもできる。
実施例によれば，ＳｉＮ膜よりも低抵抗で，かつ，Ｔｉ
Ｎ膜よりもバリア性に優れるＷＮ膜を使用するので，後
工程であるエッチングによるプラグ上の穴開け工程（上
層配線溝形成工程）でＷＮが残留しても，配線と導電プ
ラグ間の抵抗が上昇しないばかりでなく，Ｃｕの拡散を
より確実に防止できる。また，ＷＮ膜は，ＳｉＮ膜に比
べて堆積温度が低いため，半導体装置の製造プロセスの
低温化を図ることもできる。
【００８５】（６）第６実施例
図１１及び図１２は，本実施形態の第６実施例に係る半
導体装置の製造方法の工程を示す断面図である。本実施
例においては，本発明の形成マージンを広げるため，前
記第５実施例に用いられたＷＮ膜の代わりに，ＴｉＮや
ＷＮ膜よりも薄膜性及びバリア性に優れるＴａＮ膜を採
用している。
導体装置の製造方法の工程を示す断面図である。本実施
例においては，本発明の形成マージンを広げるため，前
記第５実施例に用いられたＷＮ膜の代わりに，ＴｉＮや
ＷＮ膜よりも薄膜性及びバリア性に優れるＴａＮ膜を採
用している。
【００８６】まず，図１１（ａ）に示すように，上記実
施例と同様に，所定の素子が形成された半導体基板（図
示せず）上に形成した所定の下層配線６０２を含む絶縁
膜６０１の全表面に，第１層間絶縁膜６０３を堆積し，
レジストを塗布してレジスト膜（図示せず）を形成した
後，目標領域内の第１層間絶縁膜６０３を，フォトリソ
グラフィとエッチング処理を施して，所望のヴィアホー
ル（あるいはスルーホール）（図示せず）を形成する。
施例と同様に，所定の素子が形成された半導体基板（図
示せず）上に形成した所定の下層配線６０２を含む絶縁
膜６０１の全表面に，第１層間絶縁膜６０３を堆積し，
レジストを塗布してレジスト膜（図示せず）を形成した
後，目標領域内の第１層間絶縁膜６０３を，フォトリソ
グラフィとエッチング処理を施して，所望のヴィアホー
ル（あるいはスルーホール）（図示せず）を形成する。
【００８７】次いで，ヴィアホール（あるいはスルーホ
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックによりヴィアホ
ール（あるいは，スルーホール）内において，その側壁
にのみバリア層が残留するようにバリア層を除去して下
層配線６０２の表面を露出させる。次いで，メッキ−Ｃ
ｕ堆積用電極となるＣｕシード層を堆積する。したがっ
て，メッキ−Ｃｕプラグ堆積用の下地として，ヴィアホ
ール（あるいはスルーホール）側壁にバリア（＋シー
ド）層６０４が形成され，ヴィアホール（あるいはスル
ーホール）底面である下層配線６０２表面には，シード
層６０５が形成される。
ール）内部を含む全表面にＣｕ拡散防止用のバリア層を
堆積した後，ＲＩＥによるエッチバックによりヴィアホ
ール（あるいは，スルーホール）内において，その側壁
にのみバリア層が残留するようにバリア層を除去して下
層配線６０２の表面を露出させる。次いで，メッキ−Ｃ
ｕ堆積用電極となるＣｕシード層を堆積する。したがっ
て，メッキ−Ｃｕプラグ堆積用の下地として，ヴィアホ
ール（あるいはスルーホール）側壁にバリア（＋シー
ド）層６０４が形成され，ヴィアホール（あるいはスル
ーホール）底面である下層配線６０２表面には，シード
層６０５が形成される。
【００８８】次いで，ヴィアホール（あるいはスルーホ
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層６０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層６０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ６０６を形成する。ここで，メ
ッキ−Ｃｕプラグ６０６は，層間絶縁膜を介して配され
る他の下層配線６０２及び上層配線との電気的接続を実
現するためのものである。
ール）を埋め込むようにして，メッキ法によりメッキ−
Ｃｕ膜を堆積する。このとき，シード層６０５は，メッ
キ−Ｃｕ膜と一体化される。その後，メタルＣＭＰ法に
より，バリア（＋シード）層６０４が露出するまでメッ
キ−Ｃｕ膜を研磨して除去し，ヴィアホール（あるいは
スルーホール）内部のみにメッキ−Ｃｕ膜を残留させ
て，メッキ−Ｃｕプラグ６０６を形成する。ここで，メ
ッキ−Ｃｕプラグ６０６は，層間絶縁膜を介して配され
る他の下層配線６０２及び上層配線との電気的接続を実
現するためのものである。
【００８９】本実施例によれば，ヴィアホール（あるい
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので，配
線の低抵抗化を確実に図ることができる。
はスルーホール）の側壁にのみバリア層を形成すると共
に，下層配線とメッキ−Ｃｕプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Ｃｕプラグを
形成することができる。結果として，メッキ−Ｃｕプラ
グのＣｕがヴィアホール（あるいはスルーホール）から
第１層間絶縁膜中に拡散することを防止することができ
ると共に，下層配線とメッキ−Ｃｕプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので，配
線の低抵抗化を確実に図ることができる。
【００９０】次いで，メッキ−Ｃｕプラグ６０６の酸化
を防止する，ＴａＮの酸化防止膜６０７を堆積する。次
いで，導電プラグ上の目標領域にレジスト６０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＴａＮ酸化防
止膜６０７とバリア（＋シード）層６０４を除去する。
を防止する，ＴａＮの酸化防止膜６０７を堆積する。次
いで，導電プラグ上の目標領域にレジスト６０８を堆積
し，従来のＲＩＥによりプラグ領域以外のＴａＮ酸化防
止膜６０７とバリア（＋シード）層６０４を除去する。
【００９１】本実施例においては，酸化防止膜として，
バリア層の薄膜性で優れるＴａＮ膜を採用している。Ｔ
ｉＮやＷＮ膜よりも薄膜性及びバリア性に優れるＴａＮ
膜を使用するので，今後さらに微細化する配線におい
て，バリア層の薄膜化及びバリア効果を高めることがで
きる。このことにより，今後の微細化配線において，バ
リア層膜厚の配線特性への影響を回避することができ，
Ｃｕ配線の低抵抗化を維持することができる。また，Ｔ
ａＮ膜は，Ｓｉ系の膜よりも低抵抗であるので，プロセ
ス及びデバイスの信頼性が高くなる。
バリア層の薄膜性で優れるＴａＮ膜を採用している。Ｔ
ｉＮやＷＮ膜よりも薄膜性及びバリア性に優れるＴａＮ
膜を使用するので，今後さらに微細化する配線におい
て，バリア層の薄膜化及びバリア効果を高めることがで
きる。このことにより，今後の微細化配線において，バ
リア層膜厚の配線特性への影響を回避することができ，
Ｃｕ配線の低抵抗化を維持することができる。また，Ｔ
ａＮ膜は，Ｓｉ系の膜よりも低抵抗であるので，プロセ
ス及びデバイスの信頼性が高くなる。
【００９２】次いで，図１１（ｂ）に示すように，第２
層間絶縁膜６０９，例えばＴｉＮ，ＴａＮなどの下層バ
リア膜６１０を順次堆積した後，レジストを全面に塗布
してレジスト膜（図示せず）を形成する。その後，フォ
トリソグラフィとエッチング処理を施して，メッキ−Ｃ
ｕプラグの目標領域の下層バリア膜６１０，層間絶縁膜
６０９及びＴａＮ酸化防止膜６０７をメッキ−Ｃｕプラ
グ６０６が露出するまで，エッチオフして，メッキ−Ｃ
ｕプラグ６０６上にＣｕ上層配線溝６１１を形成する。
層間絶縁膜６０９，例えばＴｉＮ，ＴａＮなどの下層バ
リア膜６１０を順次堆積した後，レジストを全面に塗布
してレジスト膜（図示せず）を形成する。その後，フォ
トリソグラフィとエッチング処理を施して，メッキ−Ｃ
ｕプラグの目標領域の下層バリア膜６１０，層間絶縁膜
６０９及びＴａＮ酸化防止膜６０７をメッキ−Ｃｕプラ
グ６０６が露出するまで，エッチオフして，メッキ−Ｃ
ｕプラグ６０６上にＣｕ上層配線溝６１１を形成する。
【００９３】その後，図１１（ｃ）に示すように，例え
ばＴｉＮ，ＴａＮなどの上層バリア膜６１２を，上層配
線溝６１１内部を含む全表面に堆積する。この上層バリ
ア膜６１２は，上層配線溝６１１から第２層間絶縁膜６
０９中にＣｕが拡散するのを防止するために形成され
る。続いて，図１２（ａ）に示すように，通常のＲＩＥ
によるエッチバックにより，上層配線溝内において，そ
の側壁６１１ａのみにＣｕ拡散防止用の上層バリア膜６
１２を残留させるように，上層バリア膜６１２を除去し
て，メッキ−Ｃｕプラグ６０６の表面を露出させる。次
いで，その上に，メッキ−Ｃｕ用電極となるＣｕシード
層６１３を堆積する。したがって，Ｃｕ上層配線を堆積
するための下地として，上層配線溝側壁６１１ａにはバ
リア（＋シード）層６１４が形成され，上層配線溝底面
６１１ｂであるメッキ−Ｃｕプラグ６０６表面には，シ
ード層６１３が形成される。
ばＴｉＮ，ＴａＮなどの上層バリア膜６１２を，上層配
線溝６１１内部を含む全表面に堆積する。この上層バリ
ア膜６１２は，上層配線溝６１１から第２層間絶縁膜６
０９中にＣｕが拡散するのを防止するために形成され
る。続いて，図１２（ａ）に示すように，通常のＲＩＥ
によるエッチバックにより，上層配線溝内において，そ
の側壁６１１ａのみにＣｕ拡散防止用の上層バリア膜６
１２を残留させるように，上層バリア膜６１２を除去し
て，メッキ−Ｃｕプラグ６０６の表面を露出させる。次
いで，その上に，メッキ−Ｃｕ用電極となるＣｕシード
層６１３を堆積する。したがって，Ｃｕ上層配線を堆積
するための下地として，上層配線溝側壁６１１ａにはバ
リア（＋シード）層６１４が形成され，上層配線溝底面
６１１ｂであるメッキ−Ｃｕプラグ６０６表面には，シ
ード層６１３が形成される。
【００９４】その後，図１２（ｂ）に示すように，バリ
ア（＋シード）層６１４及びシード層６１３が形成され
た上層配線溝６１１を埋め込むように全面に，メッキ法
によりメッキ−Ｃｕ膜６１５を堆積する。このとき，シ
ード層６１３は，メッキ−Ｃｕ６１５と一体化される。
さらに，図１２（ｃ）に示すように，ＣＭＰ法により，
第２層間絶縁膜６０８が露出するまでメッキ−Ｃｕ膜６
１５を研磨し，上層配線溝６１１中にＣｕ上層配線６１
６を形成する。
ア（＋シード）層６１４及びシード層６１３が形成され
た上層配線溝６１１を埋め込むように全面に，メッキ法
によりメッキ−Ｃｕ膜６１５を堆積する。このとき，シ
ード層６１３は，メッキ−Ｃｕ６１５と一体化される。
さらに，図１２（ｃ）に示すように，ＣＭＰ法により，
第２層間絶縁膜６０８が露出するまでメッキ−Ｃｕ膜６
１５を研磨し，上層配線溝６１１中にＣｕ上層配線６１
６を形成する。
【００９５】以上から，図１２（ｃ）に示すように，本
実施例によれば，ＴｉＮやＷＮ膜よりも薄膜性及びバリ
ア性に優れるＴａＮ膜を使用するので，今後さらに微細
化する配線において，バリア層の薄膜化及びバリア効果
を高めることができる。このことにより，今後の微細化
配線において，バリア層膜厚の配線特性への影響を回避
することができ，Ｃｕ配線の低抵抗化を維持することが
できる。また，ＴａＮ膜は，Ｓｉ系の膜よりも低抵抗で
あるので，プロセス及びデバイスの信頼性が高くなる。
実施例によれば，ＴｉＮやＷＮ膜よりも薄膜性及びバリ
ア性に優れるＴａＮ膜を使用するので，今後さらに微細
化する配線において，バリア層の薄膜化及びバリア効果
を高めることができる。このことにより，今後の微細化
配線において，バリア層膜厚の配線特性への影響を回避
することができ，Ｃｕ配線の低抵抗化を維持することが
できる。また，ＴａＮ膜は，Ｓｉ系の膜よりも低抵抗で
あるので，プロセス及びデバイスの信頼性が高くなる。
【００９６】以上のように，上記第１実施例乃至第６実
施例においては，シングルダマシン法によるＣｕ配線技
術において，Ｃｕの拡散を防ぐために上層配線溝に形成
される高抵抗バリア層が，上層配線と導電プラグ間に形
成されずにＣｕ上層配線を形成することができる。した
がって，クォータミクロン以下の配線寸法である高アス
ペクト比配線を，デュアルダマシン法を用いずに形成す
ることができる。したがって，Ｃｕなどの低抵抗配線材
料を使用して配線の低抵抗化の維持を図ると共に，高パ
フォーマンス及び高信頼性デバイスの形成が可能にな
る。
施例においては，シングルダマシン法によるＣｕ配線技
術において，Ｃｕの拡散を防ぐために上層配線溝に形成
される高抵抗バリア層が，上層配線と導電プラグ間に形
成されずにＣｕ上層配線を形成することができる。した
がって，クォータミクロン以下の配線寸法である高アス
ペクト比配線を，デュアルダマシン法を用いずに形成す
ることができる。したがって，Ｃｕなどの低抵抗配線材
料を使用して配線の低抵抗化の維持を図ると共に，高パ
フォーマンス及び高信頼性デバイスの形成が可能にな
る。
【００９７】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
【００９８】例えば，上記実施形態においては，配線材
として，メッキ−Ｃｕを適用した半導体装置の製造方法
及び半導体装置を例に挙げたが，本発明はかかる例に限
定されない。本発明は，他の方法により形成したＣｕ配
線材，例えばＣＶＤ−Ｃｕなどの配線材を適用した半導
体装置の製造方法及び半導体装置に対しても適用するこ
とができる。
として，メッキ−Ｃｕを適用した半導体装置の製造方法
及び半導体装置を例に挙げたが，本発明はかかる例に限
定されない。本発明は，他の方法により形成したＣｕ配
線材，例えばＣＶＤ−Ｃｕなどの配線材を適用した半導
体装置の製造方法及び半導体装置に対しても適用するこ
とができる。
【００９９】また，上記実施形態においては，配線材と
して，Ｃｕを適用した半導体装置の製造方法及び半導体
装置を例に挙げたが，本発明はかかる例に限定されな
い。本発明は，他の様々な配線材，Ａｌなど他の配線材
を適用した半導体装置の製造方法及び半導体装置に対し
ても適用することができる。
して，Ｃｕを適用した半導体装置の製造方法及び半導体
装置を例に挙げたが，本発明はかかる例に限定されな
い。本発明は，他の様々な配線材，Ａｌなど他の配線材
を適用した半導体装置の製造方法及び半導体装置に対し
ても適用することができる。
【０１００】さらにまた，上記実施形態においては，導
電プラグとしてＷプラグあるいはメッキ−Ｃｕを適用し
た半導体装置の製造方法及び半導体装置を例に挙げた
が，本発明はかかる例に限定されない。本発明は，他の
様々な導電プラグ，例えばポリシリコンからなる導電プ
ラグ等を適用した半導体装置の製造方法及び半導体装置
に対しても適用することができる。
電プラグとしてＷプラグあるいはメッキ−Ｃｕを適用し
た半導体装置の製造方法及び半導体装置を例に挙げた
が，本発明はかかる例に限定されない。本発明は，他の
様々な導電プラグ，例えばポリシリコンからなる導電プ
ラグ等を適用した半導体装置の製造方法及び半導体装置
に対しても適用することができる。
【０１０１】また，上記実施形態においては，２層構造
の半導体装置の製造方法及び半導体装置を例に挙げた
が，本発明はかかる例に限定されない。本発明は，それ
以上の多層構造の半導体装置の製造方法及び半導体装置
に対しても適用することができる。
の半導体装置の製造方法及び半導体装置を例に挙げた
が，本発明はかかる例に限定されない。本発明は，それ
以上の多層構造の半導体装置の製造方法及び半導体装置
に対しても適用することができる。
【０１０２】
【発明の効果】従来のシングルダマシン法によっても，
上層配線溝の側壁にのみバリア層を形成し，上層配線と
導電プラグとの間にはバリア層を介在させず，シード層
を介して上層配線を形成することができる。結果とし
て，上層配線材が上層配線溝から第２層間絶縁膜中に拡
散することを防止することができると共に，上層配線と
導電プラグとの間に高抵抗のバリア層が存在せず，シー
ド層が存在するので，配線の低抵抗化を確実に図ること
ができる。ひいては，デバイスの高速度化及び高信頼性
化を得ることができる。
上層配線溝の側壁にのみバリア層を形成し，上層配線と
導電プラグとの間にはバリア層を介在させず，シード層
を介して上層配線を形成することができる。結果とし
て，上層配線材が上層配線溝から第２層間絶縁膜中に拡
散することを防止することができると共に，上層配線と
導電プラグとの間に高抵抗のバリア層が存在せず，シー
ド層が存在するので，配線の低抵抗化を確実に図ること
ができる。ひいては，デバイスの高速度化及び高信頼性
化を得ることができる。
【０１０３】また，導電プラグとして，埋め込み特性の
良いＣｕプラグを使用することにより導電プラグの低抵
抗化が得られると共に，シングルダマシン法によって
も，ヴィアホール（あるいはスルーホール）の側壁にの
みバリア層を形成し，下層配線とメッキ−Ｃｕプラグと
の間にはバリア層を介在させずにシード層を介してメッ
キ−Ｃｕプラグを形成することができる。
良いＣｕプラグを使用することにより導電プラグの低抵
抗化が得られると共に，シングルダマシン法によって
も，ヴィアホール（あるいはスルーホール）の側壁にの
みバリア層を形成し，下層配線とメッキ−Ｃｕプラグと
の間にはバリア層を介在させずにシード層を介してメッ
キ−Ｃｕプラグを形成することができる。
【０１０４】また，ＳｉＮなどの酸化防止膜を使用する
ことにより，メッキ−Ｃｕプラグの酸化を防止すること
ができる。また，ＴｉＮ（窒化チタン）からなる構成を
採用することが好適である。かかる構成によれば，Ｓｉ
Ｎ膜よりも低抵抗のＴｉＮ膜を使用するので，後工程で
あるエッチングによるプラグ上の穴開け工程（上層配線
溝形成工程）でＴｉＮが残留しても，配線と導電プラグ
間の抵抗が上昇しない。また，ＴｉＮ膜は，ＳｉＮ膜に
比べて堆積温度が低いため，半導体装置の製造プロセス
の低温化を図ることができる。
ことにより，メッキ−Ｃｕプラグの酸化を防止すること
ができる。また，ＴｉＮ（窒化チタン）からなる構成を
採用することが好適である。かかる構成によれば，Ｓｉ
Ｎ膜よりも低抵抗のＴｉＮ膜を使用するので，後工程で
あるエッチングによるプラグ上の穴開け工程（上層配線
溝形成工程）でＴｉＮが残留しても，配線と導電プラグ
間の抵抗が上昇しない。また，ＴｉＮ膜は，ＳｉＮ膜に
比べて堆積温度が低いため，半導体装置の製造プロセス
の低温化を図ることができる。
【０１０５】また，酸化防止膜として，ＳｉＮ膜よりも
低抵抗で，かつ，ＴｉＮ膜よりもバリア性に優れるＷＮ
膜を使用すれば，後工程であるエッチングによるプラグ
上の穴開け工程（上層配線溝形成工程）でＷＮが残留し
ても，配線と導電プラグ間の抵抗が上昇しないばかりで
なく，Ｃｕの拡散をより確実に防止できる。また，ＷＮ
膜は，ＳｉＮ膜に比べて堆積温度が低いため，半導体装
置の製造プロセスの低温化を図ることもできる。
低抵抗で，かつ，ＴｉＮ膜よりもバリア性に優れるＷＮ
膜を使用すれば，後工程であるエッチングによるプラグ
上の穴開け工程（上層配線溝形成工程）でＷＮが残留し
ても，配線と導電プラグ間の抵抗が上昇しないばかりで
なく，Ｃｕの拡散をより確実に防止できる。また，ＷＮ
膜は，ＳｉＮ膜に比べて堆積温度が低いため，半導体装
置の製造プロセスの低温化を図ることもできる。
【０１０６】また，酸化防止膜として，ＴｉＮやＷＮ膜
よりも薄膜性及びバリア性に優れるＴａＮ膜を使用すれ
ば，今後さらに微細化される配線において，バリア層の
薄膜化及びバリア効果を高めることができる。このこと
により，今後の微細化配線において，バリア層膜厚の配
線特性への影響を回避することができ，Ｃｕ配線の低抵
抗化を維持することができる。また，ＴａＮ膜は，Ｓｉ
系の膜よりも低抵抗であるので，プロセス及びデバイス
の信頼性が高くなる。
よりも薄膜性及びバリア性に優れるＴａＮ膜を使用すれ
ば，今後さらに微細化される配線において，バリア層の
薄膜化及びバリア効果を高めることができる。このこと
により，今後の微細化配線において，バリア層膜厚の配
線特性への影響を回避することができ，Ｃｕ配線の低抵
抗化を維持することができる。また，ＴａＮ膜は，Ｓｉ
系の膜よりも低抵抗であるので，プロセス及びデバイス
の信頼性が高くなる。
【０１０７】以上のように，上記第１実施例乃至第６実
施例においては，シングルダマシン法によるＣｕ配線技
術において，Ｃｕの拡散を防ぐために上層配線溝に形成
される高抵抗バリア層が，上層配線と導電プラグ間に形
成されずにシード層を介してＣｕ上層配線を形成するこ
とができる。したがって，クォータミクロン以下の配線
寸法である高アスペクト比配線を，デュアルダマシン法
を用いずに形成することができる。したがって，Ｃｕな
どの低抵抗配線材料を使用して配線の低抵抗化の維持を
図ると共に，高パフォーマンス及び高信頼性デバイスの
形成が可能になる。
施例においては，シングルダマシン法によるＣｕ配線技
術において，Ｃｕの拡散を防ぐために上層配線溝に形成
される高抵抗バリア層が，上層配線と導電プラグ間に形
成されずにシード層を介してＣｕ上層配線を形成するこ
とができる。したがって，クォータミクロン以下の配線
寸法である高アスペクト比配線を，デュアルダマシン法
を用いずに形成することができる。したがって，Ｃｕな
どの低抵抗配線材料を使用して配線の低抵抗化の維持を
図ると共に，高パフォーマンス及び高信頼性デバイスの
形成が可能になる。
【図１】本発明の適用可能な第１実施例にかかる半導体
装置の製造方法について工程を示す断面図である。
装置の製造方法について工程を示す断面図である。
【図２】本発明を適用可能な第１実施例にかかる半導体
装置の製造方法について図１に続く工程を示す断面図で
ある。
装置の製造方法について図１に続く工程を示す断面図で
ある。
【図３】本発明の適用可能な第２実施例にかかる半導体
装置の製造方法について工程を示す断面図である。
装置の製造方法について工程を示す断面図である。
【図４】本発明を適用可能な第２実施例にかかる半導体
装置の製造方法について図３に続く工程を示す断面図で
ある。
装置の製造方法について図３に続く工程を示す断面図で
ある。
【図５】本発明の適用可能な第３実施例にかかる半導体
装置の製造方法について工程を示す断面図である。
装置の製造方法について工程を示す断面図である。
【図６】本発明を適用可能な第３実施例にかかる半導体
装置の製造方法について図５に続く工程を示す断面図で
ある。
装置の製造方法について図５に続く工程を示す断面図で
ある。
【図７】本発明の適用可能な第４実施例にかかる半導体
装置の製造方法について工程を示す断面図である。
装置の製造方法について工程を示す断面図である。
【図８】本発明を適用可能な第４実施例にかかる半導体
装置の製造方法について図７に続く工程を示す断面図で
ある。
装置の製造方法について図７に続く工程を示す断面図で
ある。
【図９】本発明の適用可能な第５実施例にかかる半導体
装置の製造方法について工程を示す断面図である。
装置の製造方法について工程を示す断面図である。
【図１０】本発明を適用可能な第５実施例にかかる半導
体装置の製造方法について図９に続く工程を示す断面図
である。
体装置の製造方法について図９に続く工程を示す断面図
である。
【図１１】本発明の適用可能な第６実施例にかかる半導
体装置の製造方法について工程を示す断面図である。
体装置の製造方法について工程を示す断面図である。
【図１２】本発明を適用可能な第６実施例にかかる半導
体装置の製造方法について図１１に続く工程を示す断面
図である。
体装置の製造方法について図１１に続く工程を示す断面
図である。
【図１３】従来の半導体装置の製造方法について工程を
示す断面図である。
示す断面図である。
【図１４】従来の半導体装置の製造方法について図１３
に続く工程を示す断面図である。
に続く工程を示す断面図である。
１０１ 絶縁膜
１０２ 下層配線
１０３，１０７ 層間絶縁膜
１０４ 密着層
１０５ Ｗプラグ
１０６ レジスト
１０８ 下層バリア膜
１０９ 上層配線溝
１１０ 上層バリア膜
１１１，３０５ シード層
１１２ バリア（＋シード）層
１１３，３１５ メッキ−Ｃｕ膜
１１４，３１６ Ｃｕ上層配線
３０３ バリア層
３０６ メッキ−Ｃｕプラグ
３０７ 酸化防止膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−54612（ＪＰ，Ａ)
特開 平11−87509（ＪＰ，Ａ)
特開 平11−220023（ＪＰ，Ａ)
特開 平９−312291（ＪＰ，Ａ)
特開 平６−104342（ＪＰ，Ａ)
特開 平６−224194（ＪＰ，Ａ)
特開 平５−243395（ＪＰ，Ａ)
特開 平10−261715（ＪＰ，Ａ)
特開 平10−92924（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
Claims (9)
- 【請求項１】 半導体装置であって：絶縁膜内に形成さ
れた下層配線の表面と前記絶縁膜の表面とが露出する表
面が形成される下地層と，前記下地層の表面に形成され
ており前記下層配線の表面を内部に露出させる貫通孔が
形成される第１層間絶縁膜と，前記貫通孔内に形成され
ており前記貫通孔内部において前記下層配線と接続され
る導電プラグと，前記導電プラグの表面に形成されてお
り前記導電プラグの表面を内部に露出される上層配線溝
が形成される第２層間絶縁膜と，前記上層配線溝の側壁
に形成される第１バリア層と，前記上層配線溝内の前記
導電プラグ上に形成されるシード層と，前記上層配線溝
内部において前記シード層を介して前記導電プラグと接
続される上層配線と，からなることを特徴とする半導体
装置。 - 【請求項２】 前記貫通孔側壁に形成される第２バリア
層を有し，前記導電プラグは，前記下層配線と前記第２
バリア層を介さずに接続されることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 第１層間絶縁膜に形成した貫通孔に導電
性材料を埋め込んで，下層配線と接続する導電プラグを
形成する第１工程と，前記導電プラグ上に形成した第２
層間絶縁膜に，前記導電プラグ表面の目標領域を内部で
露出させる上層配線溝を形成する第２工程と，前記上層
配線溝内部を含む前記第２層間絶縁膜の表面全体に第１
バリア層を形成する第３工程と，前記上層配線溝内部に
配線材料を埋め込んで，上層配線を形成する第４工程と
を含む，半導体装置の製造方法であって： 前記第４工程の前に，前記上層配線溝内において，その
側壁にのみ前記第１バリア層を残留させるように前記第
１バリア層のみを選択的に除去して，前記導電プラグの
表面を露出させる第５工程と，前記第５の工程の後，かつ前記第４の工程の前に，前記
露出した前記導電プラグの表面にシード層を形成する第
６工程と， 前記シード層を用いて前記上層配線溝内に上層配線を埋
め込む第７工程と， を含む，ことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第１工程の前に，前記貫通孔内部を
含む前記第１層間絶縁膜の表面全体に第２バリア層を形
成する第８工程と，前記第８工程の後前記第１工程の前
に，前記下層配線の表面に形成された前記第２バリア層
のみを選択的に除去する第９工程と， をさらに含むことを特徴とする請求項３に記載の半導体
装置の製造方法。 - 【請求項５】 前記第２工程の前に，前記導電プラグの
表面を含む前記第１層間絶縁膜表面全体に酸化防止膜を
形成する第１０工程と，前記第１０工程の後前記第２工
程の前に，前記導電プラグの表面の目標領域以外の前記
酸化防止膜を選択的に除去する第１１工程と，をさらに
含む，ことを特徴とする請求項３または４に記載の半導
体装置の製造方法。 - 【請求項６】前記酸化防止膜は，ＳｉＮ（窒化シリコ
ン）からなることを特徴とする請求項５に記載の半導体
装置の製造方法。 - 【請求項７】前記酸化防止膜は，ＴｉＮ（窒化チタン）
からなることを特徴とする請求項５に記載の半導体装置
の製造方法。 - 【請求項８】前記酸化防止膜は，ＷＮ（窒化タングステ
ン）からなることを特徴とする請求項５に記載の半導体
装置の製造方法。 - 【請求項９】前記酸化防止膜は，ＴａＮ（窒化タンタ
ル）からなることを特徴とする請求項５に記載の半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29712899A JP3415081B2 (ja) | 1999-10-19 | 1999-10-19 | 半導体装置及び半導体装置の製造方法 |
| US09/633,103 US6509257B1 (en) | 1999-10-19 | 2000-08-04 | Semiconductor device and process for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29712899A JP3415081B2 (ja) | 1999-10-19 | 1999-10-19 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001118923A JP2001118923A (ja) | 2001-04-27 |
| JP3415081B2 true JP3415081B2 (ja) | 2003-06-09 |
Family
ID=17842582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29712899A Expired - Fee Related JP3415081B2 (ja) | 1999-10-19 | 1999-10-19 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3415081B2 (ja) |
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| JP2007311560A (ja) * | 2006-05-18 | 2007-11-29 | Toshiba Corp | 半導体装置 |
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-
1999
- 1999-10-19 JP JP29712899A patent/JP3415081B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-04 US US09/633,103 patent/US6509257B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6509257B1 (en) | 2003-01-21 |
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