JP3415081B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Description
導体装置の製造方法に関し,さらに詳細には,上層配線
に銅(Cu)を使用した半導体装置及びその製造方法に
関する。
積化・高密度化に対応するため,電極配線寸法の微細化
が進められている。さらに,半導体集積回路は,高速度
化,低消費電力化が要求されるため,微細化した電極配
線材においても,低抵抗かつ高信頼性が得られる銅(C
u)配線が盛んに使用されている。
成した配線溝を埋め込むように層間絶縁膜全面にCuを
堆積した後,CMP(Chemical Mechan
ical Polishing:化学機械的研磨)法に
より層間絶縁膜上のCu膜を平坦除去して配線溝内にの
みCu膜を残存させることによってCu配線を形成す
る,ダマシン法が主流となっている。なお,Cu膜の堆
積は,通常,スパッタ法に比べて埋め込み特性や経済性
等の面で優れているメッキ法により行われる。
セスをさらに簡潔化し,経済性を高めるため,配線と導
電プラグとを同時に形成するデュアルダマシン法のCu
配線技術が非常に注目され,開発も一段と加速してい
る。すなわち,デュアルダマシン法では,層間絶縁膜に
配線溝及び貫通孔(ヴィアホールあるいはスルーホー
ル)を形成した後,かかる配線溝及びヴィアホール(あ
るいはスルーホール)を埋め込むように全面にCuを堆
積し,CMP法で層間絶縁膜上のCu膜を研磨して配線
溝及びヴィアホール(あるいはスルーホール)内にのみ
Cu膜を残存させることにより,同一材料で一体化した
配線と導電プラグとを同時に形成することができる。し
たがって,デュアルダマシン法により,製造プロセスの
短縮化やコストの削減を図ることができる。
現状のスパッタ法では埋め込み特性に劣るため,Cu配
線寸法が微細化して配線間のヴィアホール(あるいはス
ルーホール)のアスペクト比が増大した場合には,配線
溝あるいはヴィアホール(あるいはスルーホール)に均
一に導電性材料を埋め込むことが困難である。一方,シ
ングルダマシン法では,比較的容易に導電性材料を埋め
込むことができるため,半導体装置の高集積化,高密度
化に伴う配線の微細化が進む今後において,シングルダ
マシン法の製造プロセスへの適用は,更に高まることが
期待される。
層配線溝に直接Cuを堆積すると,層間絶縁膜中にCu
が拡散してしまうため,上層配線溝表面に例えばTiN
やTaNなどのバリア層をスパッタ法などにより形成し
た後,Cuを堆積する。このバリア層により,上層配線
溝内のCuが層間絶縁膜中に拡散することが防止され
る。このとき,バリア層は,層間絶縁膜表面上だけでな
く上層配線溝底部に露出する導電プラグ表面上にも形成
され,バリア層を介してCu上層配線が形成される。
は,密着性,不純物汚染及び高コストなどの点で課題が
あるため実デバイスに適用するのは困難であり,また,
スパッタ法による成膜では,下地への被覆性が比較的劣
るため,コンフォーマル的に成膜することができない。
このため,Cu配線は,通常,埋め込み特性に優れるメ
ッキ法により形成される。この場合には,メッキ時に電
流を導通するためのCuシード層を例えばスパッタ法に
より形成する必要がある。
法による導電プラグ及び上層配線の形成方法を,Wプラ
グ及びCu上層配線を採用した例に,図13及び図14
に基づいて説明する。なお,Wプラグの代わりに,メッ
キ法により形成されたCuプラグ(以下,メッキ−Cu
プラグ)を使用することもできる。図13及び図14
は,シングルダマシン法による半導体装置の製造方法の
工程を示す断面図である。
素子が形成された半導体基板(図示せず)の上に,絶縁
膜1及びSiNなどのストッパ保護膜(図示せず)を形
成した後,RIEなどの異方性エッチングにより下層配
線溝を形成する。その後,下層配線溝を埋め込むように
全面に銅(Cu)などの金属を堆積させて金属膜を形成
し,例えばCMPなどによりストッパ保護膜が露出する
まで金属膜を研磨して下層配線2を形成する。その後,
形成した下層配線2を含む絶縁膜の全表面に,層間絶縁
膜3,SiNなどのストッパ保護膜4を順次堆積する。
塗布してレジスト膜(図示せず)を形成し,フォトリソ
グラフィとエッチングにより目標領域内のストッパ保護
膜4及び層間絶縁膜3を所望の配線厚さ分だけ除去し,
所望のヴィアホール(あるいはスルーホール)を形成す
る。
ール)内部を含む全表面に,CVD−W堆積用の密着層
5を形成した後,ヴィアホール(あるいはスルーホー
ル)を埋め込むようにしてブランケットCVD−W層を
堆積する。その後,CMP法によりストッパ保護膜4上
の余分なCVD−W層と密着層5を除去してWプラグ6
を形成する。
D−W層を含む全表面に第1層間絶縁膜7を堆積した
後,レジストを塗布してレジスト膜(図示せず)を形成
し,フォトリソグラフィ及びエッチング処理を施して,
上層配線溝8を形成する。
配線溝8内部を含む全表面に,例えばTiNやTaN膜
などのバリア層を堆積する。このバリア層は,上層配線
溝8内部に形成されたCu配線中のCuが層間絶縁膜3
中に拡散するのを防止するために形成される。次いで,
メッキ−Cu膜堆積用の電極となるシード層を堆積し
て,バリア(+シード)層9を形成する。
バリア(+シード)層9が形成された上層配線溝8内部
に埋め込むように,メッキ法によりCu配線膜(以下,
メッキ−Cu膜)10を全面に堆積する。その後,図1
4(b)に示すように,CMP法により,バリア(+シ
ード)層9を層間絶縁膜が露出するまでメッキ−Cu膜
10を研磨し,上層配線溝8内にのみメッキ−Cu膜1
0を残留させてCu上層配線11を形成する。
半導体装置の製造方法では,図14(b)に示すよう
に,Cu上層配線11とWプラグ6との間にはCuの拡
散を防ぐためのバリア(+シード)層9が存在し,Cu
上層配線11とWプラグ6との電気導通はバリア(+シ
ード)層9を介して行われる。
リア層の抵抗率は,例えばCuなどの配線の抵抗率と比
較して1桁以上も高いため,低抵抗配線材を使用して配
線抵抗の低減を図っているにもかかわらず,配線の寄生
抵抗が大きくなるという問題がある。このため,配線全
体の特性が著しく低下し,デバイス全体の性能も予期し
たものよりも悪化することになる。従って,配線全体の
抵抗を低減し,かつ,デバイスの高性能を維持するため
にも,配線と導電プラグとの間では高抵抗膜バリア層の
使用は回避する必要がある。特に,微細化・高集積化し
たデバイスに低抵抗配線材料を使用する場合には,その
必要性が高い。
び半導体装置が有する上記その他の問題点に鑑みて成さ
れたものである。
に,請求項1に記載の発明は,半導体装置であって,絶
縁膜内に形成された下層配線の表面と前記絶縁膜の表面
とが露出する表面が形成される下地層と,前記下地層の
表面に形成されており前記下層配線の表面を内部に露出
させる貫通孔が形成される第1層間絶縁膜と,前記貫通
孔内に形成されており前記貫通孔内部において前記下層
配線と接続される導電プラグと,前記導電プラグの表面
に形成されており前記導電プラグの表面を内部に露出さ
れる上層配線溝が形成される第2層間絶縁膜と,前記上
層配線溝の側壁に形成される第1バリア層と,前記上層
配線溝内の前記導電プラグ上に形成されるシード層と,
前記上層配線溝内部において前記シード層を介して前記
導電プラグと接続される上層配線と,からなる構成を採
用する。
のみバリア層を形成し,上層配線と導電プラグとの間に
はバリア層が残留せず,シード層が存在する構造とする
ことができる。結果として,Cu配線のCuが上層配線
溝領域から層間絶縁膜中に拡散することを防止すること
ができると共に,上層配線溝と導電プラグとの間に高抵
抗なバリア層が存在せずシード層が存在するので,配線
の低抵抗化を確実に図ることができ,ひいてはデバイス
の高速度化及び高信頼性化を得ることができる。
記貫通孔側壁に形成される第2バリア層を有し,前記導
電プラグは,前記下層配線と前記第2バリア層を介さず
に接続されるように構成すれば,Cuプラグを導電プラ
グとして使用する場合にも,貫通孔の側壁にのみバリア
層が形成され下層配線と導電プラグとの間にはバリア層
が残留せず,シード層が存在する構造とすることができ
る。結果として,CuプラグのCuが貫通孔から層間絶
縁膜中に拡散することを防止することができると共に,
貫通孔と導電プラグとの間に高抵抗なバリア層が存在せ
ず,シード層が存在するので,配線の低抵抗化を確実に
図ることができ,ひいてはデバイスの高速度化及び高信
頼性化を得ることができる。
3に記載の発明は,第1層間絶縁膜に形成した貫通孔に
導電性材料を埋め込んで,下層配線と接続する導電プラ
グを形成する第1工程と,前記導電プラグ上に形成した
第2層間絶縁膜に,前記導電プラグ表面の目標領域を内
部で露出させる上層配線溝を形成する第2工程と,前記
上層配線溝内部を含む前記第2層間絶縁膜の表面全体に
第1バリア層を形成する第3工程と,前記上層配線溝内
部に配線材料を埋め込んで,上層配線を形成する第4工
程とを含む,半導体装置の製造方法であって,前記第4
工程の前に,前記上層配線溝内において,その側壁にの
み前記第1バリア層を残留させるように前記第1バリア
層のみを選択的に除去して,前記導電プラグの表面を露
出させる第5工程と,前記第5の工程の後,かつ前記第
4の工程の前に,前記露出した前記導電プラグの表面に
シード層を形成する第6工程と,前記シード層を用いて
前記上層配線溝内に上層配線を埋め込む第7工程と,を
含む構成を採用する。
ダマシン法によっても,上層配線と導電プラグとの間に
バリア層を残留させずにシード層を形成し,上層配線溝
の側壁にバリア層を形成して,上層配線を形成すること
ができる。結果として,Cu配線のCuが上層配線溝領
域から層間絶縁膜中に拡散することを防止することがで
きると共に,上層配線溝と導電プラグとの間に比較的高
抵抗なバリア層が存在せず,シード層が存在するので,
配線の低抵抗化を確実に図ることができ,ひいてはデバ
イスの高速度化及び高信頼性化を得ることができる。
記第1工程の前に,前記貫通孔内部を含む前記第1層間
絶縁膜の表面全体に第2バリア層を形成する第8工程
と,前記第8工程の後前記第1工程の前に,前記下層配
線の表面に形成された前記第2バリア層のみを選択的に
除去する第9工程と,をさらに含む構成を採用する。
のみバリア層を形成し,下層配線とメッキ−Cuプラグ
との間にはバリア層を介在させずに,シード層を介して
メッキ−Cuプラグを形成することができる。結果とし
て,メッキ−CuプラグのCuが貫通孔から第1層間絶
縁膜中に拡散することを防止することができると共に,
下層配線とメッキ−Cuプラグとの間に高抵抗のバリア
層が存在せず,シード層が存在するので,配線の低抵抗
化を確実に図ることができる。
記第2工程の前に,前記導電プラグの表面を含む前記第
1層間絶縁膜表面全体に酸化防止膜を形成する第10工
程と,前記第10工程の後前記第2工程の前に,前記導
電プラグの表面の目標領域以外の前記酸化防止膜を選択
的に除去する第11工程と,をさらに含む,構成を採用
する。かかる構成によれば,酸化防止膜を使用すること
により,メッキ−Cuプラグの酸化を防止することがで
きる。また,請求項6に記載の発明のように,前記酸化
防止膜は,SiN(窒化シリコン)からなる構成を採用
することが好適である。
記酸化防止膜は,TiN(窒化チタン)からなる構成を
採用することが好適である。かかる構成によれば,Si
N膜よりも低抵抗のTiN膜を使用するので,後工程で
あるエッチングによるプラグ上の穴開け工程(上層配線
溝形成工程)でTiNが残留しても,配線と導電プラグ
間の抵抗が上昇しない。また,TiN膜は,SiN膜に
比べて堆積温度が低いため,半導体装置の製造プロセス
の低温化を図ることができる。
記酸化防止膜は,WN(窒化タングステン),からなる
構成を採用することが好適である。かかる構成によれ
ば,SiN膜よりも低抵抗で,かつ,TiN膜よりもバ
リア性に優れるWN膜を使用するので,後工程であるエ
ッチングによるプラグ上の穴開け工程(上層配線溝形成
工程)でWNが残留しても,配線と導電プラグ間の抵抗
が上昇しないばかりでなく,Cuの拡散をより確実に防
止できる。また,WN膜は,SiN膜に比べて堆積温度
が低いため,半導体装置の製造プロセスの低温化を図る
こともできる。
記酸化防止膜は,TaN(窒化タンタル)からなる構成
を採用することが好適である。かかる構成によれば,T
iNやWN膜よりも薄膜性及びバリア性に優れるTaN
膜を使用するので,今後さらに微細化される配線におい
て,バリア層の薄膜化及びバリア効果を高めることがで
きる。このことにより,今後の微細化配線において,バ
リア層膜厚の配線特性への影響を回避することができ,
Cu配線の低抵抗化を維持することができる。また,T
aN膜は,Si系の膜よりも低抵抗であるので,プロセ
ス及びデバイスの信頼性が高くなる。
について,添付図面を参照しながら詳細に説明する。
尚,以下の説明及び添付図面において,同一の機能及び
構成を有する構成要素については,同一符号を付するこ
とにより,重複説明を省略する。
について説明する。まず,本実施形態にかかる半導体装
置及び半導体装置の製造方法の構成について概説する。
かかる半導体装置の製造方法及び半導体装置では,上層
配線あるいは導電プラグにCuを使用する場合には,上
層配線溝あるいは貫通孔の側壁にのみバリア層を形成
し,配線と導電プラグ間にはバリア層を介在しないよう
にしてシード層を形成するように構成した。
層配線溝内部にバリア層を形成した後,上層配線溝内に
おいて,その側部にのみバリア層が残留するようにバリ
ア層を除去して導電プラグの表面を露出させてから,C
u上層配線を形成する。また,下層配線の表面が露出す
る貫通孔内部にバリア層を形成した後,貫通孔内部にお
いて,その側部にのみバリア層を残留させるようにバリ
ア層を除去して下層配線の表面を露出させてからCu導
電プラグを形成する。
製造方法にかかる実施例を例に挙げて詳細に説明する。
体装置の製造方法の工程を示す断面図である。プロセス
及びヴィアホールや絶縁層の形成などについては,同図
に示す順番に沿って説明する。なお,説明の便宜上,2
層構造の半導体装置を例に説明する。
かかる半導体装置及び半導体装置の製造方法は,上層配
線溝の側壁にのみバリア(+シード)層を形成してCu
が層間絶縁膜に拡散するのを防止すると共に,上層配線
と導電プラグとの間には高抵抗のバリア層を介在させな
いでシード層を形成した低抵抗配線の構造を提供するも
のである。なお,本実施例においては,通常のRIE
(Reactive Ion Etching:反応性
イオンエッチング)のエッチバックによりヴィアホール
(あるいはスルーホール)内にWプラグを形成する例を
示したものである。
子が形成された半導体基板(図示せず)上に形成した所
定の下層配線102を含む絶縁膜101の全表面に,第
1層間絶縁膜103を堆積し,レジストを塗布してレジ
スト膜(図示せず)を形成した後,目標領域内の第1層
間絶縁膜103を,フォトリソグラフィとエッチング処
理を施して,所望のヴィアホール(あるいはスルーホー
ル)を形成する。
ール)内部を含む全表面にCVD−W堆積用の密着層1
04を形成した後,ヴィアホール(あるいはスルーホー
ル)を埋め込むようにしてブランケットCVD−W層を
順次堆積する。その後,通常のRIEの異方性エッチン
グにより,ヴィアホール(あるいはスルーホール)上の
目標領域以外の余分なCVD−W層を除去し,ヴィアホ
ール(あるいはスルーホール)内部のみにCVD−W層
を残留させてWプラグ105を形成する。ここで,Wプ
ラグ105は,第1層間絶縁膜103を介して配される
他の下層配線102及び上層配線との電気的接続を実現
するためのものである。次いで,Wプラグ105上の目
標領域にレジストを塗布してレジスト膜106を堆積
し,通常のRIEの異方性エッチングにより,Wプラグ
105上の目標領域以外の密着層104をエッチオフす
る。
間絶縁膜107,例えばTiN,TaNなどの下層バリ
ア膜108を順次堆積した後,レジストを全面に塗布し
てレジスト膜(図示せず)を形成する。その後,フォト
リソグラフィとエッチング処理を施して,Wプラグ10
5上の目標領域の第2層間絶縁膜107,下層バリア膜
108を除去し,上層配線溝109を形成する。本実施
例においては,上層配線溝109はヴィアホール(ある
いはスルーホール)よりも広く形成しているが,上層配
線溝109の側壁109aの位置は,密着層104の上
にあっても良い。
TiN,TaNなどの上層バリア膜110を,上層配線
溝109内部を含む全表面に堆積する。この上層バリア
膜110は,上層配線溝109から第2層間絶縁膜10
7中にCuが拡散するのを防止するために形成される。
続いて,図2(a)に示すように,通常のRIEによる
エッチバックにより,上層配線溝109において,その
側壁109aのみにCu拡散防止用の上層バリア膜11
0を残留させるように,上層バリア膜110を除去し
て,Wプラグ105の表面を露出させる。次いで,その
上に,メッキ−Cu用電極となるCuシード層111を
堆積する。したがって,Cu上層配線を堆積するための
下地として,上層配線溝側壁109aにはバリア(+シ
ード)層112が形成され,上層配線溝底面109bで
あるWプラグ105表面にはシード層111が形成され
る。
(+シード)層112及びシード層111が形成された
上層配線溝109を埋め込むように全面に,メッキ法に
よりメッキ−Cu膜113を堆積する。このとき,シー
ド層111は,メッキ−Cu膜113と一体化される。
さらに,図2(c)に示すように,CMP法により,第
2層間絶縁膜107が露出するまでメッキ−Cu膜11
3を研磨し,上層配線溝109中にのみメッキ−Cu膜
113を残留させてCu上層配線114を形成する。
施例によれば,従来のシングルダマシン法によっても,
上層配線溝の側壁にのみバリア層を形成すると共に,C
u上層配線とWプラグとの間にはバリア層を介在させず
にシード層を介してCu上層配線を形成することができ
る。結果として,Cu上層配線のCuが上層配線溝から
第2層間絶縁膜中に拡散することを防止できると共に,
Cu上層配線とWプラグとの間に高抵抗のバリア層が存
在せずシード層が存在するので,配線の低抵抗化を確実
に図ることができる。ひいては,デバイスの高速度化及
び高信頼性化を得ることができる。
装置の製造方法の工程を示す断面図である。
かかる半導体装置及び半導体装置の製造方法は,第1実
施例と同様,上層配線溝の側壁にのみバリア(+シー
ド)層を形成してCuが層間絶縁膜に拡散するのを防止
すると共に,上層配線と導電プラグとの間には高抵抗の
バリア層を介在させずにシード層が形成された低抵抗配
線の構造を提供するものである。なお,本実施例は,ヴ
ィアホール(あるいはスルーホール)内のWプラグの形
成をエッチバックによらず,メタルCMP法により形成
した例を示すものである。
子が形成された半導体基板(図示せず)上に形成した所
定の下層配線202を含む絶縁膜201の全表面に,第
1層間絶縁膜203を堆積し,レジストを塗布してレジ
スト膜(図示せず)を形成した後,目標領域内の第1層
間絶縁膜203を,フォトリソグラフィとエッチング処
理を施して,所望のヴィアホール(あるいはスルーホー
ル)を形成する。
ール)内部を含む全表面にCVD−W堆積用の密着層2
04を形成した後,ヴィアホール(あるいはスルーホー
ル)を埋め込むようにしてブランケットCVD−W層を
順次堆積する。その後,メタルCMP法により,密着層
204が露出するまでCVD−W層を研磨して除去し,
ヴィアホール(あるいはスルーホール)内部のみにCV
D−W層を残留させてWプラグ205を形成する。ここ
で,Wプラグ205は,第1層間絶縁膜203を介して
配される他の下層配線202及び上層配線との電気的接
続を実現するためのものである。次いで,Wプラグ20
5上の目標領域にレジストをレジスト膜206を堆積
し,通常のRIEの異方性エッチングにより,Wプラグ
205上の目標領域以外の密着層204をエッチオフす
る。
ホール(あるいはスルーホール)内のWプラグ205を
新しいメタルCMP法により形成しても実施することが
できる。
間絶縁膜207,例えばTiN,TaNなどの下層バリ
ア膜208を順次堆積した後,レジストを全面に塗布し
てレジスト膜(図示せず)を形成する。その後,フォト
リソグラフィとエッチング処理を施して,Wプラグ20
5上の目標領域の第2層間絶縁膜207,下層バリア膜
208を除去し,上層配線溝209を形成する。本実施
例においては,上層配線溝209はヴィアホール(ある
いはスルーホール)よりも広く形成しているが,上層配
線溝209の側壁209aの位置は,密着層204の上
にあっても良い。
TiN,TaNなどの上層バリア膜210を,上層配線
溝209内部を含む全表面に堆積する。この上層バリア
膜209は,上層配線溝209から第2層間絶縁膜20
7中にCuが拡散するのを防止するために形成される。
続いて,図4(a)に示すように,通常のRIEによる
エッチバックにより,上層配線溝209において,その
側壁209aのみにCu拡散防止用の上層バリア膜21
0を残留させるように,上層バリア膜210を除去し
て,Wプラグ205の表面を露出させる。次いで,その
上に,メッキ−Cu用電極となるCuシード層211を
堆積する。したがって,Cu上層配線を堆積するための
下地として,上層配線溝側壁209aにはバリア(+シ
ード)層212が形成され,上層配線溝底面209bで
あるWプラグ205表面には,シード層211が形成さ
れる。
(+シード)層212及びシード層211が形成された
上層配線溝209を埋め込むように全面に,メッキ法に
よりメッキ−Cu膜213を堆積する。このとき,シー
ド層211は,メッキ−Cu膜213と一体化される。
さらに,図4(c)に示すように,CMP法により,第
2層間絶縁膜207が露出するまでメッキ−Cu膜21
3を研磨し,上層配線溝209中にのみメッキ−Cu膜
213を残留させてCu上層配線214を形成する。
施例によれば,新しいメタルCMP法を用いたシングル
ダマシン法によっても,上層配線溝の側壁にのみバリア
層を形成し,Cu上層配線とWプラグとの間にはバリア
層を介在させずにシード層を介してCu上層配線を形成
することができる。結果として,Cu上層配線のCuが
上層配線溝から第2層間絶縁膜中に拡散することを防止
することができると共に,上層配線と導電プラグとの間
に高抵抗のバリア層が存在せずにシード層が存在するの
で,配線全体の低抵抗化を確実に図ることができる。ひ
いては,デバイスの高速度化及び高信頼性化を得ること
ができる。
施例に比して,配線全体の抵抗を更に低く,かつ,形成
プロセスのマージンを広げることができる実施例とし
て,第3実施例〜第6実施例を説明する。第3実施例〜
第6実施例においては,メッキ−Cuプラグの酸化を防
止する膜として,メッキ−Cuプラグ表面に酸化防止膜
を形成している。また,第3実施例〜第6実施例は,導
電プラグとしてメッキ−Cuプラグを形成するため,ヴ
ィアホール(あるいはスルーホール)から層間絶縁膜中
にCuが拡散するのを防止するためヴィアホール(ある
いはスルーホール)側壁にのみバリア層を形成する。
装置の製造方法の工程を示す断面図である。本実施例に
おいては,Cu配線をメッキ法(Electrical
Plating:EP)で形成し,酸化防止膜として
SiN膜を採用した例を示したものである。
子が形成された半導体基板(図示せず)上に形成した所
定の下層配線302を含む絶縁膜301の全表面に,第
1層間絶縁膜303を堆積し,レジストを塗布してレジ
スト膜(図示せず)を形成した後,目標領域内の第1層
間絶縁膜303を,フォトリソグラフィとエッチング処
理を施して,所望のヴィアホール(あるいはスルーホー
ル)を形成する。
ール)内部を含む全表面にCu拡散防止用のバリア層を
堆積した後,RIEによるエッチバックにより,ヴィア
ホール(あるいは,スルーホール)内において,その側
壁にのみバリア層が残留するようにバリア層を除去して
下層配線層302の表面を露出させる。次いで,メッキ
−Cu堆積用電極となるCuシード層を堆積する。した
がって,メッキ−Cuプラグ堆積用の下地として,ヴィ
アホール(あるいはスルーホール)側壁にバリア(+シ
ード)層304が形成され,ヴィアホール(あるいはス
ルーホール)底面である下層配線302表面にはシード
層305が形成される。
ール)を埋め込むようにして,メッキ法によりメッキ−
Cu膜を堆積する。このとき,シード層305は,メッ
キ−Cu膜と一体化される。その後,メタルCMP法に
より,バリア(+シード)層304が露出するまでメッ
キ−Cu膜を研磨して除去し,ヴィアホール(あるいは
スルーホール)内部のみにメッキ−Cu膜を残留させ
て,メッキ−Cuプラグ306を形成する。ここで,メ
ッキ−Cuプラグ306は,層間絶縁膜を介して配され
る他の下層配線302及び上層配線との電気的接続を実
現するためのものである。
はスルーホール)の側壁にのみバリア層を形成すると共
に,下層配線とメッキ−Cuプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Cuプラグを
形成することができる。結果として,メッキ−Cuプラ
グのCuがヴィアホール(あるいはスルーホール)から
第1層間絶縁膜中に拡散することを防止することができ
ると共に,下層配線とメッキ−Cuプラグとの間に高抵
抗のバリア層が存在せず,シード層が存在するので,配
線の低抵抗化を確実に図ることができる。
を防止するSiNの酸化防止膜307を堆積する。次い
で,導電プラグ上の目標領域にレジスト308を堆積
し,従来のRIEによりプラグ領域以外のSiN酸化防
止膜307とバリア(+シード)層304を除去する。
ホール(あるいはスルーホール)内にメッキ−Cuプラ
グ306を形成する場合にも実施することができる。
間絶縁膜309,例えばTiN,TaNなどの下層バリ
ア膜310を順次堆積した後,レジストを全面に塗布し
てレジスト膜(図示せず)を形成する。その後,フォト
リソグラフィとエッチング処理を施して,メッキ−Cu
プラグの目標領域の下層バリア膜310,第2層間絶縁
膜309及びSiN酸化防止膜307をメッキ−Cuプ
ラグ306が露出するまで,エッチオフして,メッキ−
Cuプラグ306上にCu上層配線溝311を形成す
る。
TiN,TaNなどの上層バリア膜312を,上層配線
溝311内部を含む全表面に堆積する。この上層バリア
膜312は,上層配線溝311から第2層間絶縁膜30
9中にCuが拡散するのを防止するために形成される。
続いて,図6(a)に示すように,通常のRIEによる
エッチバックにより,上層配線溝内において,その側壁
311aのみにCu拡散防止用の上層バリア膜312を
残留させるように,上層バリア膜312を除去して,メ
ッキ−Cuプラグ306の表面を露出させる。次いで,
その上に,メッキ−Cu用電極となるCuシード層31
3を堆積する。したがって,Cu上層配線を堆積するた
めの下地として,上層配線溝側壁311aにはバリア
(+シード)層314が形成され,上層配線溝底面31
1bであるメッキ−Cuプラグ306表面には,シード
層313が形成される。
(+シード)層314及びシード層313が形成された
上層配線溝311を埋め込むように全面に,メッキ法に
よりメッキ−Cu膜315を堆積する。このとき,シー
ド層311は,メッキ−Cu膜315と一体化される。
さらに,図6(c)に示すように,CMP法により,第
2層間絶縁膜309が露出するまでメッキ−Cu膜31
5を研磨し,上層配線溝311中にのみメッキ−Cu膜
315を残留させてCu上層配線316を形成する。
施例によれば,埋め込み特性の良いメッキ−Cuを導電
プラグに使用することにより,導電プラグの低抵抗化が
得られる。また,シングルダマシン法によっても,貫通
溝及び上層配線溝の側壁にのみバリア層を形成し,下層
配線とメッキ−Cuプラグ間及びメッキ−Cuプラグと
Cu上層配線間にはバリア層を介在させずにシード層を
介してメッキ−Cuプラグ及びCu上層配線を形成する
ことができる。結果として,メッキ−Cuプラグ及びC
u上層配線のCuが,それそれ貫通溝あるいは上層配線
溝から層間絶縁膜中に拡散することを防止できると共
に,下層配線と導電プラグ間及び上層配線と導電プラグ
間には高抵抗のバリア層が存在せずにシード層が存在す
るので,配線全体の低抵抗化を図ることができる。ひい
ては,デバイスの高速度化と高信頼性化が得ることがで
きる。
装置の製造方法の工程を示す断面図である。本実施例に
おいては,本発明の形成マージンを広げるため,前記第
3実施例に用いられたSiN膜の代わりに,低抵抗かつ
堆積温度の低いTiN膜を採用している。
実施例と同様に,所定の素子が形成された半導体基板
(図示せず)上に形成した所定の下層配線402を含む
絶縁膜401の全表面に,第1層間絶縁膜403を堆積
し,レジストを塗布してレジスト膜(図示せず)を形成
した後,目標領域内の第1層間絶縁膜403を,フォト
リソグラフィとエッチング処理を施して,所望のヴィア
ホール(あるいはスルーホール)を形成する。
ール)内部を含む全表面にCu拡散防止用のバリア層を
堆積した後,RIEによるエッチバックによりヴィアホ
ール(あるいは,スルーホール)内において,その側壁
にのみバリア層が残留するようにバリア層を除去して下
層配線402の表面を露出させる。次いで,メッキ−C
u堆積用電極となるCuシード層を堆積する。したがっ
て,メッキ−Cuプラグ堆積用の下地として,ヴィアホ
ール(あるいはスルーホール)側壁にバリア(+シー
ド)層404が形成され,ヴィアホール(あるいはスル
ーホール)底面である下層配線402表面にはシード層
405が形成される。
ール)を埋め込むようにして,メッキ法によりメッキ−
Cu膜を堆積する。このとき,シード層405は,メッ
キ−Cu膜と一体化される。その後,メタルCMP法に
より,バリア(+シード)層404が露出するまでメッ
キ−Cu膜を研磨して除去し,ヴィアホール(あるいは
スルーホール)内部のみにメッキ−Cu膜を残留させ
て,メッキ−Cuプラグ406を形成する。ここで,メ
ッキ−Cuプラグ406は,層間絶縁膜を介して配され
る他の下層配線及び上層配線との電気的接続を実現する
ためのものである。
はスルーホール)の側壁にのみバリア層を形成すると共
に,下層配線とメッキ−Cuプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Cuプラグを
形成することができる。結果として,メッキ−Cuプラ
グのCuがヴィアホール(あるいはスルーホール)から
第1層間絶縁膜中に拡散することを防止することができ
ると共に,下層配線とメッキ−Cuプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので,配
線の低抵抗化を確実に図ることができる。
を防止するTiNの酸化防止膜407を堆積する。次い
で,導電プラグ上の目標領域にレジスト408を堆積
し,従来のRIEによりプラグ領域以外のTiN酸化防
止膜407とバリア(+シード)層404を除去する。
Cuバリア層にもなるTiN膜を採用している。SiN
膜よりも低抵抗のTiN膜を使用するので,後工程であ
るエッチングによるプラグ上の穴開け工程(上層配線溝
形成工程)でTiNが残留しても,配線と導電プラグ間
の抵抗が上昇しない。また,TiN膜は,SiN膜に比
べて堆積温度が低いため,半導体装置の製造プロセスの
低温化を図ることができる。
間絶縁膜409,例えばTiN,TaNなどの下層バリ
ア膜410を順次堆積した後,レジストを全面に塗布し
てレジスト膜(図示せず)を形成する。その後,フォト
リソグラフィとエッチング処理を施して,メッキ−Cu
プラグの目標領域の下層バリア膜410,第2層間絶縁
膜409及びTiN酸化防止膜407をメッキ−Cuプ
ラグ406が露出するまで,エッチオフして,メッキ−
Cuプラグ406上に上層配線溝411を形成する。
TiN,TaNなどの上層バリア膜412を,上層配線
溝411内部を含む全表面に堆積する。この上層バリア
膜412は,上層配線溝411から第2層間絶縁膜40
9中にCuが拡散するのを防止するために形成される。
続いて,図8(a)に示すように,通常のRIEによる
エッチバックにより,上層配線溝内において,その側壁
411aのみにCu拡散防止用の上層バリア膜412を
残留させるように,上層バリア膜412を除去して,メ
ッキ−Cuプラグ406の表面を露出させる。次いで,
その上に,メッキ−Cu用電極となるCuシード層41
3を堆積する。したがって,Cu上層配線を堆積するた
めの下地として,上層配線溝側壁411aにはバリア
(+シード)層414が形成され,上層配線溝底面41
1bであるメッキ−Cuプラグ406表面にはシード層
413が形成される。
(+シード)層414及びシード層413が形成された
上層配線溝411を埋め込むように全面に,メッキ法に
よりメッキ−Cu膜415を堆積する。このとき,シー
ド層413は,メッキ−Cu膜415と一体化される。
さらに,図8(c)に示すように,CMP法により,第
2層間絶縁膜409が露出するまでメッキ−Cu膜41
5を研磨し,上層配線溝411中にCu上層配線416
を形成する。
施例によれば,SiN膜よりも低抵抗のTiN膜を使用
するので,後工程であるエッチングによるプラグ上の穴
開け工程(上層配線溝形成工程)でTiNが残留して
も,配線と導電プラグ間の抵抗が上昇しない。また,T
iN膜は,SiN膜に比べて堆積温度が低いため,半導
体装置の製造プロセスの低温化を図ることができる。
体装置の製造方法の工程を示す断面図である。本実施例
においては,本発明の形成マージンを広げるため,前記
第4実施例に用いられたTiN膜の代わりに,更に低抵
抗かつTiN膜よりもバリア性に優れるWN膜を採用し
ている。
実施例及び第4実施例と同様に,所定の素子が形成され
た半導体基板(図示せず)上に形成した所定の下層配線
502を含む絶縁膜501の全表面に,第1層間絶縁膜
503を堆積し,レジストを塗布してレジスト膜(図示
せず)を形成した後,目標領域内の第1層間絶縁膜50
3を,フォトリソグラフィとエッチング処理を施して,
所望のヴィアホール(あるいはスルーホール)を形成す
る。
ール)内部を含む全表面にCu拡散防止用のバリア層を
堆積した後,RIEによるエッチバックにより,ヴィア
ホール(あるいは,スルーホール)内において,その側
壁にのみバリア層が残留するようにバリア層を除去して
下層配線502の表面を露出させる。次いで,メッキ−
Cu堆積用電極となるCuシード層を堆積する。したが
って,メッキ−Cuプラグ堆積用の下地として,ヴィア
ホール(あるいはスルーホール)側壁にバリア(+シー
ド)層504が形成され,ヴィアホール(あるいはスル
ーホール)底面である下層配線502表面には,シード
層505が形成される。
ール)を埋め込むようにして,メッキ法によりメッキ−
Cu膜を堆積する。このとき,シード層505は,メッ
キ−Cu膜と一体化される。その後,メタルCMP法に
より,バリア(+シード)層504が露出するまでメッ
キ−Cu膜を研磨して除去し,ヴィアホール(あるいは
スルーホール)内部のみにメッキ−Cu膜を残留させ
て,メッキ−Cuプラグ506を形成する。ここで,メ
ッキ−Cuプラグ506は,層間絶縁膜を介して配され
る他の下層配線502及び上層配線との電気的接続を実
現するためのものである。
はスルーホール)の側壁にのみバリア層を形成すると共
に,下層配線とメッキ−Cuプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Cuプラグを
形成することができる。結果として,メッキ−Cuプラ
グのCuがヴィアホール(あるいはスルーホール)から
第1層間絶縁膜中に拡散することを防止することができ
ると共に,下層配線とメッキ−Cuプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので,配
線の低抵抗化を確実に図ることができる。
を防止する,WNの酸化防止膜507を堆積する。次い
で,導電プラグ上の目標領域にレジスト508を堆積
し,従来のRIEによりプラグ領域以外のWN酸化防止
膜507とバリア(+シード)層504を除去する。
Cuバリア層にもなるWN膜を採用している。SiN膜
よりも低抵抗で,かつ,TiN膜よりもバリア性に優れ
るWN膜を使用するので,後工程であるエッチングによ
るプラグ上の穴開け工程(上層配線溝形成工程)でWN
が残留しても,配線と導電プラグ間の抵抗が上昇しない
ばかりでなく,Cuの拡散をより確実に防止できる。ま
た,WN膜は,SiN膜に比べて堆積温度が低いため,
半導体装置の製造プロセスの低温化を図ることもでき
る。
間絶縁膜509,例えばTiN,TaNなどの下層バリ
ア膜510を順次堆積した後,レジストを全面に塗布し
てレジスト膜(図示せず)を形成する。その後,フォト
リソグラフィとエッチング処理を施して,メッキ−Cu
プラグの目標領域の下層バリア膜510,第2層間絶縁
膜509及びWN酸化防止膜507をメッキ−Cuプラ
グ506が露出するまで,エッチオフして,メッキ−C
uプラグ506上にCu上層配線溝511を形成する。
TiN,TaNなどの上層バリア膜512を,上層配線
溝511内部を含む全表面に堆積する。この上層バリア
膜512は,上層配線溝511から第2層間絶縁膜50
9中にCuが拡散するのを防止するために形成される。
続いて,図10(a)に示すように,通常のRIEによ
るエッチバックにより,上層配線溝内において,その側
壁511aのみにCu拡散防止用の上層バリア膜512
を残留させるように,上層バリア膜512を除去して,
メッキ−Cuプラグ506の表面を露出させる。次い
で,その上に,メッキ−Cu用電極となるCuシード層
513を堆積する。したがって,Cu上層配線を堆積す
るための下地として,上層配線溝側壁511aにはバリ
ア(+シード)層514が形成され,上層配線溝底面5
11bであるメッキ−Cuプラグ506表面にはシード
層513が形成される。
ア(+シード)層514及びシード層513が形成され
た上層配線溝511を埋め込むように全面に,メッキ法
によりメッキ−Cu膜515を堆積する。このとき,シ
ード層513は,メッキ−Cu膜515と一体化され
る。さらに,図10(c)に示すように,CMP法によ
り,第2層間絶縁膜508が露出するまでメッキ−Cu
膜515を研磨し,上層配線溝511中にCu上層配線
516を形成する。
実施例によれば,SiN膜よりも低抵抗で,かつ,Ti
N膜よりもバリア性に優れるWN膜を使用するので,後
工程であるエッチングによるプラグ上の穴開け工程(上
層配線溝形成工程)でWNが残留しても,配線と導電プ
ラグ間の抵抗が上昇しないばかりでなく,Cuの拡散を
より確実に防止できる。また,WN膜は,SiN膜に比
べて堆積温度が低いため,半導体装置の製造プロセスの
低温化を図ることもできる。
導体装置の製造方法の工程を示す断面図である。本実施
例においては,本発明の形成マージンを広げるため,前
記第5実施例に用いられたWN膜の代わりに,TiNや
WN膜よりも薄膜性及びバリア性に優れるTaN膜を採
用している。
施例と同様に,所定の素子が形成された半導体基板(図
示せず)上に形成した所定の下層配線602を含む絶縁
膜601の全表面に,第1層間絶縁膜603を堆積し,
レジストを塗布してレジスト膜(図示せず)を形成した
後,目標領域内の第1層間絶縁膜603を,フォトリソ
グラフィとエッチング処理を施して,所望のヴィアホー
ル(あるいはスルーホール)(図示せず)を形成する。
ール)内部を含む全表面にCu拡散防止用のバリア層を
堆積した後,RIEによるエッチバックによりヴィアホ
ール(あるいは,スルーホール)内において,その側壁
にのみバリア層が残留するようにバリア層を除去して下
層配線602の表面を露出させる。次いで,メッキ−C
u堆積用電極となるCuシード層を堆積する。したがっ
て,メッキ−Cuプラグ堆積用の下地として,ヴィアホ
ール(あるいはスルーホール)側壁にバリア(+シー
ド)層604が形成され,ヴィアホール(あるいはスル
ーホール)底面である下層配線602表面には,シード
層605が形成される。
ール)を埋め込むようにして,メッキ法によりメッキ−
Cu膜を堆積する。このとき,シード層605は,メッ
キ−Cu膜と一体化される。その後,メタルCMP法に
より,バリア(+シード)層604が露出するまでメッ
キ−Cu膜を研磨して除去し,ヴィアホール(あるいは
スルーホール)内部のみにメッキ−Cu膜を残留させ
て,メッキ−Cuプラグ606を形成する。ここで,メ
ッキ−Cuプラグ606は,層間絶縁膜を介して配され
る他の下層配線602及び上層配線との電気的接続を実
現するためのものである。
はスルーホール)の側壁にのみバリア層を形成すると共
に,下層配線とメッキ−Cuプラグとの間にはバリア層
を介在させずにシード層を介してメッキ−Cuプラグを
形成することができる。結果として,メッキ−Cuプラ
グのCuがヴィアホール(あるいはスルーホール)から
第1層間絶縁膜中に拡散することを防止することができ
ると共に,下層配線とメッキ−Cuプラグとの間に高抵
抗のバリア層が存在せずにシード層が存在するので,配
線の低抵抗化を確実に図ることができる。
を防止する,TaNの酸化防止膜607を堆積する。次
いで,導電プラグ上の目標領域にレジスト608を堆積
し,従来のRIEによりプラグ領域以外のTaN酸化防
止膜607とバリア(+シード)層604を除去する。
バリア層の薄膜性で優れるTaN膜を採用している。T
iNやWN膜よりも薄膜性及びバリア性に優れるTaN
膜を使用するので,今後さらに微細化する配線におい
て,バリア層の薄膜化及びバリア効果を高めることがで
きる。このことにより,今後の微細化配線において,バ
リア層膜厚の配線特性への影響を回避することができ,
Cu配線の低抵抗化を維持することができる。また,T
aN膜は,Si系の膜よりも低抵抗であるので,プロセ
ス及びデバイスの信頼性が高くなる。
層間絶縁膜609,例えばTiN,TaNなどの下層バ
リア膜610を順次堆積した後,レジストを全面に塗布
してレジスト膜(図示せず)を形成する。その後,フォ
トリソグラフィとエッチング処理を施して,メッキ−C
uプラグの目標領域の下層バリア膜610,層間絶縁膜
609及びTaN酸化防止膜607をメッキ−Cuプラ
グ606が露出するまで,エッチオフして,メッキ−C
uプラグ606上にCu上層配線溝611を形成する。
ばTiN,TaNなどの上層バリア膜612を,上層配
線溝611内部を含む全表面に堆積する。この上層バリ
ア膜612は,上層配線溝611から第2層間絶縁膜6
09中にCuが拡散するのを防止するために形成され
る。続いて,図12(a)に示すように,通常のRIE
によるエッチバックにより,上層配線溝内において,そ
の側壁611aのみにCu拡散防止用の上層バリア膜6
12を残留させるように,上層バリア膜612を除去し
て,メッキ−Cuプラグ606の表面を露出させる。次
いで,その上に,メッキ−Cu用電極となるCuシード
層613を堆積する。したがって,Cu上層配線を堆積
するための下地として,上層配線溝側壁611aにはバ
リア(+シード)層614が形成され,上層配線溝底面
611bであるメッキ−Cuプラグ606表面には,シ
ード層613が形成される。
ア(+シード)層614及びシード層613が形成され
た上層配線溝611を埋め込むように全面に,メッキ法
によりメッキ−Cu膜615を堆積する。このとき,シ
ード層613は,メッキ−Cu615と一体化される。
さらに,図12(c)に示すように,CMP法により,
第2層間絶縁膜608が露出するまでメッキ−Cu膜6
15を研磨し,上層配線溝611中にCu上層配線61
6を形成する。
実施例によれば,TiNやWN膜よりも薄膜性及びバリ
ア性に優れるTaN膜を使用するので,今後さらに微細
化する配線において,バリア層の薄膜化及びバリア効果
を高めることができる。このことにより,今後の微細化
配線において,バリア層膜厚の配線特性への影響を回避
することができ,Cu配線の低抵抗化を維持することが
できる。また,TaN膜は,Si系の膜よりも低抵抗で
あるので,プロセス及びデバイスの信頼性が高くなる。
施例においては,シングルダマシン法によるCu配線技
術において,Cuの拡散を防ぐために上層配線溝に形成
される高抵抗バリア層が,上層配線と導電プラグ間に形
成されずにCu上層配線を形成することができる。した
がって,クォータミクロン以下の配線寸法である高アス
ペクト比配線を,デュアルダマシン法を用いずに形成す
ることができる。したがって,Cuなどの低抵抗配線材
料を使用して配線の低抵抗化の維持を図ると共に,高パ
フォーマンス及び高信頼性デバイスの形成が可能にな
る。
いて説明したが,本発明はかかる構成に限定されない。
当業者であれば,特許請求の範囲に記載された技術思想
の範囲内において,各種の修正例及び変更例を想定し得
るものであり,それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
として,メッキ−Cuを適用した半導体装置の製造方法
及び半導体装置を例に挙げたが,本発明はかかる例に限
定されない。本発明は,他の方法により形成したCu配
線材,例えばCVD−Cuなどの配線材を適用した半導
体装置の製造方法及び半導体装置に対しても適用するこ
とができる。
して,Cuを適用した半導体装置の製造方法及び半導体
装置を例に挙げたが,本発明はかかる例に限定されな
い。本発明は,他の様々な配線材,Alなど他の配線材
を適用した半導体装置の製造方法及び半導体装置に対し
ても適用することができる。
電プラグとしてWプラグあるいはメッキ−Cuを適用し
た半導体装置の製造方法及び半導体装置を例に挙げた
が,本発明はかかる例に限定されない。本発明は,他の
様々な導電プラグ,例えばポリシリコンからなる導電プ
ラグ等を適用した半導体装置の製造方法及び半導体装置
に対しても適用することができる。
の半導体装置の製造方法及び半導体装置を例に挙げた
が,本発明はかかる例に限定されない。本発明は,それ
以上の多層構造の半導体装置の製造方法及び半導体装置
に対しても適用することができる。
上層配線溝の側壁にのみバリア層を形成し,上層配線と
導電プラグとの間にはバリア層を介在させず,シード層
を介して上層配線を形成することができる。結果とし
て,上層配線材が上層配線溝から第2層間絶縁膜中に拡
散することを防止することができると共に,上層配線と
導電プラグとの間に高抵抗のバリア層が存在せず,シー
ド層が存在するので,配線の低抵抗化を確実に図ること
ができる。ひいては,デバイスの高速度化及び高信頼性
化を得ることができる。
良いCuプラグを使用することにより導電プラグの低抵
抗化が得られると共に,シングルダマシン法によって
も,ヴィアホール(あるいはスルーホール)の側壁にの
みバリア層を形成し,下層配線とメッキ−Cuプラグと
の間にはバリア層を介在させずにシード層を介してメッ
キ−Cuプラグを形成することができる。
ことにより,メッキ−Cuプラグの酸化を防止すること
ができる。また,TiN(窒化チタン)からなる構成を
採用することが好適である。かかる構成によれば,Si
N膜よりも低抵抗のTiN膜を使用するので,後工程で
あるエッチングによるプラグ上の穴開け工程(上層配線
溝形成工程)でTiNが残留しても,配線と導電プラグ
間の抵抗が上昇しない。また,TiN膜は,SiN膜に
比べて堆積温度が低いため,半導体装置の製造プロセス
の低温化を図ることができる。
低抵抗で,かつ,TiN膜よりもバリア性に優れるWN
膜を使用すれば,後工程であるエッチングによるプラグ
上の穴開け工程(上層配線溝形成工程)でWNが残留し
ても,配線と導電プラグ間の抵抗が上昇しないばかりで
なく,Cuの拡散をより確実に防止できる。また,WN
膜は,SiN膜に比べて堆積温度が低いため,半導体装
置の製造プロセスの低温化を図ることもできる。
よりも薄膜性及びバリア性に優れるTaN膜を使用すれ
ば,今後さらに微細化される配線において,バリア層の
薄膜化及びバリア効果を高めることができる。このこと
により,今後の微細化配線において,バリア層膜厚の配
線特性への影響を回避することができ,Cu配線の低抵
抗化を維持することができる。また,TaN膜は,Si
系の膜よりも低抵抗であるので,プロセス及びデバイス
の信頼性が高くなる。
施例においては,シングルダマシン法によるCu配線技
術において,Cuの拡散を防ぐために上層配線溝に形成
される高抵抗バリア層が,上層配線と導電プラグ間に形
成されずにシード層を介してCu上層配線を形成するこ
とができる。したがって,クォータミクロン以下の配線
寸法である高アスペクト比配線を,デュアルダマシン法
を用いずに形成することができる。したがって,Cuな
どの低抵抗配線材料を使用して配線の低抵抗化の維持を
図ると共に,高パフォーマンス及び高信頼性デバイスの
形成が可能になる。
装置の製造方法について工程を示す断面図である。
装置の製造方法について図1に続く工程を示す断面図で
ある。
装置の製造方法について工程を示す断面図である。
装置の製造方法について図3に続く工程を示す断面図で
ある。
装置の製造方法について工程を示す断面図である。
装置の製造方法について図5に続く工程を示す断面図で
ある。
装置の製造方法について工程を示す断面図である。
装置の製造方法について図7に続く工程を示す断面図で
ある。
装置の製造方法について工程を示す断面図である。
体装置の製造方法について図9に続く工程を示す断面図
である。
体装置の製造方法について工程を示す断面図である。
体装置の製造方法について図11に続く工程を示す断面
図である。
示す断面図である。
に続く工程を示す断面図である。
Claims (9)
- 【請求項1】 半導体装置であって:絶縁膜内に形成さ
れた下層配線の表面と前記絶縁膜の表面とが露出する表
面が形成される下地層と,前記下地層の表面に形成され
ており前記下層配線の表面を内部に露出させる貫通孔が
形成される第1層間絶縁膜と,前記貫通孔内に形成され
ており前記貫通孔内部において前記下層配線と接続され
る導電プラグと,前記導電プラグの表面に形成されてお
り前記導電プラグの表面を内部に露出される上層配線溝
が形成される第2層間絶縁膜と,前記上層配線溝の側壁
に形成される第1バリア層と,前記上層配線溝内の前記
導電プラグ上に形成されるシード層と,前記上層配線溝
内部において前記シード層を介して前記導電プラグと接
続される上層配線と,からなることを特徴とする半導体
装置。 - 【請求項2】 前記貫通孔側壁に形成される第2バリア
層を有し,前記導電プラグは,前記下層配線と前記第2
バリア層を介さずに接続されることを特徴とする請求項
1に記載の半導体装置。 - 【請求項3】 第1層間絶縁膜に形成した貫通孔に導電
性材料を埋め込んで,下層配線と接続する導電プラグを
形成する第1工程と,前記導電プラグ上に形成した第2
層間絶縁膜に,前記導電プラグ表面の目標領域を内部で
露出させる上層配線溝を形成する第2工程と,前記上層
配線溝内部を含む前記第2層間絶縁膜の表面全体に第1
バリア層を形成する第3工程と,前記上層配線溝内部に
配線材料を埋め込んで,上層配線を形成する第4工程と
を含む,半導体装置の製造方法であって: 前記第4工程の前に,前記上層配線溝内において,その
側壁にのみ前記第1バリア層を残留させるように前記第
1バリア層のみを選択的に除去して,前記導電プラグの
表面を露出させる第5工程と,前記第5の工程の後,かつ前記第4の工程の前に,前記
露出した前記導電プラグの表面にシード層を形成する第
6工程と, 前記シード層を用いて前記上層配線溝内に上層配線を埋
め込む第7工程と, を含む,ことを特徴とする半導体装置の製造方法。 - 【請求項4】 前記第1工程の前に,前記貫通孔内部を
含む前記第1層間絶縁膜の表面全体に第2バリア層を形
成する第8工程と,前記第8工程の後前記第1工程の前
に,前記下層配線の表面に形成された前記第2バリア層
のみを選択的に除去する第9工程と, をさらに含むことを特徴とする請求項3に記載の半導体
装置の製造方法。 - 【請求項5】 前記第2工程の前に,前記導電プラグの
表面を含む前記第1層間絶縁膜表面全体に酸化防止膜を
形成する第10工程と,前記第10工程の後前記第2工
程の前に,前記導電プラグの表面の目標領域以外の前記
酸化防止膜を選択的に除去する第11工程と,をさらに
含む,ことを特徴とする請求項3または4に記載の半導
体装置の製造方法。 - 【請求項6】前記酸化防止膜は,SiN(窒化シリコ
ン)からなることを特徴とする請求項5に記載の半導体
装置の製造方法。 - 【請求項7】前記酸化防止膜は,TiN(窒化チタン)
からなることを特徴とする請求項5に記載の半導体装置
の製造方法。 - 【請求項8】前記酸化防止膜は,WN(窒化タングステ
ン)からなることを特徴とする請求項5に記載の半導体
装置の製造方法。 - 【請求項9】前記酸化防止膜は,TaN(窒化タンタ
ル)からなることを特徴とする請求項5に記載の半導体
装置の製造方法。
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