JP4306916B2 - ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 - Google Patents
ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 Download PDFInfo
- Publication number
- JP4306916B2 JP4306916B2 JP2000061024A JP2000061024A JP4306916B2 JP 4306916 B2 JP4306916 B2 JP 4306916B2 JP 2000061024 A JP2000061024 A JP 2000061024A JP 2000061024 A JP2000061024 A JP 2000061024A JP 4306916 B2 JP4306916 B2 JP 4306916B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer level
- level burn
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
- G01R31/318511—Wafer Test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
この発明は、ウェハレベルバーンインを制御し実行するウェハレベルバーンイン回路が正しく機能しているかをチェックするウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法に関するものである。
【0002】
【従来の技術】
従来から、DRAMやSRAM等の各種メモリや各種ロジック回路を備えた半導体集積回路装置を工場から出荷する前に、様々なストレスを加えてチェックし、欠陥を含んだ半導体集積回路装置を取り除くために、ウェハレベルバーンインが行われている。
【0003】
従来のウェハレベルバーンインに関するものとして、例えば、特開平9−17198号で開示されたものがある。このウェハレベルバーンインでは、ワード線を一括して同時に駆動させ、外部テスタ等が、メモリコア内の各メモリセルから読み出したデータを、予め準備した期待値と比較し、半導体集積回路装置が正しく動作しているかを調べる。これにより、欠陥を有する不良の半導体集積回路装置を出荷以前に除去することができる。
【0004】
【発明が解決しようとする課題】
従来の半導体集積回路装置は、以上のように構成されていたので、通常のバーンインにおけるバイアス加速試験より、高い動作電圧、あるいは、低い動作電圧を半導体集積回路装置に与え、さらに、半導体集積回路装置を加熱、また冷却する等の各種ストレスをかけて動作試験を行っているが、ウェハレベルバーンインの実行および制御を行うウェハレベルバーンイン回路の機能が正しく動作しているかを確認することができず、ウェハレベルバーンインの信頼性に問題があるといった課題があった。
【0005】
この発明は上記の課題を解決するためになされたもので、ウェハレベルバーンイン回路が正しく機能しているかを検証可能なウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法を得ることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、複数のメモリセルからなるメモリコアと、ウェハレベルバーンインに使用される各種制御信号、アドレス信号、テストデータ等の入出力を制御し、前記ウェハレベルバーンインの実行を制御するアクセス制御回路とを有するウェハレベルバーンイン回路に加え、前記ウェハレベルバーンインの実行条件を設定するためのテストモードレジスタを備えている。そして、前記テストモードレジスタ内にテストモードを設定すると、前記半導体集積回路装置は、外部との間で、前記アドレス信号、前記テストデータ、および所定の電圧等を直接に入出力可能なダイレクトメモリアクセス可能な状態に設定され、前記ウェハレベルバーンインの実行に必要な所定の電圧が、前記半導体集積回路装置へフォースされる。次に、前記アクセス制御回路をウェハレベルバーンインモードに設定すると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号やテストデータ等を前記メモリコアへ供給し、前記ウェハレベルバーンインを実行する。そして、前記アクセス制御回路が、前記ウェハレベルバーンインモードから解除されると、前記半導体集積回路装置は前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内のテストデータを読み出し外部へ出力することを特徴とするものである。
【0007】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、ウェハレベルバーンインの実行後、アクセス制御回路がウェハレベルバーンインモードから解除されると、メモリコア内のテストデータを読み出し、予め設定された期待値と比較し、比較結果を出力する期待値比較回路をさらに備え、半導体集積回路装置は、前記期待値比較回路で得られた比較結果を、外部へ出力することを特徴とするものである。
【0008】
この発明に係るウェハレベルバーンイン回路を備えた半導体集積回路は、テストモードレジスタ内に設定されたウェハレベルバーンインの実行条件に従って、アクセス制御回路は、メモリコア内の全ワード線を同時に選択するアドレス信号をメモリコアへ出力し、また、偶数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、また、奇数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、ウェハレベルバーンインを実行することを特徴とするものである。
【0009】
この発明に係るウェハレベルバーンイン回路の機能判定方法は、ウェハレベルバーンインの実行条件が設定されるテストモードレジスタをテストモードに設定し、ウェハレベルバーンイン回路を備えた半導体集積回路装置を、外部との間で、各種制御信号、アドレス信号、テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態にし、前記ウェハレベルバーンインの実行に必要な所定の電圧を、前記半導体集積回路装置へフォースし、前記ウェハレベルバーンイン回路内のアクセス制御回路がウェハレベルバーンインモードに設定されると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号や前記テストデータ等をメモリコアへ供給し、前記ウェハレベルバーンインを実行し、前記アクセス制御回路を前記ウェハレベルバーンインモードから解除し、前記半導体集積回路装置を前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内の前記テストデータを読み出し、読み出した前記テストデータを外部へ出力し期待値と比較することを特徴とするものである。
【0010】
この発明に係るウェハレベルバーンイン回路の機能判定方法は、ウェハレベルバーンインの実行後、アクセス制御回路をウェハレベルバーンインモードから解除し、メモリコア内のテストデータを読み出した後、読み出した前記テストデータを期待値と比較し、比較した結果を、ウェハレベルバーンイン回路の機能判定結果として外部へ出力することを特徴とするものである。
【0011】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1は、この発明の実施の形態1によるウェハレベルバーンイン回路を備えた半導体集積回路装置を示すブロック図である、図において、1はDRAMやSRAM等の半導体集積回路装置であり、DRAMやSRAMと各種ロジック回路とが混在された構成でもよい。しかし、説明の簡略のため、図1ではロジック回路等を省略している。
【0012】
2は複数のメモリセルが配置されたメモリコア、3はウェハレベルバーンインを実行、制御するアクセス制御回路、4はメモリコア2およびアクセス制御回路3からなるウェハレベルバーンイン回路、5はテストモードレジスタ、6はアクセス制御回路3をウェハレベルバーンイン(WLBI)モードに設定するための制御信号WBIを入力するためのピンである。
【0013】
7は半導体集積回路装置1にアドレス信号A<0:11>を入力するためのピンであり、値A<4>および値A<5>は、テストモードレジスタ5内に格納される。例えば、アドレス信号A<0:11>内の値A<4>がHレベルの場合、メモリコア2の偶数番目のワード線を選択し、値A<5>がHレベルの場合、奇数番目のワード線を選択する。8は半導体集積回路装置1に設けられているテストモードパッド(図示せず)を経由して、各種制御信号や各電圧を、半導体集積回路装置1内へダイレクトに入出力可能なダイレクトメモリアクセス(DMA)モードに設定するための制御信号/MTESTを入力するピンである。
【0014】
9はテストモードレジスタ5をテストモードに設定し、所定の電圧をフォース可能な電圧フォースモードに半導体集積回路装置1を設定するためのテストモード設定信号を入力するピンである。例えば、Hレベルのテストモード設定信号を入力すると、テストモードレジスタ5はテストモードに設定され、半導体集積回路装置1は電圧フォースモードになる。10はメモリコア2のデータをインタフェース(I/F)を介して、外部テスタ等の外部装置へ読み出す出力ピン、11はメモリコア2内に設けられているセンスアンプ(図示せず)が動作する外部電圧Ext.VccSを入力するピンである。
【0015】
12はアクセス制御回路3が動作する外部電圧Ext.VccPを入力するピン、13はセンスアンプ(図示せず)が動作する内部電圧int.VccSを入力するピンであり、外部電圧Ext.VccSと同じ電圧レベルである。
【0016】
14はメモリコア2内のワード線へ供給するワード線電圧VPPを入力するピン、15は半導体集積回路装置1の基板電位VBBを入力するピン、16はメモリコア2内のビット線へ供給するビット線電圧VBLを入力するピン、17はセルプレート電圧VCPを入力するピンである。
【0017】
次に、動作について説明する。
図2は、実施の形態1の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。図3はテストモードレジスタ5内に設定される制御信号/MTEST、制御信号WBI、アドレス信号A<0:11>内の値A<4>および値A<5>の設定状態を示す説明図である。
【0018】
先ず、ピン8を介してLレベルの制御信号/MTESTを入力する。これにより、半導体集積回路装置1はDMAモードに設定され、外部テスタ等から、テストモード用パッド(図示せず)および各ピン6,7,9〜12,14〜17を介して、各制御信号、アドレス信号、各電圧等を直接入力できる状態になる。また、制御信号/MTESTがHレベルで、かつ、ピン6を介してLレベルの制御信号WBIを入力している場合、半導体集積回路装置1は通常動作モードに設定される。
【0019】
そして、ピン9を介して、例えば、Hレベルのテストモード設定信号を入力する。これにより、テストモードレジスタ5はテストモードに設定され、半導体集積回路装置1は、各電圧値を昇電圧して供給、あるいは、各電圧値を降電圧して供給する電圧フォースモードに設定される(ステップST1)。尚、電源投入時は、半導体集積回路装置1は電圧フォースモードには設定されないので、内部電圧発生回路(図示せず)により発生された所定の電圧がメモリコア2等に供給される。
【0020】
次に、外部テスタ(図示せず)から、ピン7を介してアドレス信号を入力し、さらに、各ピン11,12,14〜17を介して半導体集積回路装置1内に所定の電圧をフォースした後、アクセス制御回路3をWLBIモードに設定するため、ピン6を介してHレベルの制御信号WBIを入力する。これにより、アクセス制御回路3はWLBIモードに設定され、ウェハレベルバーンインを実行する(ステップST2)。尚、WLBIモードに設定されると、内部電源発生回路(図示せず)の動作は停止される。また、制御信号/MTESTはHレベルなので、各ピン11,12,14〜17を介して所定の電圧がフォースされる状態が保持される。
【0021】
ウェハレベルバーンインの実行は、以下の手順で行われる。
図4は、メモリコア2内の全ワード線WL0,WL1,WL2,WL3,Wl4,WL5,WL6,WL7,...が同時に選択されている場合を示す回路図である。図5は、図4に示した全ワード線WL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7,...が同時に選択された場合の動作を示すタイミングチャートである。メモリコア2内の全ワード線WL0,WL1,WL2WL3,WL4,WL5,WL6,WL7,...を一括して同時に選択し、所定の電圧を印可してストレスをかける場合、ピン14〜17を介して、所定電位のワード線電圧VPP、基板電位VBB、ビット線電圧VBL、およびセルプレート電圧VCPを入力する。
【0022】
次に、ピン7を介して、値<4>および値A<5>をHレベルに設定したアドレス信号A<0:11>を入力する。これにより、図5のタイミングチャートに示すように、奇数番目のワード線を選択する選択信号WBIo、および、偶数番目のワード線を選択する選択信号WBIeが同時にHレベルに設定され(タイミングT51)、また図4に示すビットラインイコライザへの制御電圧BLEQをHレベルに設定すると、メモリコア2内のセンスアンプ(図示せず)の動作が停止し、冗長セル(図示せず)を含めてメモリコア2内の前記メモリセルにLレベルが書き込まれる。この状態では、所定のストレス電圧が、ゲート酸化膜(図示せず)、およびストレッジ・ノード(図示せず)とセルプレート(図示せず)との間に印可される。そして、ウェハレベルバーンインを実行する。
【0023】
上記した図4および図5の例では、全ワード線を一括して選択してウェハレベルバーンインを行う場合であるが、偶数番目のワード線のみを一括して同時に選択しウェハレベルバーンインを実行し、あるいは、奇数番目のワード線を一括して同時に選択しウェハレベルバーンインを実行する例を以下に説明する。
図6は、メモリコア2内の偶数番目のワード線WL0,WL2,WL4,WL6,...のみが同時に選択されている場合を示す回路図である。図7は、図6に示した偶数番目のワード線WL0,WL2,WL4,WL6,...のみが同時に選択された場合(タイミングT72)、また、奇数番目のワード線WL1,WL3,WL5,WL7,...のみが同時に選択された場合(タイミングT73)の動作を示すタイミングチャートである。
【0024】
図4および図5に示したメモリコア2内の全ワード線を一括して選択する場合と同様に、奇数番目のワード線、あるいは偶数番目のワード線のみが同時に選択される場合も、所定の電圧を印可してストレスをかける場合、ピン14〜17を介して、所定電位のワード線電圧VPP、基板電位VBB、ビット線電圧VBL、およびセルプレート電圧VCPを入力する。
【0025】
次に、ピン7を介して、Hレベルの値<4>およびLレベルの値A<5>に設定したアドレス信号A<0:11>を入力する。また、Lレベルの値<4>およびLレベルの値A<5>に設定したアドレス信号A<0:11>を入力する。これにより、図7のタイミングチャートに示すように、Hレベルの値<4>およびLレベルの値A<5>に設定したアドレス信号A<0:11>を入力した場合、偶数番目のワード線を選択する選択信号WBIoがHレベルに設定され、偶数番目のワード線に対応するメモリセル内にデータの書込を行う(タイミングT72)。
【0026】
この場合、図6に示すビットラインイコライザへの制御電圧BLEQをHレベルに設定すると、メモリコア2内のセンスアンプ(図示せず)の動作が停止し、冗長セル(図示せず)を含めてメモリコア2内の偶数番目のワード線に対応するメモリセルにLレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間(図示せず)、およびストレッジ・ノードとストレッジ・ノード(図示せず)との間に印可される。
【0027】
また、Lレベルの値<4>およびHレベルの値A<5>に設定したアドレス信号A<0:11>を入力した場合、奇数番目のワード線を選択する選択信号WBIeはHレベルに設定されるので、奇数番目のワード線に対応するメモリセル内にデータの書込を行う(タイミングT73)。
【0028】
この場合、図6に示すビットラインイコライザへの制御電圧BLEQをHレベルに設定すると、メモリコア2内のセンスアンプ(図示せず)の動作が停止し、冗長セル(図示せず)を含めてメモリコア2内の奇数番目のワード線に対応するメモリセルにLレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間(図示せず)、およびストレッジ・ノードとストレッジ・ノード(図示せず)との間に印可される。そして、ウェハレベルバーンインを実行する。
【0029】
次に、ピン6を介してLレベルの制御信号WBIを入力し、アクセス制御回路3をWLBIモードから解除する。この場合、ピン8を介してLレベルの制御信号/MTESTが入力されたままなので、テストモードレジスタ5はテストモードを保持しており、半導体集積回路装置1は電圧フォースモードを保持している。この状態で、外部テスタ(図示せず)が、ピン7を介してアドレス信号を供給し、ピン10を介してメモリコア2からテストデータを読み出す(ステップST3)。
【0030】
半導体集積回路装置1内のメモリコア2から読み出されたデータは、外部テスタ(図示せず)により予め設定されている期待値と比較される。全ワード線を一括して選択した場合、メモリコア2から外部テスタへ読み出されたデータの値がBL側につながるデータは“L”,/BL側につながるデータは“H”レベルの場合、WLBIモードでのウェハレベルバーンイン回路4の動作が正常であったことが確認される(ステップST4)。
【0031】
一方、図6および図7に示したように、偶数番目、あるいは奇数番目のワード線を選択した場合、メモリコア2から外部テスタへ読み出されたデータの値がBL側にはメモリセルのLHがそのまま出力され、/BL側はメモリセルのLHが逆のHLレベルである場合、WLBIモードでのウェハレベルバーンイン回路4の動作が正常であったことが確認される(ステップST4)。
【0032】
尚、電圧フォースモードを解除するには、半導体集積回路装置1をリセットするか、あるいは、ピン9を介して、例えば、Lレベルのテストモード設定信号をテストモードレジスタ5へ入力する。これにより、テストモードレジスタ5はテストモードから解除されるので、半導体集積回路装置1は電圧フォースモードから解除される。
【0033】
以上説明したように、実施の形態1によれば、テストモードレジスタ5と、ウェハレベルバーンイン回路4内のアクセス制御回路3とを備え、テストモードレジスタ5のテーブル内に、Lレベルの制御信号/MTESTおよび制御信号WBIを設定して、半導体集積回路装置1をDMAモードに設定し、ピン9を介して、テストモード設定信号を入力することで、テストモードレジスタ5をテストモードに設定し、これにより、半導体集積回路装置1を電圧フォースモードにし、所定の電圧をフォースする。さらに、テストモードレジスタ5に、Hレベルの制御信号WBIが設定され、アクセス制御回路3がHレベルの制御信号WBIを入力すると、アクセス制御回路3はWLBIモードに設定され、ウェハレベルバーンインを実行する。ウェハレベルバーンインの実行後に、ピン6を介してLレベルの制御信号WBIを入力してWLBIモードを解除し、テストモード下で、ピン10を介して、メモリコア2からテストデータを外部テスタが読み出し、テストデータと期待値とを比較するようにしたので、アクセス制御回路3を含むウェハレベルバーンイン回路4が正しく機能しているかを判定することができ、半導体集積回路装置1の信頼性を高めることができる。
【0034】
実施の形態2.
図8は、この発明の実施の形態2によるウェハレベルバーンイン回路を備えた半導体集積回路装置を示すブロック図である、図において、18は半導体集積回路装置である。19は期待値比較回路であり、メモリコア2から読み出したデータを期待値と比較し、得られた比較結果を、ウェハレベルバーンインの判定結果としてピン20を介して、半導体集積回路装置18の外部装置(図示せず)へ出力するものである。
【0035】
尚、その他の構成要素は、実施の形態1で示したものと同じなので、同一の参照符号を用いて、それらの説明をここでは省略する。又、図8に示したウェハレベルバーンイン回路4を備えた半導体集積回路装置18は、DRAMやSRAM等であるが、DRAMやSRAMと各種ロジック回路とが混在された構成でもよい。しかし、説明の簡略のため、実施の形態1の場合と同様に、図8ではロジック回路等を省略している。
【0036】
次に、動作について説明する。
図9は、図8に示す実施の形態2の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
先ず、実施の形態1の場合と同様に、ピン8を介してLレベルの制御信号/MTESTを入力する。これにより、半導体集積回路装置18はDMAモードに設定され、外部テスタ等から、テストモード用パッド(図示せず)および各ピン6,7,9〜12,14〜17を介して、各制御信号、アドレス信号、各電圧等を直接入力できる状態になる。また、制御信号/MTESTがHレベルで、かつ、ピン6を介してLレベルの制御信号WBIを入力している場合、半導体集積回路装置18は通常動作モードに設定されている。
【0037】
そして、ピン9を介して、例えば、Hレベルのテストモード設定信号を入力する。これにより、テストモードレジスタ5はテストモードに設定され、半導体集積回路装置18は、各電圧値を昇電圧して供給、あるいは、各電圧値を降電圧して供給する電圧フォースモードに設定される(ステップST11)。尚、電源投入時は、半導体集積回路装置18は電圧フォースモードには設定されないので、内部電圧発生回路(図示せず)により発生された所定の電圧がメモリコア2等に供給される。
【0038】
次に、外部テスタ(図示せず)から、ピン7を介してアドレス信号を入力し、さらに、各ピン11,12,14〜17を介して半導体集積回路装置18内に所定の電圧をフォースした後、アクセス制御回路3をWLBIモードに設定するため、ピン6を介してHレベルの制御信号WBIを入力する。これにより、アクセス制御回路3はWLBIモードに設定され、ウェハレベルバーンインを実行する(ステップST12)。尚、WLBIモードに設定されると、内部電源発生回路(図示せず)の動作は停止される。また、制御信号/MTESTはHレベルなので、各ピン11,12,14〜17を介して所定の電圧がフォースされる状態が保持される。
【0039】
ウェハレベルバーンインの実行は、実施の形態1と同様、図4に示すように、メモリコア2内の全ワード線WL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7,...を一括して同時に選択し、所定の電圧を印可してストレスをかける場合、ピン14〜17を介して、所定電位のワード線電圧VPP、基板電位VBB、ビット線電圧VBL、およびセルプレート電圧VCPを入力する。
【0040】
次に、ピン7を介して、値<4>および値A<5>をHレベルに設定したアドレス信号A<0:11>を入力する。これにより、図5のタイミングチャートに示すように、奇数番目のワード線を選択する選択信号WBIo、および、偶数番目のワード線を選択する選択信号WBIeが同時にHレベルに設定され(タイミングT51)、また図4に示すビットラインイコライザへの制御電圧BLEQをHレベルに設定すると、メモリコア2内のセンスアンプ(図示せず)の動作が停止し、冗長セル(図示せず)を含めてメモリコア2内の前記メモリセルにLレベルが書き込まれる。この状態では、所定のストレス電圧が、ゲート酸化膜(図示せず)、およびストレッジ・ノード(図示せず)とセルプレート(図示せず)との間に印可される。そして、ウェハレベルバーンインを実行する。
【0041】
上記した図4および図5の例では、全ワード線を一括して選択してウェハレベルバーンインを行う場合であるが、実施の形態1の場合と同様に、偶数番目のワード線のみを一括して同時に選択しウェハレベルバーンインを実行し、あるいは、奇数番目のワード線を一括して同時に選択しウェハレベルバーンインを実行する例を以下に説明する。
図6は、メモリコア2内の偶数番目のワード線WL0,WL2,WL4,WL6,...のみが同時に選択されている場合を示す回路図である。図7は、図6に示した偶数番目のワード線WL0,WL2,WL4,WL6,...のみが同時に選択された場合(タイミングT72)、また、奇数番目のワード線WL1,WL3,WL5,WL7,...のみが同時に選択された場合(タイミングT73)の動作を示すタイミングチャートである。
【0042】
図4および図5に示したメモリコア2内の全ワード線を一括して選択する場合と同様に、奇数番目のワード線、あるいは偶数番目のワード線のみが同時に選択される場合も、所定の電圧を印可してストレスをかける場合、ピン14〜17を介して、所定電位のワード線電圧VPP、基板電位VBB、ビット線電圧VBL、およびセルプレート電圧VCPを入力する。
【0043】
次に、ピン7を介して、Hレベルの値<4>およびLレベルの値A<5>に設定したアドレス信号A<0:11>を入力する。また、Lレベルの値<4>およびLレベルの値A<5>に設定したアドレス信号A<0:11>を入力する。これにより、図7のタイミングチャートに示すように、Hレベルの値<4>およびLレベルの値A<5>に設定したアドレス信号A<0:11>を入力した場合、偶数番目のワード線を選択する選択信号WBIoがHレベルに設定され、偶数番目のワード線に対応するメモリセル内にデータの書込を行う(タイミングT72)。
【0044】
この場合、図6に示すビットラインイコライザへの制御電圧BLEQをHレベルに設定すると、メモリコア2内のセンスアンプ(図示せず)の動作が停止し、冗長セル(図示せず)を含めてメモリコア2内の偶数番目のワード線に対応するメモリセルにLレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間(図示せず)、およびストレッジ・ノードとストレッジ・ノード(図示せず)との間に印可される。
【0045】
また、Lレベルの値<4>およびHレベルの値A<5>に設定したアドレス信号A<0:11>を入力した場合、奇数番目のワード線を選択する選択信号WBIeはHレベルに設定されるので、奇数番目のワード線に対応するメモリセル内にデータの書込を行う(タイミングT73)。
【0046】
この場合、図6に示すビットラインイコライザへの制御電圧BLEQをHレベルに設定すると、メモリコア2内のセンスアンプ(図示せず)の動作が停止し、冗長セル(図示せず)を含めてメモリコア2内の奇数番目のワード線に対応するメモリセルにLレベルが書き込まれる。この状態では、所定のストレス電圧が、ワード線のゲートとワード線のゲートとの間(図示せず)、およびストレッジ・ノードとストレッジ・ノード(図示せず)との間に印可される。そして、ウェハレベルバーンインを実行する。
【0047】
次に、ピン6を介してLレベルの制御信号WBIを入力し、アクセス制御回路3をWLBIモードから解除する。この場合、ピン8を介してLレベルの制御信号/MTESTが入力されたままなので、テストモードレジスタ5はテストモードを保持しており、半導体集積回路装置18は電圧フォースモードを保持している。この状態で、期待値比較回路19が、メモリコア2からテストデータを読み出す(ステップST13)。
【0048】
次に、期待値比較回路19は、メモリコア2から読み出したデータと、予め設定されている期待値とを比較する。全ワード線を一括して選択した場合、メモリコア2から期待値比較回路19へ読み出されたデータの値がBL側につながるデータは“L”,/BL側につながるデータは“H”レベルの場合、WLBIモードでのウェハレベルバーンイン回路4の動作が正常であったことが確認され、その判定結果をピン20を介して外部テスタ(図示せず)へ出力する(ステップST14)。
【0049】
一方、図6および図7に示したように、偶数番目、あるいは奇数番目のワード線を選択した場合、メモリコア2から期待値比較回路19へ読み出されたデータの値がBL側にはメモリセルのLHがそのまま出力され、/BL側はメモリセルのLHが逆のHLレベルである場合、WLBIモードでのウェハレベルバーンイン回路4の動作が正常であったことが確認され、その判定結果をピン20を介して外部テスタ(図示せず)へ出力する(ステップST14)。
【0050】
尚、電圧フォースモードを解除するには、実施の形態1の場合と同様に、半導体集積回路装置18をリセットするか、あるいは、ピン9を介して、例えば、Lレベルのテストモード設定信号をテストモードレジスタ5へ入力する。これにより、テストモードレジスタ5はテストモードから解除されるので、半導体集積回路装置18は電圧フォースモードから解除される。
【0051】
以上説明したように、実施の形態2によれば、実施の形態1の構成に加え、半導体集積回路装置18内に期待値比較回路19をさらに内蔵し、期待値比較回路19が、ウェハレベルバーンイン実行後に、メモリコア2からテストデータを読み出し、期待値と比較し、ウェハレベルバーンイン回路4の機能が正しく動作しているかを判定し、判定結果をピン20を介して外部へ出力するようにしたので、実施の形態1の効果に加えて、外部テスタは簡単な構成でよく、ウェハレベルバーンインの費用を低減することができる。
【0052】
【発明の効果】
以上のように、この発明によれば、ウェハレベルバーンイン回路を備えた半導体集積回路装置内にテストモードレジスタを組み込み、テストモードレジスタ内に、制御信号/MTESTおよび制御信号WBIを設定して、半導体集積回路装置をDMAモードに設定する。そして、テストモード設定信号を入力することでテストモードレジスタをテストモードに設定し、これにより、半導体集積回路装置を電圧フォースモードにし、所定の電圧をフォースする。さらに、テストモードレジスタに制御信号WBIを設定し、アクセス制御回路が制御信号WBIを入力することで、アクセス制御回路をWLBIモードに設定しウェハレベルバーンインを実行する。そして、ウェハレベルバーンインの実行後に、アクセス制御回路をWLBIモードから解除し、DMAモード下で、メモリコアからテストデータを外部テスタが読み出し、あるいは、半導体集積回路装置内にさらに組み込まれた期待値比較回路が、テストデータと期待値とを比較するようにしたので、ウェハレベルバーンイン回路が正しく機能しているかを判定することができ、半導体集積回路装置の信頼性を高めることができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるウェハレベルバーンイン回路を備えた半導体集積回路を示すブロック図である。
【図2】 実施の形態1の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
【図3】 テストモードレジスタ内に設定される各設定値を示す説明図である。
【図4】 メモリコア内の全ワード線が同時に選択されている場合を示す回路図である。
【図5】 図4に示した全ワード線が同時に選択された場合の動作を示すタイミングチャートである。
【図6】 メモリコア内の偶数番目のワード線が同時に選択されている場合を示す回路図である。
【図7】 図6に示した偶数番目のワード線、あるいは、奇数番目のワード線が同時に選択された場合の動作を示すタイミングチャートである。
【図8】 この発明の実施の形態2によるウェハレベルバーンイン回路を備えた半導体集積回路を示すブロック図である。
【図9】 実施の形態2の半導体集積回路装置におけるウェハレベルバーンインの動作を示すフローチャートである。
【符号の説明】
1,18 半導体集積回路装置、2 メモリコア、3 アクセス制御回路、4ウェハレベルバーンイン回路、5 テストモードレジスタ、6,7,8,9,10,11,12,13,14,15,16,17,20 ピン、19 期待値比較回路。
Claims (5)
- 複数のメモリセルからなるメモリコアと、ウェハレベルバーンインで使用される各種制御信号、アドレス信号、テストデータの入出力を制御し、前記ウェハレベルバーンインの実行を制御するアクセス制御回路とを有するウェハレベルバーンイン回路を備えた半導体集積回路装置において、
前記半導体集積回路装置は、前記ウェハレベルバーンインの実行条件を設定するためのテストモードレジスタをさらに備え、
前記テストモードレジスタ内にテストモードを設定すると、前記半導体集積回路装置は、外部との間で、前記アドレス信号、前記テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態に設定され、前記ウェハレベルバーンインの実行に必要な所定の電圧が、前記半導体集積回路装置へフォースされ、
前記アクセス制御回路をウェハレベルバーンインモードに設定すると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号やテストデータを前記メモリコアへ供給し、前記ウェハレベルバーンインを実行し、
前記アクセス制御回路が、前記ウェハレベルバーンインモードから解除されると、前記半導体集積回路装置は、前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内のテストデータを読み出し外部へ出力することを特徴とするウェハレベルバーンイン回路を備えた半導体集積回路装置。 - ウェハレベルバーンインの実行後、アクセス制御回路がウェハレベルバーンインモードから解除されると、メモリコア内のテストデータを読み出し、予め設定された期待値と比較し、比較結果を出力する期待値比較回路をさらに備え、半導体集積回路装置は、前記期待値比較回路で得られた比較結果を、外部へ出力することを特徴とする請求項1記載のウェハレベルバーンイン回路を備えた半導体集積回路装置。
- テストモードレジスタ内に設定されたウェハレベルバーンインの実行条件に従って、アクセス制御回路は、メモリコア内の全ワード線を同時に選択するアドレス信号をメモリコアへ出力し、また、偶数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、また、奇数番目の全ワード線を同時に選択するアドレス信号を前記メモリコアへ出力し、ウェハレベルバーンインを実行することを特徴とする請求項1または請求項2記載のウェハレベルバーンイン回路を備えた半導体集積回路装置。
- ウェハレベルバーンインの実行条件が設定されるテストモードレジスタをテストモードに設定し、
ウェハレベルバーンイン回路を備えた半導体集積回路装置を、外部との間で、各種制御信号、アドレス信号、テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態にし、
前記ウェハレベルバーンインの実行に必要な所定の電圧を、前記半導体集積回路装置へフォースし、
前記ウェハレベルバーンイン回路内のアクセス制御回路がウェハレベルバーンインモードに設定されると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号や前記テストデータをメモリコアへ供給し、前記ウェハレベルバーンインを実行し、
前記アクセス制御回路を前記ウェハレベルバーンインモードから解除し、
前記半導体集積回路装置を前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内の前記テストデータを読み出し、
読み出した前記テストデータを外部へ出力し、期待値と比較するウェハレベルバーンイン回路の機能判定方法。 - ウェハレベルバーンインの実行後、アクセス制御回路をウェハレベルバーンインモードから解除し、メモリコア内のテストデータを読み出し、読み出した前記テストデータを期待値と比較し、比較した結果を、ウェハレベルバーンイン回路の機能判定結果として外部へ出力することを特徴とする請求項4記載のウェハレベルバーンイン回路の機能判定方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000061024A JP4306916B2 (ja) | 2000-03-06 | 2000-03-06 | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 |
US09/649,078 US6437590B1 (en) | 2000-03-06 | 2000-08-28 | Integrated semiconductor device with wafer-level burn-in circuit and function decision method of wafer-level burn-in circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000061024A JP4306916B2 (ja) | 2000-03-06 | 2000-03-06 | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001250398A JP2001250398A (ja) | 2001-09-14 |
JP2001250398A5 JP2001250398A5 (ja) | 2006-09-14 |
JP4306916B2 true JP4306916B2 (ja) | 2009-08-05 |
Family
ID=18581238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000061024A Expired - Fee Related JP4306916B2 (ja) | 2000-03-06 | 2000-03-06 | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6437590B1 (ja) |
JP (1) | JP4306916B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6861860B2 (en) * | 2002-05-17 | 2005-03-01 | Stmicroelectronics, Inc. | Integrated circuit burn-in test system and associated methods |
JP2004152399A (ja) | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
KR100624576B1 (ko) * | 2004-06-11 | 2006-09-19 | 삼성전자주식회사 | 허브를 갖는 메모리 모듈을 테스트하는 방법 및 이를수행하기 위한 메모리 모듈의 허브 |
GB0413140D0 (en) * | 2004-06-12 | 2004-07-14 | Texas Instruments Ltd | Serial burn-in monitor |
JP5170395B2 (ja) * | 2008-02-21 | 2013-03-27 | 日本電気株式会社 | ウエハ及びその温度試験方法 |
US7916519B2 (en) * | 2009-02-09 | 2011-03-29 | Vanguard International Semiconductor Corporation | Burn-in methods for static random access memories and chips |
JP2012252733A (ja) | 2011-05-31 | 2012-12-20 | Elpida Memory Inc | 半導体装置 |
KR102125568B1 (ko) * | 2014-02-19 | 2020-06-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 테스트 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3734853B2 (ja) | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6326800B1 (en) * | 1999-06-10 | 2001-12-04 | International Business Machines Corporation | Self-adjusting burn-in test |
US6184048B1 (en) * | 1999-11-03 | 2001-02-06 | Texas Instruments Incorporated | Testing method and apparatus assuring semiconductor device quality and reliability |
-
2000
- 2000-03-06 JP JP2000061024A patent/JP4306916B2/ja not_active Expired - Fee Related
- 2000-08-28 US US09/649,078 patent/US6437590B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001250398A (ja) | 2001-09-14 |
US6437590B1 (en) | 2002-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6182257B1 (en) | BIST memory test system | |
KR100992473B1 (ko) | 반도체 메모리 및 시스템 | |
JP5119795B2 (ja) | 半導体メモリ、半導体メモリのテスト方法およびシステム | |
TWI413987B (zh) | 半導體記憶裝置及用於該半導體記憶裝置的平行測試方法 | |
US7246280B2 (en) | Memory module with parallel testing | |
US6226764B1 (en) | Integrated circuit memory devices including internal stress voltage generating circuits and methods for built-in self test (BIST) | |
US9672939B2 (en) | Memory devices, testing systems and methods | |
KR19980051623A (ko) | 반도체 메모리 장치의 웨이퍼 번인 테스트회로 | |
JP4306916B2 (ja) | ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法 | |
JP3803145B2 (ja) | 半導体メモリ装置のバーンインテスト回路及び方法 | |
US11631470B2 (en) | Semiconductor chip, method of fabricating thereof, and method of testing a plurality of semiconductor chips | |
US7408833B2 (en) | Simulating a floating wordline condition in a memory device, and related techniques | |
KR0185643B1 (ko) | 반도체 메모리장치의 스트레스 전압 인가장치 | |
KR20200116814A (ko) | 메모리 시스템 및 이의 동작 방법 | |
US6490701B1 (en) | Integrated circuit test mode with externally forced reference voltage | |
US5848008A (en) | Floating bitline test mode with digitally controllable bitline equalizers | |
KR100346829B1 (ko) | 패키지 테스트시 내부전원전압을 모니터링할 수 있는 테스트 회로 | |
KR100501779B1 (ko) | 메모리 회로 시험 시스템, 반도체 장치 및 메모리 시험 방법 | |
JP3603045B2 (ja) | 半導体記憶装置およびその検査治具並びに検査方法 | |
JP2804190B2 (ja) | 半導体集積回路 | |
US6496433B2 (en) | Semiconductor device and semiconductor device testing method | |
KR100209335B1 (ko) | 메모리셀 스트레스 인가 장치 | |
KR100426445B1 (ko) | 반도체 메모리 소자의 주변회로 빌트-인 테스트 방법 | |
KR20110106107A (ko) | 반도체 장치의 테스트 방법 | |
KR20000044680A (ko) | 셀프테스트회로를 내장한 반도체 메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060801 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060801 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090413 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090421 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090428 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |