JP4300058B2 - 電圧発生装置、電荷転送装置、固体撮像素子、固体撮像システムおよび電圧発生方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧発生装置に関する発明であって、より特定的には、ＭＯＳトランジスタにおいて、ソース部が蓄積している電荷を、ドレイン部に移動させてリセットする際に、当該ＭＯＳトランジスタのゲート部に対して印加される電圧を発生する電圧発生装置に関する発明である。
【０００２】
【従来の技術】
図１０の上段は、ＣＣＤ固体撮像素子における水平転送レジスタ（ＨＣＣＤ）の一部と、当該ＨＣＣＤから転送されてきた信号電荷を検知する電荷検知部の従来の構成を示した図である。また、図１０の下段は、上記ＨＣＣＤおよび電荷検知部の各部分の電位を示した図である。それでは、以下に、従来のＨＣＣＤおよび電荷検知部の構成および動作について簡単に説明する。
【０００３】
ＨＣＣＤは、電極１００１〜１００３を備える。電極１００１は、転送ゲート電極であり、φＨ１のクロック電圧が印加されている。電極１００２および１００３は、転送ゲート電極であり、φＨ２のクロック電圧が印加されている。なお、当該φＨ１とφＨ２は、同じクロック周波数であって、位相が逆のクロック電圧である。当該φＨ１とφＨ２とが各電極に印加されることにより、ＨＣＣＤ内では、φｈの電位差が発生する。そして、当該φｈの電位差の発生により、信号電荷が、図１０の左方向から右方向に転送される。
【０００４】
電荷検知部は、電極１００４、ソース部１００５、リセットゲート部１００６、ドレイン部１００７、チャネル部１００８およびアンプ１００９を備える。電極１００４には、電圧ＶＯＧが印加されている。ソース部１００５には、ＨＣＣＤから転送されてきた信号電荷１０１０が蓄積される。当該ソース部１００５には、アンプ１００９が接続されている。当該アンプ１００９は、当該信号電荷１０１０を電圧に変換して、電荷検知部外へと出力する。
【０００５】
リセットゲート部１００６には、ソース部１００５に蓄積された信号電荷１０１０をドレイン部１００７に排出することでリセットするために、図１１に示されるバイアス電圧Ｖｂとクロック電圧φＲとが印加されている。チャネル部１００８は、チャネル電位φｃｈを予め有している。そして、当該チャネル部１００８は、ゲート電極に印加されるバイアス電圧Ｖｂにより、電圧がφｂだけ上昇し、クロック電圧φＲにより、電圧がφｃｌだけ変動する。
【０００６】
ドレイン部１００７には、所定の電圧ＶＲＤが印加されており、リセットゲート部１００６を介して、ソース部１００５から流入してくる信号電荷を排出する。
【０００７】
以上のように構成された従来の電荷検知部について、以下にその動作について図面を参照しながら説明を行う。図１２は、従来の電荷検知部のリセットゲート部１００６にパルス電圧φＲが印加されたときの各部の電位を示した図である。
【０００８】
図１２に示されるように、リセットゲート部１００６にパルス電圧φＲが印加されると、当該チャネル部１００８の電位は、φｃｈ＋φｂ＋φｃｌになる。その為、チャネル部１００８の電位は、ドレイン部１００７の電位ＶＲＤよりも高くなる。その結果、図１２に示されるように、ソース部１００５に蓄積された信号電荷１０１０は、ドレイン部１００７に排出される。これにより、当該電荷検知部がリセットされる。
【０００９】
ここで、上記電位ＶＲＤおよびパルス電圧φＲは、当該電荷検知部が搭載される装置において生成され、装置毎に変動する値である。その為、例えば、電位ＶＲＤが装置の駆動条件の範囲内での最大値をとり、パルス電圧φＲが装置の駆動条件の範囲内での最小値を取った場合には、図１３に示されるように、チャネル部１００８の電位φｃｈ＋φｂ＋φｃｌは、ドレイン部１００７の電位ＶＲＤよりも小さな値になってしまう。その結果、当該電荷検知部では、ＭＯＳトランジスタにおけるいわゆるサブスレッシュホールド状態が発生し、リセット残り３０００が発生してしまう。その為、当該電荷検知部において、正常なリセットができない。
【００１０】
そこで、上記のような問題が発生しないように、リセットゲート部１００６に印加されるバイアス電圧Ｖｂには、予め大きめの値が設定される。そして、予め大きな値に設定されたバイアス電圧Ｖｂは、電荷検知部に外付けで接続された電圧発生回路の記憶部において記憶され、当該電圧発生回路は、当該記憶部に記憶されている当該バイアス電圧Ｖｂをリセットゲート部１００６に印加する（例えば、特許文献１）。これにより、ＭＯＳトランジスタにおける上記サブスレッシュホールド状態の発生が防止される。
【００１１】
【特許文献１】
特開２００２−２３１８８９号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、上記バイアス電圧Ｖｂが大きすぎると、図１４に示されるように、パルス電圧φＲが印加されていない状態において、リセットゲート部１００６の電位が上がりすぎてしまう。その結果、飽和減少信号電荷４０００が発生してしまい、飽和特性が低下する。このように、上記従来の電荷検出部では、リセットゲート部１００６に印加すべきバイアス電圧Ｖｂの設定が困難であった。
【００１３】
そこで、本発明の目的は、搭載される装置において発生されるバイアス電圧およびパルス電圧の値が装置毎にばらついても、ゲート部に最適なバイアス電圧を印加できる電圧発生装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明に係る電圧発生装置は、ＭＯＳトランジスタが搭載される装置に印加されるパルス電圧の有する所定の電位差の値と、当該ＭＯＳトランジスタに印加される装置が発生した第１のバイアス電圧の値と、ＭＯＳトランジスタのゲート部の下に存在するチャネル部が有するチャネル電位の値とに基づいて、当該ゲート部に印加するための第２のバイアス電圧を生成することを特徴とする。より具体的には、本発明に係る電圧発生装置は、第１のバイアス電圧と、ＭＯＳトランジスタのゲート部に対してパルス電圧が印加されたときに当該ＭＯＳトランジスタのチャネル部にあらわれる電位の大きさとの電圧差を求め、当該電圧差を所定数倍して第２のバイアス電圧を生成することを特徴とする。
【００１５】
上記電圧発生装置によれば、搭載される装置において発生されるバイアス電圧およびパルス電圧の値が装置毎にばらついても、ゲート部に最適なバイアス電圧印加できる電圧発生装置を提供することができる。
【００１６】
【発明の実施の形態】
それでは、以下に、本発明の一実施形態に係る電圧発生装置ついて図面を参照しながら説明する。図１は、ＣＣＤ固体撮像素子における水平転送レジスタ（ＨＣＣＤ）の一部、当該ＨＣＣＤから転送されてきた信号電荷を検知する電荷検知部および当該電荷検知部で使用される電圧を発生する電圧発生装置の構成を示した図である。また、図２（ａ）は、入力端子ａに印加される直流電圧ＶＲＤの電圧と時間との関係を示したグラフである。また、図２（ｂ）は、入力端子ｂに印加されるパルス電圧φＲの電圧と時間との関係を示したグラフである。
【００１７】
図１に示される装置は、ＨＣＣＤ１、電荷検知部２、電圧発生装置３、入力端子ａおよび入力端子ｂを備える。
【００１８】
ＨＣＣＤ１は、電極１１〜１３を含み、固体撮像素子の撮像部から出力されてくる信号電荷を図１の左方向から右方向に転送する。電極１１は、転送ゲート電極であり、φＨ１のクロック電圧が印加されている。電極１２および１３は、転送ゲート電極であり、φＨ２のクロック電圧が印加されている。なお、当該φＨ１とφＨ２は、同じクロック周波数であって、位相が反転されたクロック電圧である。
【００１９】
入力端子ａには、図２（ａ）に示される直流電圧ＶＲＤが印加される。当該直流電圧ＶＲＤは、ドレイン部１７、ドレイン部２５および差動増幅器５に入力する。なお、ドレイン部１７、ドレイン部２５および差動増幅器５については、後述する。また、入力端子ｂには、図２（ｂ）に示されるパルス電圧φＲが印加される。当該パルス電圧φＲは、コンデンサ２２およびリセットゲート部２４に入力する。なお、コンデンサ２２およびリセットゲート部２４については後述する。
【００２０】
次に、電圧発生装置３について説明する。当該電圧発生装置３は、電荷検知部２で使用される電圧を発生する回路であって、重畳回路４、差動増幅器５およびダミー素子６を含む。
【００２１】
それでは、ダミー素子６および差動増幅器５について図面を参照しながら説明する。図３は、本実施形態に係るダミー素子６の構成および各部分の電位を示した図である。図４（ａ）は、差動増幅器５の−端子に入力される直流電圧と時間との関係を示した図である。図４（ｂ）は、差動増幅器５から出力される直流電圧と時間との関係を示した図である。当該ダミー素子６は、ソース部２３、リセットゲート部２４、ドレイン部２５、チャネル部２６、コンデンサ２９および抵抗器３０を含む。当該ダミー素子６は、直流電圧ＶＲＤとパルス電圧φＲとに基づいて、リセットゲート部１６に印加される直流電圧Ｖｂ’を生成する。
【００２２】
ソース部２３には、抵抗器３０が接続されており、電荷が供給される。当該抵抗器３０は、具備されていなくても原理的には動作可能であるが、例えば、パルス性ノイズ等によって、ソース部の電荷が一時的に過剰に減少することによって、ソース部２３の電位が上がりすぎた場合に、電荷を供給して、当該ソース部２３の電位を安定化する役割を果たす。また、ソース部２３には、差動増幅器５が接続されており、その電位が当該差動増幅器５の−端子に出力される。リセットゲート部２４には、図２（ｂ）に示されるパルス電圧φＲが印加されている。チャネル部２６は、チャネル電位φｃｈを有している。当該チャネル部２６の電位は、リセットゲート部２４に印加されるパルス電圧φＲにより、φｃｈとφｃｌ＋φｃｈとの間をパルス状に変化する。なお、φＲとφｃｌとの間には、比例関係が成立し、φｃｌ＝ｎ×φＲの関係が成立するものとする。ここで、ｎは、チャネル部２６の物性に依存する正の係数である。
【００２３】
コンデンサ２９は、ソース部２３から出力されてくるパルス状の電位を、平滑化して、差動増幅器５に対して出力する。より具体的には、ソース部２３からは、φｃｈとφｃｌ＋φｃｈとの間を変化する電位が出力されてくる。そこで、当該コンデンサ２９は、当該電位がφｃｌ＋φｃｈとなるように、平滑化を行って、図４（ａ）に示される直流電圧を差動増幅器５の−端子に出力する。
【００２４】
ドレイン部２５には、図２（ａ）に示される直流電圧ＶＲＤが印加されており、常に電位がＶＲＤとなるように維持されている。また、当該ドレイン部２５に入力される直流電圧ＶＲＤは、差動増幅器５の＋端子に対しても入力される。
【００２５】
差動増幅器５は、＋端子側に入力される直流電圧ＶＲＤから−端子側に入力されるφｃｌ＋φｃｈを減算し、１／ｋ倍して、図４（ｂ）に示される直流電圧を生成し、重畳回路４に出力する。ここで、ｋは、正の数であり、ｎ以下の値である。
【００２６】
次に、重畳回路４について図面を参照しながら説明する。図５は、当該重畳回路４から出力されるパルス電圧と時間との関係を示したグラフである。
【００２７】
当該重畳回路４は、ダイオード２０、抵抗器２１およびコンデンサ２２を備え、ダイオード２０に入力してくる直流電圧１／ｋ×｛ＶＲＤ−（φｃｈ＋φｃｌ）｝と、コンデンサ２２に入力してくるパルス電圧φＲとを重畳し、図５に示されるようなパルス電圧を生成して、電荷検知部２に対して出力する。なお、ダイオード２０は、ここでは電圧降下のない理想ダイオードとして説明を行っている。なお、当該ダイオード２０の代わりに、ソースとゲートとを接続して、ソースとドレインとの間でダイオード特性を持たせたＭＯＳＦＥＴが適用されても良い。また、当該直流電圧１／ｋ×｛ＶＲＤ−（φｃｈ＋φｃｌ）｝を、以下に、バイアス電圧Ｖｂ’と称する。
【００２８】
次に、電荷検知部２について説明する。当該電荷検知部２は、電極１４、ソース部１５、リセットゲート部１６、ドレイン部１７、チャネル部１８およびアンプ１９を含む。電極１４には、直流電圧ＶＯＧが印加されている。ソース部１５には、ＨＣＣＤ１から転送されてきた信号電荷が蓄積される。また、当該ソース部１５にはアンプ１９が接続されている。当該アンプ１９は、ソース部１５に蓄積された信号電荷を電圧に変換して、電荷検知部２外へと出力する。
【００２９】
リセットゲート部１６には、ソース部１５に蓄積された信号電荷をドレイン部１７に排出することでリセットするために、重畳回路４から得られるバイアス電圧Ｖｂ’とパルス電圧φＲとが印加されている。チャネル部１８は、チャネル電位φｃｈを予め有している。そして、当該チャネル部１８は、リセットゲート部１６に印加されるバイアス電圧Ｖｂ’により、電圧がφｂ’だけ上昇し、クロック電圧φＲにより、電圧がφｃｌだけ変動する。なお、当該Ｖｂ’とφｂ’との間には、φｂ’＝ｎ×Ｖｂ’の関係が成立し、当該φＲとφｃｌとの間には、φｃｌ＝ｎ×φＲの関係が成立する。ここでのｎは、ダミー素子６で説明した定数ｎと同じ定数である。これは、当該電荷検知部２のトランジスタとダミー素子６のトランジスタとが同一のチップ内で同じ手法により同時に形成されるものだからである。
【００３０】
ドレイン部１７には、所定の電圧ＶＲＤが印加されており、リセットゲート部１６を介して、ソース部１５から流入してくる信号電荷を排出する。
【００３１】
以上のように構成されたＨＣＣＤ１、電荷検知部２および電圧発生装置３において、以下に、各構成部の動作について説明する。まず、最初に、電圧発生装置３が、図５に示されるパルス電圧を発生するときに行う動作について説明する。
【００３２】
まず、入力端子ａには、図２（ａ）の直流電圧ＶＲＤが入力される。当該直流電圧ＶＲＤは、差動増幅器５の＋端子およびドレイン部２５に入力する。
【００３３】
一方、入力端子ｂには、図２（ｂ）のパルス電圧φＲが入力される。当該パルス電圧φＲは、リセットゲート部２４に入力する。応じて、チャネル部２６の電位は、φｃｈとφｃｈ＋φｃｌとの間を変化する。
【００３４】
チャネル部２６の電位が変化すると、ソース部２３に蓄積された電荷は、チャネル部２６の電位に応じて、ドレイン部２５へ移動する。そして、チャネル部２６の電位の変化が繰り返されることにより、ソース部２３の電位は、φｃｈ＋φｃｌに近づく。これにより、ソース部２３からは、φｃｈ＋φｃｌの電圧が出力される。
【００３５】
これに対して、コンデンサ２９は、ソース部２３から出力される電圧を平滑化し、差動増幅器５に出力する役割を果たす。その結果、差動増幅器５には、図４（ａ）に示されるような直流電圧φｃｈ＋φｃｌが入力される。このために、抵抗器３０とコンデンサ２９で規程される時定数は、φＲの周期よりも充分に長い値になるように設定される。
【００３６】
次に、差動増幅器５は、入力端子ａから取得した直流電圧ＶＲＤから、ソース部２３から出力されてくる直流電圧φｃｈ＋φｃｌを引き算する。当該引き算により得られるＶＲＤ−（φｃｈ＋φｃｌ）は、チャネル部１８にφＲのみを印加したと仮定した場合に、当該チャネル部１８にあらわれる電位とドレイン部１７の電位との差を表している。当該差動増幅器５は、引き算により得られたＶＲＤ−（φｃｈ＋φｃｌ）に対して、１／ｋを掛け算して、Ｖｂ’として重畳回路４に出力する。
【００３７】
重畳回路４は、差動増幅器２８から出力されるバイアス電圧Ｖｂ’と、入力端子ｂから入力されてくるパルス電圧φＲとを重畳する。これにより、重畳回路４からは、図５に示されるようなパルス電圧が出力される。
【００３８】
以上で、電圧発生装置３が、図５に示されるパルス電圧を発生するときに行う動作についての説明を終了する。
【００３９】
次に、当該電荷検知部２におけるリセット動作について説明する。図６は、本実施形態に係る電荷検知部２のソース部１５に信号電荷が蓄積されているときの各部分の電位を示した図である。図７は、リセット時における本実施形態に係る電荷検知部２の各部分の電位を示した図である。
【００４０】
上述したように、電圧発生装置３は、Ｖｂ’＝１／ｋ×｛ＶＲＤ−（φｃｈ＋φｃｌ）｝と、パルス電圧φＲとを重畳して、図５に示されるパルス電圧を生成し、電荷検知部２のリセットゲート部１６に出力している。
【００４１】
ここで、リセットゲート部１６に図５に示されるようなパルス電圧が印加されると、チャネル部１８の電位は、φｃｈ＋φｂ’とφｃｈ＋φｂ’＋φｃｌとの間を変動する。それでは、以下に、リセットゲート部１６にＶｂ’＋φＲの電圧が印加されたときの各部分の電位について説明する。
【００４２】
リセットゲート部１６に電圧Ｖｂ’＋φＲが印加されると、図７に示されるように、チャネル部１８の電位がφｃｈ＋φｂ’＋φｃｌに変化する。
【００４３】
ここで、当該φｂ’とＶｂ’との間には、φｂ’＝ｎＶｂ’の関係が成立する。また、Ｖｂ’＝１／ｋ×｛ＶＲＤ−（φｃｈ＋φｃｌ）｝の関係が成立する。そこで、これらの２式をチャネル部１８の電位φｃｈ＋φｂ’＋φｃｌに代入すると、当該チャネル部１８の電位は、ｎ／ｋ×ＶＲＤ＋（１−ｎ／ｋ）（φｃｈ＋φｃｌ）となる。ところで、上述したように、ｋは、ｎ以下の正の数である。その為、チャネル部１８の電位は、ドレイン部１７の電位ＶＲＤ以上になる。その結果、ソース部１５の信号電荷は、ドレイン部１７に排出され、電荷検知部２がリセットされる。
【００４４】
ここで、上記ｋの設定方法について説明する。本実施形態における動作条件の一例として、ＶＲＤ＝１５Ｖ、パルス電圧φＲの周波数を１０ＭＨｚとする。当該動作条件において、ソース部１５に蓄積された信号電荷１００がリセットされるためには、ドレイン部１７の電位ＶＲＤとチャネル部１８の電位φｃｈ＋φｂ’＋φｃｌとの差Δφｍが０．１Ｖ程度にならなければならない。
【００４５】
そこで、当該電圧発生装置３においては、実験によりｎ、φｃｈおよびφｃｌを求め、ｎ／ｋ×ＶＲＤ＋（１−ｎ／ｋ）（φｃｈ＋φｃｌ）とＶＲＤとの差が０．１Ｖになるようなｋを求めればよい。なお、パルス電圧φＲの周波数が１００ＭＨｚである場合には、上記Δφｍが０．５Ｖ程度になるように、ｋは設定される。
【００４６】
以上のように、本実施形態に係る電荷検知部および電圧発生装置によれば、実際に発生している直流電圧ＶＲＤおよびパルス電圧φＲならびにチャネル電位φｃｈに基づいて、バイアス電圧Ｖｂ’が決定されるので、直流電圧ＶＲＤおよびパルス電圧φＲが変化しても、最適なバイアス電圧Ｖｂ’を発生させることが可能となる。
【００４７】
また、本実施形態に係る電荷検知部および電圧発生装置によれば、使用状況によって変化する直流電圧ＶＲＤおよびパルス電圧φＲに基づいて、バイアス電圧Ｖｂ’が決定される。その為、当該バイアス電圧Ｖｂ’を記憶させるための素子等が不要になる。
【００４８】
ここで、従来では、当該チャネル電位φｃｈを製造段階で検出し、直流電圧ＶＲＤおよびパルス電圧φＲの設計値を用いて、バイアス電圧Ｖｂを決定し、当該バイアス電圧Ｖｂを記憶部に記憶させていた。その為、素子の製造段階において、それぞれの素子のチャネル電位φｃｈの検出を行わなければならなかった。
【００４９】
これに対して、本実施形態に係る電圧発生装置は、ばらつきを持ったチャネル電位φｃｈを電荷検知部で検出しながら、バイアス電圧Ｖｂを生成している。その為、製造段階において、チャネル電位φｃｈを検出する必要がなくなると共に、チャネル電位φｃｈがばらついたとしても、最適なバイアス電圧Ｖｂを発生させることが可能となる。
【００５０】
また、本実施形態に係る電荷検知部および電圧発生装置によれば、常に直流電圧ＶＲＤおよびパルス電圧φＲを検知して、リアルタイムに最適なバイアス電圧Ｖｂ’を発生させることができる。
【００５１】
なお、本実施形態では、差動増幅器が、ダミー素子から出力される電圧を１／ｋ倍することで、バイアス電圧Ｖｂ’を生成していたが、当該バイアス電圧Ｖｂ’の生成方法は、これに限られない。より具体的には、ダミー素子のリセットゲートのゲート長を電荷検知部のリセットゲート部のゲート長よりも大きくすれば、ソース部の電位が上がりにくくなる。その結果、ソース部から差動増幅器に出力される電位は、低くなる。これにより、リセット時の電荷検知部ゲート部の電位を、直流電圧ＶＲＤよりも高くすることが可能である。
【００５２】
また、同様に、ダミー素子のリセットゲート部のゲート幅を電荷検知部のリセットゲート部のゲート幅よりも小さくすることによっても、リセット時の電荷検知部のゲート部の電位を、直流電圧ＶＲＤよりも高くすることが可能である。
【００５３】
また、同様に、ダミー素子のチャネル部のチャネル電位深さを電荷検知部のリセットゲート部のチャネル電位深さよりも浅くすることによっても、リセット時の電荷検知部のゲート部の電位を、直流電圧ＶＲＤよりも高くすることが可能である。
【００５４】
なお、本実施形態に係るダミー素子のソース部は、遮光されていることが好ましい。より具体的には、当該ソース部に接続されたＡｌ配線の幅を広げて、ソース部が覆われることが好ましい。これにより、当該ソース部への光照射による電子の発生を防止でき、その結果、当該ソース部の電位が安定化される。
【００５５】
ここで、電荷検知部およびダミー素子のチャネル部は、一般的にはｐ型半導体にｎ型不純物が添加されることにより生成される。その為、ダミー素子のチャネル部のみにｐ型不純物を添加することで、チャネル部の濃度を低くすることができ、当該ダミー素子のチャネル部のチャネル電位を電荷検知部のチャネル電位よりも低くすることができる。このように、ダミー素子のチャネル部のチャネル電位を低くすることによっても、ソース部から差動増幅器に出力される電位を低くすることができ、リセット時の電荷検知部ゲート部の電位を、直流電圧ＶＲＤよりも高くすることが可能である。
【００５６】
ここで、本実施形態では、ダミー素子を用いて、バイアス電圧Ｖｂ’を求めるものとしているが、当該バイアス電圧Ｖｂ’を求める方法はこれに限られない。すなわち、当該バイアス電圧Ｖｂ’は、ドレイン部に印加される直流電圧ＶＲＤ、ゲート部に印加されるパルス電圧φＲおよびチャネル部のチャネル電位に基づいて計算されるものであれば、電気回路で計算されるものであっても、ソフトウェアで計算されるものであってもよい。そこで、以下に、当該バイアス電圧がソフトウェア的に計算される場合について図面を参照しながら説明する。図８は、当該固体撮像システムの全体構成を示したブロック図である。
【００５７】
当該固体撮像システムは、固体撮像素子５１、アナログフロントエンドプロセッサー（ＡＦＥＰ）５２、タイミングジェネレータ（ＴＧ）５３、信号処理部５５、制御部５６、電圧発生回路５７および記憶部５８を備える。
【００５８】
固体撮像素子５１は、図９に示され、撮像部６０、ＨＣＣＤ１、アンプ１９および垂直電荷転送素子（ＶＣＣＤ）６３を備え、撮像した画像の信号を電圧信号として、ＡＦＥＰ５２に出力する。なお、図１に示される電荷検知部２および重畳回路４は、ＨＣＣＤ１とアンプ１９との間に設けられる。また、差動増幅器５およびダミー素子６は、不要である。バイアス電圧Ｖｂ’を発生させる動作は、制御部５６により行われるからである。
【００５９】
撮像部６０は、フォトダイオードを含んだ複数の素子により構成されており、入力してくる光信号を信号電荷に変換してＶＣＣＤ６３に出力する。ＶＣＣＤ６３は、クロック信号に基づいて、信号電荷をＨＣＣＤ１に対して出力する。ＨＣＣＤ１は、図１のＨＣＣＤであり、信号電荷を図９の右方向から左方向へ転送する。ＨＣＣＤ１の出力部分付近には、ＭＯＳトランジスタにより構成される電荷検知部２が設けられている。アンプ１９は、図１のアンプであり、信号電荷を電圧値に変換してＡＦＥＰ５２に対して出力する。
【００６０】
ＡＦＥＰ５２は、出力されてくる電圧信号に対して増幅等の処理を施すと共に、デジタル信号に変換して、信号処理部５５に出力する。信号処理部５５は、撮像部６０から出力されてきた信号に基づいて、映像信号を構成する等の処理を施す。ＴＧ５３は、ＡＦＥＰ５２および固体撮像素子５１を動作させるためのクロック電圧φＲを生成する。パルス電圧φＲは、図１に示される入力端子ｂに入力する。電圧発生回路５７は、電荷検知部のドレイン部に印加するための直流電圧ＶＲＤを生成している。直流電圧ＶＲＤは、図１に示される入力端子ａに入力する。記憶部５８は、電荷検知部のチャネル部のチャネル電位φｃｈを記憶している。また、制御部５６は、直流電圧ＶＲＤ、パルス電圧φＲおよびチャネル電位φｃｈに基づいて、電荷検知部のゲート部に印加する最適なバイアス電圧Ｖｂ’を計算している。
【００６１】
以上のように構成された固体撮像システムにおいて、リセットゲート部に印加するバイアス電圧Ｖｂ’の発生時における動作について説明する。
【００６２】
当該固体撮像素子が動作を開始すると、制御部５６は、記憶部からチャネル電位φｃｈを取得し、電圧発生回路からＶＲＤを取得し、さらにＴＧ５３からパルス電圧φＲを取得する。そして、当該制御部５６は、取得したそれぞれの電圧に基づいて、バイアス電圧Ｖｂ’を計算する。
【００６３】
次に、制御部５６は、電圧発生回路５７に、直流電圧ＶＲＤを発生させると共に、最適バイアス電圧Ｖｂ’を発生させる。また、ＴＧ５３は、パルス電圧φＲを生成して、出力する。応じて、固体撮像素子５１内の電荷検知部は、バイアス電圧Ｖｂ’、パルス電圧φＲおよび直流電圧ＶＲＤの供給を受ける。これにより、当該電荷検知部は、最適バイアス電圧Ｖｂ’により、リセット動作を行うことが可能となる。
【００６４】
なお、本実施形態に係る電圧発生装置は、固体撮像素子のＨＣＣＤに接続された電荷検知部の電圧を発生させる装置であるとしているが、当該電圧発生装置が適用される場所は固体撮像素子のＨＣＣＤの電荷検知部のみに限られない。
【００６５】
【発明の効果】
本発明に係る電圧発生装置によれば、搭載される装置において発生されるバイアス電圧およびパルス電圧の値が装置毎にばらついても、ＭＯＳトランジスタのゲート部に最適なバイアス電圧印加できる。
【図面の簡単な説明】
【図１】 本発明のＨＣＣＤ、電荷検知部および電圧発生装置の構成を示した図である。
【図２】 本発明の電圧発生装置に入力される直流電圧ＶＲＤおよびパルス電圧φＲの時間的変化を示したグラフである。
【図３】 本発明のダミー素子の構成および各部の電位を示した図である。
【図４】 本発明の差動増幅器の−端子に入力される電圧の時間的変化と、当該差動増幅器から出力される電圧の時間的変化とを示したグラフである。
【図５】 本発明の電荷検知部のリセットゲート部に印加される電圧の時間的変化を示したグラフである。
【図６】 本発明の電荷検知部の各部の電位を示した図である。
【図７】 本発明の電荷検知部のリセット動作時における各部の電位を示した図である。
【図８】 本発明の固体撮像システムの全体構成を示した図である。
【図９】 本発明の固体撮像素子の構成を示したブロック図である。
【図１０】 従来のＨＣＣＤ、電荷検知部および電圧発生装置の構成およびその電位を示した図である。
【図１１】 従来の電荷検知部のリセットゲート部に印加される電圧の時間的変化を示したグラフである。
【図１２】 従来の電荷検知部のリセット動作時における各部の電位を示した図である。
【図１３】 従来の電荷検知部において、直流電圧ＶＲＤが大きくパルス電圧φｃｈが小さすぎる場合において、リセット動作が行われたときの各部の電位を示した図である。
【図１４】 従来の電荷検知部において、バイアス電圧Ｖｂが大きすぎる場合において、リセット動作が行われたときの各部の電位を示した図である。
【符号の説明】
１ ＨＣＣＤ
２ 電荷検知部
３ 電圧発生装置
４ 重畳回路
５ 差動増幅器
６ ダミー素子
１１、１２、１３、１４ 電極
１５、２３ ソース部
１６、２４ リセットゲート部
１７、２５ ドレイン部
１８、２６ チャネル部
１９ アンプ
２０ ダイオード
２１、３０ 抵抗
２２、２９ コンデンサ
５１ 固体撮像素子
５２ ＡＦＥＰ
５３ ＴＧ
５５ 信号処理部
５６ 制御部
５７ 電圧発生回路
５８ 記憶部

Claims (14)

1. ＭＯＳトランジスタにおいて、ソース部が蓄積している電荷を、ドレイン部に移動させてリセットする際に、当該ＭＯＳトランジスタのゲート部に対して印加される電圧を発生する装置であって、
   前記ＭＯＳトランジスタが搭載される装置に印加されるパルス電圧が有する所定の電位差の値と、当該ＭＯＳトランジスタが搭載される装置に印加される第１のバイアス電圧の値と、前記ＭＯＳトランジスタのゲート部の下に存在するチャネル部が有するチャネル電位の値とに基づいて、当該ゲート部に印加するための第２のバイアス電圧を生成する電圧生成手段と、
   前記電圧生成手段が生成した前記第２のバイアス電圧を、前記パルス電圧に重畳して前記ＭＯＳトランジスタのゲート部に印加すべき電圧を生成する重畳手段とを備え、
   前記電圧生成手段は、
   前記ＭＯＳトランジスタのゲート部に対して前記パルス電圧が印加されたときに、当該ＭＯＳトランジスタのチャネル部にあらわれる電位を検出する電位検出手段と、
   前記第１のバイアス電圧と前記電位検出手段が検出した電位の大きさとの電圧差を求める電圧差計測手段とを含み、
   前記電圧差計測手段が求めた電圧差を所定数倍して前記第２のバイアス電圧を生成することを特徴とする、電圧発生装置。
2. 前記電圧生成手段は、増幅手段をさらに含み、
   前記増幅手段が、前記第２のバイアス電圧を生成することを特徴とする、請求項１に記載の電圧発生装置。
3. 前記所定数は、前記パルス電圧が前記ＭＯＳトランジスタのゲート部に印加されたときに、当該ＭＯＳトランジスタのチャネル部で変化する電位の大きさの、前記パルス電圧の所定の電位差の大きさに対する比の値以上の値であることを特徴とする、請求項２に記載の電圧発生装置。
4. 前記電圧生成手段は、前記ＭＯＳトランジスタと略同じ構造を有するダミーＭＯＳトランジスタによって構成され、
   前記ダミーＭＯＳトランジスタのゲート部には、前記パルス電圧が印加されており、
   前記ダミーＭＯＳトランジスタのソース部の電位は、当該ダミーＭＯＳトランジスタのゲート部に前記パルス電圧が印加されたときにおける、当該ゲート部の下に存在するチャネル部にあらわれる電位と同じ電位になるように制御されており、
   前記電位検出手段は、前記ダミーＭＯＳトランジスタのソース部の電位を検出することを特徴とする、請求項１に記載の電圧発生装置。
5. 前記ダミーＭＯＳトランジスタのゲート部のゲート長が前記ＭＯＳトランジスタのゲート長よりも長いことによって、前記第２のバイアス電圧は生成されることを特徴とする、請求項４に記載の電圧発生装置。
6. 前記ダミーＭＯＳトランジスタのゲート部のゲート幅が前記ＭＯＳトランジスタのゲート幅よりも狭いことによって、前記第２のバイアス電圧は生成されることを特徴とする、請求項４に記載の電圧発生装置。
7. 前記ダミーＭＯＳトランジスタのチャネル部のチャネル電位深さが前記ＭＯＳトランジスタのチャネル電位深さよりも浅いことによって、前記第２のバイアス電圧は生成されることを特徴とする、請求項４に記載の電圧発生装置。
8. 前記ＭＯＳトランジスタのチャネル部および前記ダミーＭＯＳトランジスタのチャネル部は、ｎ型不純物が添加されることにより形成されており、
   前記ダミーＭＯＳトランジスタのチャネル部にはｐ型不純物がさらに添加されていることによって、前記第２のバイアス電圧は生成されることを特徴とする、請求項４に記載の電圧発生装置。
9. 前記ＭＯＳトランジスタと前記ダミーＭＯＳトランジスタとは、同一の半導体基板上において同一の工程により形成されることを特徴とする、請求項４に記載の電圧発生装置。
10. 前記ダミーＭＯＳトランジスタのソース部は、遮光されていることを特徴とする、請求項４に記載の電圧発生装置。
11. 前記ＭＯＳトランジスタのゲート部と、前記ダミーＭＯＳトランジスタのゲート部とは、電気的に接続されていることを特徴とする、請求項４に記載の電圧発生装置。
12. クロック信号に基づいて電荷を転送する転送手段と、ＭＯＳトランジスタで構成され、ソース部に蓄積された電荷量の大きさを出力する電荷検出手段と、前記電荷検出手段のゲート部に印加する電圧を発生する請求項１〜１１のいずれかに記載の電圧発生装置とを備えることを特徴とする、信号電荷転送装置。
13. 画像を撮像して当該画像の情報を信号電荷として出力する撮像手段と、前記撮像手段から出力される信号電荷を転送して出力する請求項１２に記載の信号電荷転送装置とを備えることを特徴とする、固体撮像素子。
14. ＭＯＳトランジスタにおいて、ソース部が蓄積している電荷を、ドレイン部に移動させてリセットする際に、当該ＭＯＳトランジスタのゲート部に対して印加される電圧を発生する方法であって、
    前記ＭＯＳトランジスタが搭載される装置に印加されるパルス電圧が有する所定の電位差の値と、当該ＭＯＳトランジスタが搭載される装置に印加される第１のバイアス電圧の値と、前記ＭＯＳトランジスタのゲート部の下に存在するチャネル部が有するチャネル電位の値とに基づいて、当該ゲート部に印加するための第２のバイアス電圧を生成する電圧生成ステップと、
    前記電圧生成ステップで生成した前記第２のバイアス電圧を、前記パルス電圧に重畳して前記ＭＯＳトランジスタのゲート部に印加すべき電圧を生成する重畳ステップとを備え、
    前記電圧生成ステップは、
    前記ＭＯＳトランジスタのゲート部に対して前記パルス電圧が印加されたときに、当該ＭＯＳトランジスタのチャネル部にあらわれる電位を検出する電位検出ステップと、
    前記第１のバイアス電圧と前記電位検出ステップで検出した電位の大きさとの電圧差を求める電圧差計測ステップとを含み、
    前記電圧差計測ステップで求めた電圧差を所定数倍して前記第２のバイアス電圧を生成することを特徴とする、電圧発生方法。

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