JP2004228871A - 画像処理装置、画像処理方法及び固体撮像装置 - Google Patents
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Abstract
【課題】良質な画像を得られるようにするためのゲート電圧の供給を行う画像処理装置を提供する。
【解決手段】フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路とを有し、ゲート印加電圧変更回路は、受光した光に応じてフォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から、そして蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では第2の電源から、複数のトランジスタの各ゲートへ、それぞれ予め決められた電圧を供給する。
【選択図】 図3
【解決手段】フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路とを有し、ゲート印加電圧変更回路は、受光した光に応じてフォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から、そして蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では第2の電源から、複数のトランジスタの各ゲートへ、それぞれ予め決められた電圧を供給する。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、画像処理装置、画像処理方法及び固体撮像装置に関する。特に、固体撮像素子により画像を撮像するための画像処理装置、画像処理方法及び固体撮像装置に関する。
【0002】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のMOS型固体撮像素子が、CCD(電荷結合素子)の高性能画質とCMOSの低消費電力とを兼ね備え、さらに高密度化および低コスト化を実現するものとして注目されている。
閾値電圧変調方式のMOS型固体撮像素子の技術は、例えば、特開平11−195778号公報に開示されている。閾値電圧変調方式のMOS型固体撮像素子では、初期化、蓄積及び読出の3つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【0003】
【特許文献1】
特開平11−195778号公報
【0004】
【発明が解決しようとする課題】
ところが、例えば、光発生電荷をキャリアポケットに蓄積させる蓄積期間の状態の選択ラインと、蓄積された光発生電荷に基づく画像信号を読み出す読出期間の状態の非選択ラインとの選択比を大きくするために、ゲート電圧を高くすると、ホールを充分に集められなくなり、良質な画質が得られなくなるという問題が生じる。
しかし、このような場合に、上述した特開平11−195778号では、良好な画質を得るためのゲート電圧の供給方法については特に言及されていない。
【0005】
【課題を解決するための手段】
そこで、本発明は、良質な画像を得られるようにするためのゲート電圧の供給を行う画像処理装置、画像処理方法及び固体撮像装置を提供することを目的とする。
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、前記複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路とを有し、前記ゲート印加電圧変更回路は、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から、そして該蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では第2の電源から、前記複数のトランジスタの各ゲートへ、それぞれ予め決められた電圧を供給する。
【0006】
本発明の画像処理方法は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子により画像を撮像するための画像処理方法において、前記固体撮像素子における前記複数のトランジスタの各ゲートに印加される印加電圧を、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から供給し、前記蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では、前記複数のトランジスタの各ゲートに印加される前記印加電圧を、第2の電源から供給する。
【0007】
本発明の固体撮像装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、前記複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路と、第1の電圧と第2の電圧を生成するレギュレータとを有し、前記ゲート印加電圧変更回路は、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では前記レギュレータからの前記第1の電圧を、そして該蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では前記レギュレータからの前記第2の電圧を、前記複数のトランジスタの各ゲートへ、供給する。
【0008】
このような構成によれば、良質な画像を得られるようにするためのゲート電圧の供給を行う画像処理装置を実現することができる。
また、本発明の画像処理装置において、さらに、前記ゲート印加電圧変更回路は、前記固体撮像素子内に残留する前記キャリアを前記固体撮像素子から排出するクリア状態では第3の電源から、前記複数の前記トランジスタの各ゲートへ、予め決められた電圧を供給することが望ましい。
【0009】
また、本発明の画像処理装置において、さらに、前記複数のトランジスタの各ゲートに接続される複数のゲート電圧供給回路を有し、前記複数のゲート電圧供給回路には、前記ゲート印加電圧変更回路から変更された前記印加電圧の供給がされることが望ましい。
また、本発明の画像処理装置において、さらに、前記複数のトランジスタの各ゲートに接続される複数のゲート電圧供給回路を有し、前記複数のゲート電圧供給回路は、それぞれ前記ゲート印加電圧変更回路を含むことが望ましい。
このような構成によれば、さらに適切な画像を得ることができる。
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図1に基づき、本実施の形態に係わる画像処理装置の構成を説明する。
【0011】
図1は、固体撮像装置であるイメージセンサLSI(大規模集積回路)1と、信号処理装置である信号処理LSI2からなる画像処理装置の構成を示すブロック構成図である。イメージセンサLSI1は、2次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理LSI2へ供給する。信号処理LSI2は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【0012】
イメージセンサLSI1は、センサセルアレイ3と、クリアライン用シフトレジスタ4と、読み出しライン用シフトレジスタ5と、垂直ドライブ回路6と、昇圧回路7と、レギュレータ8と、蓄積信号用ラインメモリ9と、オフセット信号用ラインメモリ10と、水平シフトレジスタ11と、出力アンプ12と、タイミングジェネレータ13とを含む。タイミングジェネレータ13は、レジスタ14と3線シリアルインターフェース15を含む。
【0013】
イメージセンサLSI1のセンサセルアレイ3は、例えば、特開平11−195778号に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ13から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ3は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ3は、例えば、640×480のセルと、オプティカルブラック(OB)のための領域(OB領域)を含む。OB領域を含めると、センサアレイ3は例えば712×500のセルで構成される。そして、イメージセンサLSI1は、受光光量に応じた信号成分の電圧出力信号VOUTSと、オフセット成分に応じた電圧出力信号VOUTNの2つの出力信号を、信号処理LSI2へ供給する。
【0014】
垂直ドライブ回路6は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ5とクリアライン用シフトレジスタ4は、それぞれ読み出しラインとクリアラインを指定するための回路である。
レギュレータ8は、イメージセンサLSI1内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路7は、後述するように、センサセルアレイ3に対して必要な電圧を与えるために、レギュレータ8から供給された電圧を昇圧するための回路である。なお、イメージセンサLSI1のより詳細な説明は、図2を用いて後述する。
【0015】
信号処理LSI2は、差分アンプ回路16と、オプティカルブラック(以下、OBと略す。)クランプ回路17と、プログラマブルゲインアンプ回路(PGA)18と、アナログディジタル変換回路(ADC)19と、OB制御ロジック回路20と、輝度制御ロジック回路21と、輝度測光ロジック回路22と、レジスタ23と、イメージプロセッサ24と、シーケンサ25と、タイミングジェネレータ26とを含む。レジスタ23は、シャッタースピードデータ等のデータがストアされる。
【0016】
イメージセンサLSI1からのVOUTSとVOUTNの2つのアナログ信号は、差分アンプ回路16に入力される。信号処理LSI2の差分アンプ回路16は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、OBクランプ回路17へその差分電圧を出力する。
OBクランプ回路17は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ3内の予め決められた数画素分のセル、すなわちOB領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【0017】
PGA18は、例えば1デシベル単位でゲインを調整するための増幅器である。PGA18によって増幅された信号は、ADC19へ供給される。ADC19はPGA18の出力をディジタル信号に変換する。
OB領域の画素については、その画素の輝度データが、ADC19からディジタル信号としてOB制御ロジック回路20に供給される。OB制御ロジック回路20は、タイミングジェネレータ26からの制御信号に基づいて、ADC19からの信号を入力し、黒レベルの調整をするためにOBクランプ回路17へ制御信号を出力する。
【0018】
同様に、輝度測光ロジック回路22は、例えば、ADC19から供給される1フレーム内の全ての緑(G)の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック21に供給する。
輝度制御ロジック回路21は、輝度測光ロジック回路22から供給される輝度データに基づいて、PGA18へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路21は、レジスタ23へシャッタースピードのデータを書き込む。
【0019】
なお、レジスタ14とレジスタ23は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、3線シリアルインターフェース15を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理LSI2内のレジスタ23に書き込まれると、さらに、そのデータは、3線シリアルインターフェース15を介して、イメージセンサLSI1内のレジスタ14に転送されて書き込まれる。イメージセンサLSI1では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【0020】
例えば、イメージセンサLSI1側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅dlを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅dlを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅dlを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路21は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【0021】
信号処理LSI2には、システムクロック信号CLKINが供給され、そのシステムクロック信号CLKINに基づいて、タイミングジェネレータ26は、種々のタイミング信号を生成する。信号処理LSI2は、種々のタイミング信号の中から各種同期信号を、イメージセンサLSI1に供給する。同期信号としては、センサ駆動クロック信号SCLK、垂直同期信号VSYNC、水平同期信号HSYNCがある。イメージセンサLSI1はこれらの同期信号に基づいて同期を取って、画像信号を信号処理LSI2へ供給する。従って、SCLK、VSYNC、HSYNCの各信号は、システムクロック信号CLKINに依存する。
【0022】
信号処理LSI2のレジスタ23には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、I2C−Bus(アイスクエアシーバス)I/Fを介して入力され、ストアされる。
信号処理LSI2において、イメージプロセッサ24は、RGBの信号に基づいて画像を生成するための回路であり、シーケンサ25は、イメージプロセッサ24を駆動するための回路である。
【0023】
イメージセンサLSI1のタイミングジェネレータ13には、さらにクロック指定信号CLK_SELが、入力されるようになっている。CLK_SELは、イメージセンサLSI1が動作されるクロック周波数の指定を明示的に、イメージセンサLSI1に知らせるすなわちイメージセンサLSI1にクロックの高低指示を制御信号として入力する、ための信号である。CLK_SELに基づいて、タイミングジェネレータ13が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ13には、スタンバイ信号STANDBYが入力される。
【0024】
イメージセンサLSI1のレジスタ14には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが3線シリアルインターフェース15を介して入力され、ストアされる。
また、イメージセンサLSI1は、一つの制御信号として有効信号VALIDを信号処理LSI2のタイミングジェネレータ26へ供給する。VALIDは、イメージセンサLSI1から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサLSI1から出力されているので、そのデータを測光等に使用できることを、信号処理LSI2は知ることができる。
【0025】
次に、イメージセンサLSI1の構成について説明する。図2は、イメージセンサLSI1の構成を示す回路図である。
センサセルアレイ3は、m×n(m行n列)個のセルS11〜Smnからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードPDSと、光信号検出用絶縁ゲート型電界効果型トランジスタであるMOSトランジスタPDTrを含む。フォトダイオードPDSは、不純物拡散領域とウエル領域からなり、入射光に応じてホール(正孔)がウエル領域内に生じる。そのウエル領域は、光信号検出用MOSトランジスタPDTrと共有されており、光信号検出用MOSトランジスタPDTrのゲート領域を構成する。フォトダイオードPDSの不純物拡散領域と、光信号検出用MOSトランジスタPDTrのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平11−195778号公報に記載されている。
【0026】
センサセルアレイ3から光量に応じた信号を得るために、蓄積、読み出し及びクリアの3状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードPDSに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路7によって光信号検出用MOSトランジスタPDTrのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用MOSトランジスタPDTrがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値(ドレイン電圧VD=VG−Vthでゲート電圧VGがソース電圧より十分高い場合)となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、2次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【0027】
クリアライン用シフトレジスタ4は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ4には、クリアライン用シフトデータAV、クリアライン用シフトクロック信号VCLK_ASR、クリアライン用シフトレジスタリセット信号VSFRA_RSTが入力される。クリアライン用シフトレジスタ4は、マトリックス状のセンサセルアレイ3の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号VSA1ないしVSAmを出力する。
【0028】
読み出しライン用シフトレジスタ5は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ5には、読み出しライン用シフトデータBV、読み出しライン用シフトクロック信号VCLK_BSR、読み出しライン用シフトレジスタリセット信号VSFRB_RSTが入力される。読み出しライン用シフトレジスタ5は、マトリックス状のセンサセルアレイ3の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号VSB1ないしVSBmを出力する。
【0029】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータAVと読み出しライン用シフトデータBVが与えられることによって、クリアライン用シフトレジスタ4と読み出しライン用シフトレジスタ5は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータBVは、垂直同期信号VSYNCに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータBVとクリアライン用シフトデータAVとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ4と読み出しライン用シフトレジスタ5は、順番に選択信号を出力する。なお、後述するように、1フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の2つのラインが指定され、選択される。
【0030】
垂直ドライブ回路6は、ライン毎に、2つのAND回路31、32と、OR回路33と、バッファ回路34と、ドレイン・ゲート電圧供給回路VC1i(iは、1からmのいずれかである。以下、同じ。)とを含む。一つのAND回路31は、クリアライン選択信号VSAiとクリアライン選択イネーブル信号CLSとを入力とする。他方のAND回路32は、読み出しライン選択信号VSBiと、信号読み出し、クリア、ノイズ読み出しの3つの動作の読み出しライン選択イネーブル信号VSMとを入力とする。OR回路33は、各AND回路31、32の出力信号と蓄積時全ライン選択信号VGUPとを入力とする。バッファ回路34は、そのOR回路33からの出力信号を入力とする。各バッファ回路34の出力信号は、ライン選択信号VSCiとして、ドレイン・ゲート電圧供給回路VC1iへ供給される。
【0031】
ドレイン・ゲート電圧供給回路VC1iには、ライン選択信号VSCiに加えて、蓄積イネーブル信号SDI、読み出しイネーブル信号SDR2及びクリアパルス信号CLが入力される。ドレイン・ゲート電圧供給回路VC1iは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路VC1iは、各ラインの各セルに、ドレイン電圧VPDiと、ゲート電圧VPGiを供給する。このドレイン・ゲート電圧供給回路VC1iの詳細は後述する。
【0032】
ソース電圧供給回路VC2h(hは、1からnのいずれか。以下、同じ。)が、マトリックスの列毎に、設けられている。ソース電圧供給回路VC2hには、クリアパルス信号CL及びクリア前ゲートプリセット信号PRが入力される。ソース電圧供給回路VC2hは、各列の全セルのソースに、ソース電圧VPShを供給する。このソース電圧供給回路VC2hの詳細は後述する。
【0033】
各列に対応するソース線が蓄積信号用ラインメモリ9とオフセット信号用ラインメモリ10とに、ラインメモリデータロード信号LOADが入力されるスイッチSW1hを介して接続されている。
蓄積信号用ラインメモリ9は、各列に対応した選択回路HShを含む。各選択回路HShは、電荷蓄積用コンデンサC2と、読み込み用スイッチSW21と、リセット用スイッチSW22と、出力用スイッチSW23とを含む。
【0034】
オフセット信号用ラインメモリ10は、各列に対応した選択回路HNhを含む。各選択回路HNhは、電荷蓄積用コンデンサC3と、読み込み用スイッチSW31と、リセット用スイッチSW32と、出力用スイッチSW33とを含む。 蓄積信号用ラインメモリ9への蓄積信号用ラインメモリデータロード信号LOADSが入力されると、SW21がオンとなって、各ソース線から光量に応じた電圧がコンデンサC2に与えられ、コンデンサC2にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ5によって選択された1ライン分の画素信号が、LOADSに応じて、蓄積信号用ラインメモリ9にストアされる。
【0035】
蓄積信号用ラインメモリ9への蓄積信号用ラインメモリリセット信号RESSは、信号読み出し直前にコンデンサC2を予め決められた電圧VMPRにするための信号である。電圧VMPRは、リセット用スイッチSW22をオンにすることによって、レギュレータ8で生成された電源35からコンデンサC2に供給される。
【0036】
そして、水平シフトレジスタ11からの選択信号HSCANhによって、蓄積信号用ラインメモリ9の各選択回路HShのスイッチSW23は順番にオンされていく。オンされたSW23は、コンデンサC2に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ5で選択された1ラインの画素信号が、VOUTS信号として順番に出力アンプ36を介して出力される。
【0037】
オフセット信号用ラインメモリ10へのオフセット成分蓄積信号用ラインメモリデータロード信号LOADNが入力されると、スイッチSW31がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサC3にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ5によって選択された1ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号LOADNに応じて、オフセット信号用ラインメモリ10にストアされる。オフセット信号用ラインメモリ10へのオフセット信号用ラインメモリリセット信号RESNは、オフセット成分の信号の読み出し直前にコンデンサC3を予め決められた電圧VMPRにするための信号である。電圧VMPRは、リセット用スイッチSW32をオンにすることによって、レギュレータ8で生成された電源37からコンデンサC3に供給される。
【0038】
そして、水平シフトレジスタ11は、オフセット信号用ラインメモリ10の各選択回路HNhのスイッチSW33を順番にオンしていく。オンされたSW33は、コンデンサC3に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ5で選択された1ラインの画素信号のオフセット成分の信号が、VOUTN信号として順番に出力アンプ38を介して出力される。イメージセンサLSI1からのVOUTSとVOUTNの2つの電圧アナログ信号は、信号処理LSI2の差分アンプ回路16に入力される。
【0039】
図3は図2のドレイン・ゲート電圧供給回路VC11ないしVC1mの構成を示す回路図である。ドレイン・ゲート電圧供給回路VC1iは、NAND回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧VPDとゲート電圧VPGを出力する。
各ドレイン・ゲート電圧供給回路VC1iには、クリアパルス信号CL、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2が入力され、供給されているVCCSGHR、VCCSGHI、VCCSDR及びVCCSDIの電圧を用いて、後述する図5のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【0040】
センサセルアレイ3は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号SDIは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号SDR2は、蓄積期間以外の期間を示す信号SDRを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号VSCiは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号CLは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【0041】
図3において、クリアパルス信号CLがLレベルでライン選択信号VSCiがHレベルになるものとする。この場合には、PMOSトランジスタT1 、NMOSトランジスタT2 はオンとなり、PMOSトランジスタT3 はオフとなる。そうすると、ゲート電圧VPGiは電圧VCCSGHI又は電圧VCCSGHRとなる。なお、PMOSトランジスタT1 はエンハンスト型、NMOSトランジスタT2 はディプレッション型のMOSトランジスタである。
【0042】
逆に、クリアパルス信号CLがHレベルでライン選択信号VSCがLレベルの場合には、トランジスタT1,T2 はオフとなり、トランジスタT3 はオンとなる。この場合には、ゲート電圧VPGiはローレベルの電圧となる。なお、クリアパルス信号CL及びライン選択信号VSCiがHレベルの場合には、トランジスタT1,T2,T3 はオフとなり、ゲートはフローティング状態となる。
【0043】
また、クリアパルス信号CLがLレベルの場合又はライン選択信号VSCがLレベルの場合には、NMOSトランジスタT5 はオンとなる。各ラインのトランジスタT5のソースは共通接続されてCOMノードを構成する。トランジスタT5がオンの場合には、各ラインのドレインはCOMノードに接続されてフローティング状態となる。トランジスタT5がオンの場合において、蓄積イネーブル信号SDIがLレベルのときには、PMOSトランジスタT6とNMOSトランジスタT7 もオンとなって、ドレイン電圧VPDiは電圧VCCSDIとなる。また、トランジスタT5 がオン状態で、読み出しイネーブル信号SDR2がLレベルになると、PMOSトランジスタT4 もオンとなって、ドレイン電圧VPDiは電圧VCCSDRとなる。また、トランジスタT4 〜T7 のうちトランジスタT5 のみがオン状態の場合には、全てのドレインはフローティング状態のCOMノードに接続されてHizとなる。
【0044】
なお、トランジスタT1 には、蓄積イネーブル信号SDIがLレベルの場合にはNMOSトランジスタT8はオンとなって電圧VCCSGHIが供給され、信号SDRがLレベルの場合にはNMOSトランジスタT9はオンとなって電圧VCCSGHRが供給されるようになっている。
即ち、図3の回路は下記表1の状態を得る。なお、表1には、着目している信号のHレベルとLレベルのみ示されている。
【0045】
図4(a)は、図2のソース電圧供給回路VC21ないしVC2nの構成を示す回路図である。ソース電圧供給回路VC2hは、コンデンサとトランジスタを含み、各種入力信号に応じて、ソース電圧VPShを出力する。
図4(b)は,図4(a)におけるS1、S2、S3及びS4の信号を生成するための回路を示す。
各ソース電圧供給回路VC2hは、クリアパルス信号CLの反転信号S1〜S3と、プリセット信号PRの正転信号S4とが入力され、供給されているVCCSDB及びVCCVPSを用いて、図5のSOURCEバイアス電圧を発生して、各センサセルのソースに与える。
【0046】
図4(b)において、信号S1〜S3はクリアパルス信号CLの反転信号であり、プリセット信号PRの正転信号S4は、クリア前ゲートプリセット信号PRと同一論理レベルの信号である。クリアパルス信号CL及びクリア前ゲートプリセット信号PRがいずれもLレベルの場合には、反転信号S1〜S3はHレベルであり、プリセット信号PRの正転信号S4はLレベルである。従って、NMOSトランジスタT11,T13はオンであり、PMOSトランジスタT12,T14はオフであり、NMOSトランジスタT15はオフである。即ち、この場合には、トランジスタT14,T15がオフであるので、ソース電圧供給回路VC2hはソース電圧を供給しない。なお、この時点では、ND1点の電圧値はグランドレベル(GND)であり、ND2点の電圧値はVCCSDBである。
【0047】
また、クリアパルス信号CLがLレベルで、クリア前ゲートプリセット信号PRがHレベルの場合には、反転信号S1〜S3及びプリセット信号PRの正転信号S4はHレベルである。従って、トランジスタT11,T13,T15はオンであり、トランジスタT12,T14はオフである。即ち、この場合には、ソース電圧VPShは電圧VCCVPSとなり、また、ND1点の電圧値はグランドレベル(GND)であり、ND2点の電圧値はVCCSDBである。従って、この間、コンデンサC1 は電圧VCCSDBまで充電される。
【0048】
また、クリアパルス信号CLがHレベルで、クリア前ゲートプリセット信号PRがLレベルの場合には、反転信号S1〜S3及びプリセット信号PRの正転信号S4はLレベルである。従って、トランジスタT11,T13,T15はオフであり、トランジスタT12,T14はオンである。即ち、この場合には、ND2点の電圧がソース電圧VPShとなる。仮に、この場合の直前に、コンデンサC1の電圧がVCCSDBに充電されていれば、トランジスタT12がオンすることによってND1点は電圧VCCSDBになるので、ND2点の電圧値はVCCSDB×2となる。
【0049】
即ち、図4の回路は下記表2の状態を得る。
図5は、センサセルへ印加するバイアス電圧を説明するための図である。
図5は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図5ではバイアス電圧の観点から、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態に分けて示している。
【0050】
図5において、GATEは、セルのゲート電圧であり、選択状態と非選択状態の2つの状態を有する。SOURCEは、セルのソース電圧である。DRAINは、セルのドレイン電圧であり、選択状態と非選択状態の2つの状態を有する。
【0051】
まず、蓄積状態の場合について説明する。
“蓄積”の状態(以下、蓄積状態という。)のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がVCCSGHIである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路VC2hからのバイアス電圧の供給を受けないが、ゲートにVCCSGHIの電圧が印加され、光信号検出用MOSトランジスタPDTrがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧(VCCSDI)に等しくなる。
【0052】
次に、“リセット(S)”の状態(以下、RESS状態と略す。)の場合について説明する。
選択状態のセルの場合、RESS状態のとき、電圧値がLo(Lレベル)である電圧が、ゲートに印加される。RESS状態のときは、電圧値がVMPRである電圧が、ソースに印加される。選択状態のセルの場合、RESS状態のとき、ゲートにLoの電圧が印加され、光信号検出用MOSトランジスタPDTrがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス(HiZ)となる。
【0053】
また、非選択状態のセルの場合、RESS状態のときは、電圧値がLo(Lレベル)である電圧が、ゲートに印加される。あるセルが非選択状態で、RESS状態のときは、ドレインはHiZとなる。
“変調(S)”の状態(以下、LOADS状態と略す。)において、選択状態のセルの場合、電圧値がVCCSGHRである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がVCCSDRである電圧が、ドレインに印加され、電圧値が(VCCSGHR−VthS)である電圧が、ソースに出力される。LOADS状態では、(VCCSGHR<VCCSDR)の関係が成り立つバイアス電圧を印加する必要がある。
【0054】
また、非選択状態のセルの場合、LOADS状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
続いて、“プリセット”の状態(以下、PR状態と略す。)の場合について説明する。
選択状態のセルの場合、PR状態のとき、電圧値がVCCSGHRである電圧が、ゲートに印加される。PR状態のとき、電圧値がVCCVPSである電圧が、ソースに印加される。選択状態のセルの場合、PR状態のとき、光信号検出用MOSトランジスタPDTrがターンオンしているので、ドレインはソースと同じ電圧となる。
【0055】
また、非選択状態のセルの場合、PR状態のとき、電圧値がLoである電圧が、ゲートに印加され、ドレインはVCCVPSとなる。VSCiがLoレベルのライン(=非選択ライン)はT5がターンオンし、各ラインが共通ノード(COMノード)に接続されてCOMノードがHiZとなる。
【0056】
“クリア”の状態(以下、CL状態と略す。)において、選択状態のセルの場合、電圧値が(VCCSDB×2)である電圧が、ソースに印加され、光信号検出用MOSトランジスタPDTrがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が(VCCSGHR+VCCSDB×2)の電圧が、ゲートに印加される。
【0057】
また、非選択状態のセルの場合、CL状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
次に、“リセット(N)”の状態(以下、RESN状態と略す。)の場合について説明する。
選択状態のセルの場合、RESN状態のとき、電圧値がLoである電圧が、ゲートに印加される。RESN状態のとき、電圧値がVMPRである電圧が、ソースに印加される。選択状態のセルの場合、RESN状態のとき、ドレインはHiZとなる。
【0058】
また、非選択状態のセルの場合、RESN状態のとき、電圧値がLoである電圧が、ゲートに印加される。非選択状態のセルの場合、RESN状態のとき、ドレインはHiZとなる。
なお、クリアパルス信号CLがLレベルの期間では、図3のNMOSトランジスタT5がターンオンしている。従って、RESS状態でもNMOSトランジスタT5はターンオンしてドレインはCOMノードに接続される。読み出しイネーブル信号SDR2は、RESS状態とRESN状態でHレベルとなるので、PMOSトランジスタT4がターンオフし、COMノードはフローティングとなる。
【0059】
“変調(N)”の状態(以下、LOADN状態と略す。)において、選択状態のセルの場合、電圧値がVCCSGHRである電圧が、ゲートに印加される。LOADN状態のとき、電圧値がVCCSDRである電圧が、ドレインに印加され、電圧値が(VCCSGHR−VthN)である電圧が、ソースに出力される。
また、非選択状態のセルの場合、LOADN状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
LOADS状態と同様に、LOADN時も図3のT5がターンオンしているのでドレインはCOMノード(=HiZ)に接続される。
【0060】
図6は、センサの読み出しラインとクリアラインを説明するための図である。
図6に示すように、m×nの画素マトリックスにおいて、各ラインが第1のラインから第mのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第1ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号VSBiによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数dl に比例し、シャッタースピードの設定、すなわち、1H(Hは水平ライン数を示す。以下同じ。)からmHの範囲(あるいは(1フレーム+1H以上でもよい)の設定によって変更することができる。
【0061】
図7は、垂直同期信号VSYNCと水平同期信号HSYNCのタイミングを示すタイミングチャートである。
垂直同期信号VSYNCは、周期t1毎に発生される、t2時間長さのタイミングパルスである。水平同期信号HSYNCは、周期t3毎に発生される、t4時間長さのタイミングパルスである。垂直同期信号VSYNCと水平同期信号HSYNCは、信号処理LSI2のタイミングジェネレータ26からイメージセンサLSI1へ供給される。
【0062】
垂直同期信号VSYNCが供給されると、読み出しライン用シフトレジスタ5は、選択信号VSBiを順次出力する。垂直同期信号VSYNCの供給後の周期t1内において、水平同期信号HSYNCが、センサセルアレイ3のライン数(=m)だけ出力される。そして、水平同期信号HSYNCが出力されている期間t4内であってかつVGUPがLの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このVGUPがLの期間は、Hブランキング期間中の所定の期間に設定される。Hブランキング期間については、後で図9を用いて詳述する。
【0063】
周期t3内の期間t4後の期間t5内に、n個の信号成分とオフセット成分のアナログ信号VOUTSとVOUTNが出力される。
次に、イメージセンサLSI1のタイミングジェネレータ(以下、TGという)13の回路構成について図8を参照して説明する。
図8は、図1のイメージセンサLSI1のTG13の構成を示す回路ブロック図である。
【0064】
TGは、シリアルコントロールブロック71、マスタタイミング制御ブロック72、センサレジスタブロック73、シャッターコントロール部(シャッタスピード上限制御部)74、フレームコントロール部75、H・Vカウンタ76、垂直スキャン制御ブロック77、水平スキャン制御ブロック78、アナログ制御ブロック79を含む。
【0065】
シリアルコントロールブロック71には、当該シリアルコントロールブロック71と、信号処理LSI2のレジスタ14との間のインターフェース信号である3線シリアルI/F信号が入出力される。
マスタタイミング制御ブロック72には、信号処理LSI2のTG26からセンサ駆動クロックSCLK,水平同期信号HSYNC及び垂直同期信号VSYNCが入力される。またTG13には、信号処理LSI2からのクロック指定信号CLK_SELと、スタンバイ信号STANDBYが入力されている。
【0066】
シリアルコントロールブロック71は、信号処理LSI2のレジスタ23に書き込まれているシャッタスピードの設定データ,レギュレータ8の設定データ及びシステムクロック情報などをシリアルI/F信号として入力し、これらのデータについてライトデータ,ライトアドレス及びライトストローブ信号WRを出力し、センサレジスタブロック73に供給する。
前記センサレジスタブロック73は、上記の入力信号に応じて、ラインシャッタスピード設定信号,フレームシャッタスピード設定信号,フレームモード設定信号,クリアパルス幅制御設定信号,クリアパルス印加回数設定信号,ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック72は、前述の各種入力信号に基づいて、ピクセルクロック,水平リセットパルス,垂直リセットパルス及びリセット信号を出力する。
【0067】
シャッタコントロール部(シャッタスピード上限制御部)74には、センサレジスタブロック73からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
フレームコントロール部75には、前記マスタタイミング制御ブロック72からのピクセルクロック,垂直リセットパルス及びリセット信号と、前述のスタンバイ信号STANDBYが入力され、出力としてフレームカウント値,フレーム制御データ及びバリッド(VALID)制御信号を出力する。
また、H・Vカウンタ76には、前記マスタタイミング制御ブロック72からのピクセルクロック,水平リセットパルス,垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【0068】
垂直スキャン制御ブロック77には、入力として、前記シャッタコントロール部74からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部75からのフレームカウント値,フレーム制御データ及びバリッド(VALID)制御信号、前記センサレジスタブロック73からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック72からのピクセルクロック及びリセット信号、クロック指定信号CLK_SEL、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値が入力される。
【0069】
垂直スキャン制御ブロック77は、出力としてクリアライン用シフトデータAV,クリアライン用シフトクロックVCLK_ASR,クリアライン用シフトレジスタリセット信号VSFRA_RST,クリアライン選択イネーブル信号CLS,読み出しライン用シフトデータBV,読み出しライン用シフトクロックVCLK_BSR,読み出しライン用シフトレジスタリセット信号VSFRB_RST,読み出しライン選択イネーブル信号VSM,蓄積時全ライン選択信号VGUP,蓄積イネーブル信号SDI,読み出しイネーブル信号SDR,クリア前ゲートプリセット信号PR,クリアパルスCLを出力する。
【0070】
水平スキャン制御ブロック78には、入力として、前記フレームコントロール部75からのバリッド(VALID)制御信号、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック73からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック72からのピクセルクロック及びリセット信号、クロック指定信号CLK_SELが入力される。
【0071】
水平スキャン制御ブロック78は、出力としてラインメモリ選択用シフトデータAH,ラインメモリ選択用シフトクロックCIN,ラインメモリ選択イネーブル信号HSC_CK,蓄積信号用ラインメモリリセット信号RESS,蓄積信号用ラインメモリデータロード信号LOADS,オフセット用ラインメモリリセット信号RESN,オフセット用ラインメモリデータロード信号LOADNを出力する。
【0072】
上記のクロック指定信号CLK_SELは、システムクロック信号CLKINの周波数の高低を示す信号であるが、このCLK_SELは垂直スキャン制御ブロック77及び水平スキャン制御ブロック78に供給されている。各制御ブロック77及びク78では、クロック指定信号CLK_SELのH,Lレベルに応じて各ブロック77及びク78から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【0073】
アナログ制御ブロック79には、前記フレームコントロール部75からのバリッド(VALID)制御信号、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック73からのゲイン設定信号、スタンバイ信号STANDBYが入力され、出力としてアナログアンプゲイン制御信号,アンプ用駆動クロックCDL,スタンバイ制御信号を出力する。
【0074】
そして、前記フレームコントロール部75からのバリッド(VALID)制御信号はVALID信号としてTG13から信号処理LSI2へ出力されるようになっている。
また、前記センサレジスタブロック73からのレギュレータ電圧設定信号と、前記アナログ制御ブロック79からのスタンバイ制御信号とは、図1のイメージセンサLSI1のセンサ駆動バイアス発生用レギュレータ8に入力される。
【0075】
前記アナログ制御ブロック79からのアナログアンプゲイン制御信号とアンプ用駆動クロックCDLとは、図1のイメージセンサLSI1の出力アンプ12の制御用信号となる。
図9はセンサセルアレイ3の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ3は、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図9はこれらの各状態における信号の様子を示している。センサセルアレイ3は、図7の垂直同期信号VSNYC及び水平同期信号HSYNCを単位時間とした所定のフレームレートで動作する。
【0076】
図9の例では、あるラインカウント信号ROWCTにおいて、HSYNCが、ピクセルクロック信号PXLCTが1から80までLレベルであり、さらにPXLCTが5から22までがLOADS(リセット(S)+変調(S))状態に、PXLCTが27から44までがCL(プリセット+クリア)状態に、PXLCTが45から63までがLOADN(リセット(N)+変調(N))状態に割り当てられている。
【0077】
なお、各制御信号はTG13によって生成され出力される。TG13は、論理回路で構成されるが、その論理回路は、Verilog−HDL、VHDL等のHDL(Hardware Description Language:ハードウエア記述言語)を利用した設計システムを用いれば、自動設計することができる。
【0078】
先ず、蓄積状態について説明する。
図7に示すHブランキング期間中の所定期間(図9の第5ピクセル〜第63ピクセル)以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号VGUPはHレベルで、蓄積イネーブル信号SDI及びクリアパルス信号CLはLレベルである。図2に示すように、蓄積時全ライン選択信号VGUPがHレベルとなることによって全てのライン選択信号VSCiがHレベルとなり、ドレイン・ゲート電圧供給回路VC1iの動作を示す上記表1に示すように、ゲート電圧VPGiはVCCSGHIとなる。また、ドレイン電圧VPDiは電圧VCCSDIとなる。また、この期間には、クリア前ゲートプリセット信号PRもLレベルであり、ソース電圧供給回路VC2hの動作を示す上記表2に示すように、ソース電圧供給回路VC2hはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用MOSトランジスタPDTrがターンオンしドレイン電圧に一致する。
【0079】
Hブランキング期間の第5ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間(LOADS,CL,LOADN期間)においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【0080】
先ず、リセット(s)状態について説明する。図9に示すように、この期間においても、全てのセルに共通の設定が行われる。
図9に示すように、クリアパルス信号CL及びクリア前ゲートプリセット信号PRはLレベルであり、ソース電圧供給回路VC2hはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号RESSがハイアクティブとなり、図2のスイッチSW22がオンとなって、ラインメモリを構成するコンデンサC2 の端子電圧はVMPRにチャージされる。更に、蓄積信号用ラインメモリデータロード信号LOADS及びラインメモリデータロード信号LOADもハイアクティブとなり、スイッチSW21及びスイッチSW11がオンとなって、ソースラインを電圧VMPRで初期化する。
【0081】
一方、蓄積時全ライン選択信号VGUPはHからLに変化し、全てのライン選択信号VSCiはLレベルに変化する。従って、表1に示すように、ゲート電圧VPSGiは全てL(GND)レベルとなる。また、蓄積イネーブル信号SDIはHレベルであり、SDR2もHレベルであるため、表1に示すように、図3中のT5がターンオンしているので、全てのセルのドレインは共通に接続され(COMノード)、そのCOMノードはHiz状態となる。
【0082】
次に、変調(s)状態について説明する。
図9に示すように、CL,PRはLレベルを維持しており、ソース電圧供給回路VC2hはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号VSCiはLレベルのままであり、ゲート電圧はL(GND)レベルである。また、読み出しイネーブル信号SDR2もLレベルであるので、ドレイン電圧VPDiはVCCSDRとなる。
【0083】
読み出しラインについてはライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRがLレベルであるので、ゲート電圧VPGiはVCCSGHRである。ドレイン電圧VPDiはVCCSDRである。これにより、ソース電圧VPSiには電圧(VCCSGHR−VthS)が現れる。なお、VthSは、蓄積されたホールに応じて変化する。ソースラインの電圧(VCCSGHR−VthS)は、スイッチSW21を介してラインメモリを構成する各コンデンサC2 に蓄積される。
【0084】
次に、相関2重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去(クリア)するためのCL状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【0085】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRはLレベルであるので、ゲート電圧VPGiはVCCSGHRである。なお、非選択ラインについては、ライン選択信号VSCiがLレベルであるので、ゲート電圧はL(GND)レベルである。
また、クリアパルス信号CLはLレベルで、クリア前ゲートプリセット信号PRはHであるので、表2に示すように、全ソースラインの電圧VPShは電圧VCCVPS(例えば0V)にリセットされる。また、図4のコンデンサC1 は電圧VCCSDBがチャージされ、ND2点は電圧VCCSDBとなる。なお、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2はHレベルであるので、ドレインは、光信号検出用MOSトランジスタPDTrがターンオンして、ソースと同電位になる。
【0086】
次に、クリア状態においては、クリア前ゲートプリセット信号PRがHレベルからLレベルに変化し、クリアパルス信号CLがLレベルからHレベルに変化する。この場合には、表2に示すように、ソースラインは電圧VCCSDB×2に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号CL及びライン選択信号VSCiがHレベルであるので、表1に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧VPGiは(VCCSDB×2+VCCSGHR)となる。また、ドレインはプリセット状態時と同様に、光信号検出用MOSトランジスタPDTrがターンオンして、ソースと同電位になる。
【0087】
一方、非選択ラインについては、ゲート電圧VPGiはL(GND)レベルのままであり、ドレイン電圧VPDiは、トランジスタT4 がオンとなるので、VCCSDRとなる。
次に、リセット(N)状態を経て、変調(N)状態に移行する。これらのリセット(N)状態及び変調(N)状態は、夫々リセット(s)状態及び変調(s)状態と略同様の信号が設定される。即ち、リセット(N)状態においては、蓄積信号用ラインメモリリセット信号RESS,蓄積信号用ラインメモリデータロード信号LOADSに夫々代えてオフセット用ラインメモリリセット信号RESN,オフセット用ラインメモリデータロード信号LOADNがハイアクティブとなる。これにより、スイッチSW32がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサC3 がVMPRにチャージされる。更に、スイッチSW31及びスイッチSW11がオンとなって、ソースラインは電圧VMPRで初期化される。
【0088】
変調(N)状態においては、クリアパルス信号CL,クリア前ゲートプリセット信号PRはLレベルであり、ソース電圧供給回路VC2hはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号VSCiはLレベルであり、ゲート電圧VPGiはL(GND)である。また、読み出しイネーブル信号SDR2もLレベルであるので、ドレイン電圧VPDiはVCCSDRとなる。
【0089】
読み出しラインについてはライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRがLレベルであるので、ゲート電圧VPGiはVCCSGHRである。ドレイン電圧VPDiはVCCSDRである。これにより、ソース電圧VPShには電圧(VCCSGHR−VthN)が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧(VCCSGHR−VthN)は、スイッチSW31を介してラインメモリを構成する各コンデンサC3 に蓄積される。
【0090】
こうして、コンデンサC2 には信号成分が蓄積され、コンデンサC3 にはオフセット成分が蓄積される。水平シフトレジスタ11からの選択信号HSCANhによって、スイッチSW23,SW33が順番にオンになることで、コンデンサC2 ,C3 に蓄積された電圧が夫々出力アンプ36,38を介してVOUTS,VOUTNとして出力される。
【0091】
次に、ドレイン・ゲート電圧供給回路VC11ないしVC1mの構成の変形例を図10を用いて説明する。
図10に示すドレイン・ゲート電圧供給回路VC1iは、NOR回路、NAND回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧VPDとゲート電圧VPGを出力する。図10の回路は、図3の構成と異なり、ゲート電圧VPGiとして、3つの異なる電圧が供給されるように構成されている。
【0092】
各ドレイン・ゲート電圧供給回路には、クリアパルス信号CL、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2が入力され、供給されているVCCSGHI、VCCSGHR、VCCSGHPR、VCCSDR及びVCCSDIの電圧を用いて、各バイアス電圧が、各センサセルのドレインとゲートに与えられる。
図10において、クリアパルス信号CLがLレベルでライン選択信号VSCiがHレベルになるものとする。この場合には、NMOSトランジスタT22 はオンとなり、NMOSトランジスタT23 はオフとなる。
【0093】
このとき、VGUPがHレベルであると、PMOSトランジスタT28がオンとなって、ゲート電圧VPGiは電圧VCCSGHIとなる。また、SDR2又はCLがLレベルであると、PMOSトランジスタT28がオンとなり、ゲート電圧VPGiはVCCSGHIとなる。さらに、PRとVSCiがHレベルであると、PMOSトランジスタT21がオンとなって、ゲート電圧VPGiはVCCSGHPRとなる。
【0094】
逆に、クリアパルス信号CLがHレベルでライン選択信号VSCがLレベルの場合には、トランジスタT22 はオフとなり、トランジスタT23 はオンとなる。この場合には、ゲート電圧VPGiはローレベルの電圧となる。なお、クリアパルス信号CL及びライン選択信号VSCiがHレベルの場合には、トランジスタT23 はオフとなり、ゲートはフローティング状態となる。
【0095】
また、クリアパルス信号CLがLレベルの場合又はライン選択信号VSCがLレベルの場合には、NMOSトランジスタT25 はオンとなる。この場合において、蓄積イネーブル信号SDIがLレベルのときには、NMOSトランジスタT27 もオンとなって、ドレイン電圧VPDiは電圧VCCSDIとなる。また、トランジスタT25 がオン状態で、読み出しイネーブル信号SDR2がLレベルになると、PMOSトランジスタT24 もオンとなって、ドレイン電圧VPDiは電圧VCCSDRとなる。また、トランジスタT24 〜T27 のうちトランジスタT25 のみがオン状態の場合には、全てのセルのドレインは共通に接続され(COMノード)、そのCOMノードはHiz状態となる。
【0096】
以上のように、センサセルアレイ3の各セルのゲートに印加するゲート電圧VPGiは、3つの電源から選択されて供給されるように構成されている。従って、各状態において、各セルのゲートに異なる電圧が供給されるので、読み出し時のゲート電圧を高くすることが可能となるので、良好な画像を出力されることができる。
【0097】
以上のように、上述した実施の形態によれば、適切なゲート電圧の供給を行うので、良質な画像を得られるようにするための画像処理装置を実現できる。
尚、上記の実施の形態は、固体撮像素子として閾値電圧変調方式のMOS型イメージセンサを例に説明したが、閾値電圧変調方式のMOS型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる画像処理装置の構成を示すブロック図。
【図2】本発明の実施の形態に係わるイメージセンサLSIの構成を示す回路図。
【図3】ドレイン・ゲート電圧供給回路の構成を示す回路図。
【図4】ソース電圧供給回路の構成を示す回路図。
【図5】センサセルへ印加するバイアス電圧を説明するための図。
【図6】センサの読み出しラインとクリアラインを説明するための図。
【図7】垂直同期信号と水平同期信号のタイミングを示すタイミングチャート。
【図8】イメージセンサLSIのタイミングジェネレータの回路ブロック図。
【図9】Hブランキング期間における各信号のタイミングチャート。
【図10】ドレイン・ゲート電圧供給回路の変形例の構成を示す回路図。
【符号の説明】
1 イメージセンサLSI、2 信号処理LSI、3 センサセルアレイ、6 垂直ドライブ回路、9 蓄積信号用ラインメモリ、10 オフセット信号用ラインメモリ、13 タイミングジェネレータ
【発明の属する技術分野】
本発明は、画像処理装置、画像処理方法及び固体撮像装置に関する。特に、固体撮像素子により画像を撮像するための画像処理装置、画像処理方法及び固体撮像装置に関する。
【0002】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のMOS型固体撮像素子が、CCD(電荷結合素子)の高性能画質とCMOSの低消費電力とを兼ね備え、さらに高密度化および低コスト化を実現するものとして注目されている。
閾値電圧変調方式のMOS型固体撮像素子の技術は、例えば、特開平11−195778号公報に開示されている。閾値電圧変調方式のMOS型固体撮像素子では、初期化、蓄積及び読出の3つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【0003】
【特許文献1】
特開平11−195778号公報
【0004】
【発明が解決しようとする課題】
ところが、例えば、光発生電荷をキャリアポケットに蓄積させる蓄積期間の状態の選択ラインと、蓄積された光発生電荷に基づく画像信号を読み出す読出期間の状態の非選択ラインとの選択比を大きくするために、ゲート電圧を高くすると、ホールを充分に集められなくなり、良質な画質が得られなくなるという問題が生じる。
しかし、このような場合に、上述した特開平11−195778号では、良好な画質を得るためのゲート電圧の供給方法については特に言及されていない。
【0005】
【課題を解決するための手段】
そこで、本発明は、良質な画像を得られるようにするためのゲート電圧の供給を行う画像処理装置、画像処理方法及び固体撮像装置を提供することを目的とする。
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、前記複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路とを有し、前記ゲート印加電圧変更回路は、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から、そして該蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では第2の電源から、前記複数のトランジスタの各ゲートへ、それぞれ予め決められた電圧を供給する。
【0006】
本発明の画像処理方法は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子により画像を撮像するための画像処理方法において、前記固体撮像素子における前記複数のトランジスタの各ゲートに印加される印加電圧を、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から供給し、前記蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では、前記複数のトランジスタの各ゲートに印加される前記印加電圧を、第2の電源から供給する。
【0007】
本発明の固体撮像装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、前記複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路と、第1の電圧と第2の電圧を生成するレギュレータとを有し、前記ゲート印加電圧変更回路は、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では前記レギュレータからの前記第1の電圧を、そして該蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では前記レギュレータからの前記第2の電圧を、前記複数のトランジスタの各ゲートへ、供給する。
【0008】
このような構成によれば、良質な画像を得られるようにするためのゲート電圧の供給を行う画像処理装置を実現することができる。
また、本発明の画像処理装置において、さらに、前記ゲート印加電圧変更回路は、前記固体撮像素子内に残留する前記キャリアを前記固体撮像素子から排出するクリア状態では第3の電源から、前記複数の前記トランジスタの各ゲートへ、予め決められた電圧を供給することが望ましい。
【0009】
また、本発明の画像処理装置において、さらに、前記複数のトランジスタの各ゲートに接続される複数のゲート電圧供給回路を有し、前記複数のゲート電圧供給回路には、前記ゲート印加電圧変更回路から変更された前記印加電圧の供給がされることが望ましい。
また、本発明の画像処理装置において、さらに、前記複数のトランジスタの各ゲートに接続される複数のゲート電圧供給回路を有し、前記複数のゲート電圧供給回路は、それぞれ前記ゲート印加電圧変更回路を含むことが望ましい。
このような構成によれば、さらに適切な画像を得ることができる。
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図1に基づき、本実施の形態に係わる画像処理装置の構成を説明する。
【0011】
図1は、固体撮像装置であるイメージセンサLSI(大規模集積回路)1と、信号処理装置である信号処理LSI2からなる画像処理装置の構成を示すブロック構成図である。イメージセンサLSI1は、2次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理LSI2へ供給する。信号処理LSI2は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【0012】
イメージセンサLSI1は、センサセルアレイ3と、クリアライン用シフトレジスタ4と、読み出しライン用シフトレジスタ5と、垂直ドライブ回路6と、昇圧回路7と、レギュレータ8と、蓄積信号用ラインメモリ9と、オフセット信号用ラインメモリ10と、水平シフトレジスタ11と、出力アンプ12と、タイミングジェネレータ13とを含む。タイミングジェネレータ13は、レジスタ14と3線シリアルインターフェース15を含む。
【0013】
イメージセンサLSI1のセンサセルアレイ3は、例えば、特開平11−195778号に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ13から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ3は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ3は、例えば、640×480のセルと、オプティカルブラック(OB)のための領域(OB領域)を含む。OB領域を含めると、センサアレイ3は例えば712×500のセルで構成される。そして、イメージセンサLSI1は、受光光量に応じた信号成分の電圧出力信号VOUTSと、オフセット成分に応じた電圧出力信号VOUTNの2つの出力信号を、信号処理LSI2へ供給する。
【0014】
垂直ドライブ回路6は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ5とクリアライン用シフトレジスタ4は、それぞれ読み出しラインとクリアラインを指定するための回路である。
レギュレータ8は、イメージセンサLSI1内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路7は、後述するように、センサセルアレイ3に対して必要な電圧を与えるために、レギュレータ8から供給された電圧を昇圧するための回路である。なお、イメージセンサLSI1のより詳細な説明は、図2を用いて後述する。
【0015】
信号処理LSI2は、差分アンプ回路16と、オプティカルブラック(以下、OBと略す。)クランプ回路17と、プログラマブルゲインアンプ回路(PGA)18と、アナログディジタル変換回路(ADC)19と、OB制御ロジック回路20と、輝度制御ロジック回路21と、輝度測光ロジック回路22と、レジスタ23と、イメージプロセッサ24と、シーケンサ25と、タイミングジェネレータ26とを含む。レジスタ23は、シャッタースピードデータ等のデータがストアされる。
【0016】
イメージセンサLSI1からのVOUTSとVOUTNの2つのアナログ信号は、差分アンプ回路16に入力される。信号処理LSI2の差分アンプ回路16は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、OBクランプ回路17へその差分電圧を出力する。
OBクランプ回路17は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ3内の予め決められた数画素分のセル、すなわちOB領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【0017】
PGA18は、例えば1デシベル単位でゲインを調整するための増幅器である。PGA18によって増幅された信号は、ADC19へ供給される。ADC19はPGA18の出力をディジタル信号に変換する。
OB領域の画素については、その画素の輝度データが、ADC19からディジタル信号としてOB制御ロジック回路20に供給される。OB制御ロジック回路20は、タイミングジェネレータ26からの制御信号に基づいて、ADC19からの信号を入力し、黒レベルの調整をするためにOBクランプ回路17へ制御信号を出力する。
【0018】
同様に、輝度測光ロジック回路22は、例えば、ADC19から供給される1フレーム内の全ての緑(G)の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック21に供給する。
輝度制御ロジック回路21は、輝度測光ロジック回路22から供給される輝度データに基づいて、PGA18へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路21は、レジスタ23へシャッタースピードのデータを書き込む。
【0019】
なお、レジスタ14とレジスタ23は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、3線シリアルインターフェース15を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理LSI2内のレジスタ23に書き込まれると、さらに、そのデータは、3線シリアルインターフェース15を介して、イメージセンサLSI1内のレジスタ14に転送されて書き込まれる。イメージセンサLSI1では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【0020】
例えば、イメージセンサLSI1側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅dlを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅dlを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅dlを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路21は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【0021】
信号処理LSI2には、システムクロック信号CLKINが供給され、そのシステムクロック信号CLKINに基づいて、タイミングジェネレータ26は、種々のタイミング信号を生成する。信号処理LSI2は、種々のタイミング信号の中から各種同期信号を、イメージセンサLSI1に供給する。同期信号としては、センサ駆動クロック信号SCLK、垂直同期信号VSYNC、水平同期信号HSYNCがある。イメージセンサLSI1はこれらの同期信号に基づいて同期を取って、画像信号を信号処理LSI2へ供給する。従って、SCLK、VSYNC、HSYNCの各信号は、システムクロック信号CLKINに依存する。
【0022】
信号処理LSI2のレジスタ23には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、I2C−Bus(アイスクエアシーバス)I/Fを介して入力され、ストアされる。
信号処理LSI2において、イメージプロセッサ24は、RGBの信号に基づいて画像を生成するための回路であり、シーケンサ25は、イメージプロセッサ24を駆動するための回路である。
【0023】
イメージセンサLSI1のタイミングジェネレータ13には、さらにクロック指定信号CLK_SELが、入力されるようになっている。CLK_SELは、イメージセンサLSI1が動作されるクロック周波数の指定を明示的に、イメージセンサLSI1に知らせるすなわちイメージセンサLSI1にクロックの高低指示を制御信号として入力する、ための信号である。CLK_SELに基づいて、タイミングジェネレータ13が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ13には、スタンバイ信号STANDBYが入力される。
【0024】
イメージセンサLSI1のレジスタ14には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが3線シリアルインターフェース15を介して入力され、ストアされる。
また、イメージセンサLSI1は、一つの制御信号として有効信号VALIDを信号処理LSI2のタイミングジェネレータ26へ供給する。VALIDは、イメージセンサLSI1から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサLSI1から出力されているので、そのデータを測光等に使用できることを、信号処理LSI2は知ることができる。
【0025】
次に、イメージセンサLSI1の構成について説明する。図2は、イメージセンサLSI1の構成を示す回路図である。
センサセルアレイ3は、m×n(m行n列)個のセルS11〜Smnからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードPDSと、光信号検出用絶縁ゲート型電界効果型トランジスタであるMOSトランジスタPDTrを含む。フォトダイオードPDSは、不純物拡散領域とウエル領域からなり、入射光に応じてホール(正孔)がウエル領域内に生じる。そのウエル領域は、光信号検出用MOSトランジスタPDTrと共有されており、光信号検出用MOSトランジスタPDTrのゲート領域を構成する。フォトダイオードPDSの不純物拡散領域と、光信号検出用MOSトランジスタPDTrのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平11−195778号公報に記載されている。
【0026】
センサセルアレイ3から光量に応じた信号を得るために、蓄積、読み出し及びクリアの3状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードPDSに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路7によって光信号検出用MOSトランジスタPDTrのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用MOSトランジスタPDTrがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値(ドレイン電圧VD=VG−Vthでゲート電圧VGがソース電圧より十分高い場合)となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、2次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【0027】
クリアライン用シフトレジスタ4は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ4には、クリアライン用シフトデータAV、クリアライン用シフトクロック信号VCLK_ASR、クリアライン用シフトレジスタリセット信号VSFRA_RSTが入力される。クリアライン用シフトレジスタ4は、マトリックス状のセンサセルアレイ3の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号VSA1ないしVSAmを出力する。
【0028】
読み出しライン用シフトレジスタ5は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ5には、読み出しライン用シフトデータBV、読み出しライン用シフトクロック信号VCLK_BSR、読み出しライン用シフトレジスタリセット信号VSFRB_RSTが入力される。読み出しライン用シフトレジスタ5は、マトリックス状のセンサセルアレイ3の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号VSB1ないしVSBmを出力する。
【0029】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータAVと読み出しライン用シフトデータBVが与えられることによって、クリアライン用シフトレジスタ4と読み出しライン用シフトレジスタ5は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータBVは、垂直同期信号VSYNCに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータBVとクリアライン用シフトデータAVとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ4と読み出しライン用シフトレジスタ5は、順番に選択信号を出力する。なお、後述するように、1フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の2つのラインが指定され、選択される。
【0030】
垂直ドライブ回路6は、ライン毎に、2つのAND回路31、32と、OR回路33と、バッファ回路34と、ドレイン・ゲート電圧供給回路VC1i(iは、1からmのいずれかである。以下、同じ。)とを含む。一つのAND回路31は、クリアライン選択信号VSAiとクリアライン選択イネーブル信号CLSとを入力とする。他方のAND回路32は、読み出しライン選択信号VSBiと、信号読み出し、クリア、ノイズ読み出しの3つの動作の読み出しライン選択イネーブル信号VSMとを入力とする。OR回路33は、各AND回路31、32の出力信号と蓄積時全ライン選択信号VGUPとを入力とする。バッファ回路34は、そのOR回路33からの出力信号を入力とする。各バッファ回路34の出力信号は、ライン選択信号VSCiとして、ドレイン・ゲート電圧供給回路VC1iへ供給される。
【0031】
ドレイン・ゲート電圧供給回路VC1iには、ライン選択信号VSCiに加えて、蓄積イネーブル信号SDI、読み出しイネーブル信号SDR2及びクリアパルス信号CLが入力される。ドレイン・ゲート電圧供給回路VC1iは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路VC1iは、各ラインの各セルに、ドレイン電圧VPDiと、ゲート電圧VPGiを供給する。このドレイン・ゲート電圧供給回路VC1iの詳細は後述する。
【0032】
ソース電圧供給回路VC2h(hは、1からnのいずれか。以下、同じ。)が、マトリックスの列毎に、設けられている。ソース電圧供給回路VC2hには、クリアパルス信号CL及びクリア前ゲートプリセット信号PRが入力される。ソース電圧供給回路VC2hは、各列の全セルのソースに、ソース電圧VPShを供給する。このソース電圧供給回路VC2hの詳細は後述する。
【0033】
各列に対応するソース線が蓄積信号用ラインメモリ9とオフセット信号用ラインメモリ10とに、ラインメモリデータロード信号LOADが入力されるスイッチSW1hを介して接続されている。
蓄積信号用ラインメモリ9は、各列に対応した選択回路HShを含む。各選択回路HShは、電荷蓄積用コンデンサC2と、読み込み用スイッチSW21と、リセット用スイッチSW22と、出力用スイッチSW23とを含む。
【0034】
オフセット信号用ラインメモリ10は、各列に対応した選択回路HNhを含む。各選択回路HNhは、電荷蓄積用コンデンサC3と、読み込み用スイッチSW31と、リセット用スイッチSW32と、出力用スイッチSW33とを含む。 蓄積信号用ラインメモリ9への蓄積信号用ラインメモリデータロード信号LOADSが入力されると、SW21がオンとなって、各ソース線から光量に応じた電圧がコンデンサC2に与えられ、コンデンサC2にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ5によって選択された1ライン分の画素信号が、LOADSに応じて、蓄積信号用ラインメモリ9にストアされる。
【0035】
蓄積信号用ラインメモリ9への蓄積信号用ラインメモリリセット信号RESSは、信号読み出し直前にコンデンサC2を予め決められた電圧VMPRにするための信号である。電圧VMPRは、リセット用スイッチSW22をオンにすることによって、レギュレータ8で生成された電源35からコンデンサC2に供給される。
【0036】
そして、水平シフトレジスタ11からの選択信号HSCANhによって、蓄積信号用ラインメモリ9の各選択回路HShのスイッチSW23は順番にオンされていく。オンされたSW23は、コンデンサC2に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ5で選択された1ラインの画素信号が、VOUTS信号として順番に出力アンプ36を介して出力される。
【0037】
オフセット信号用ラインメモリ10へのオフセット成分蓄積信号用ラインメモリデータロード信号LOADNが入力されると、スイッチSW31がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサC3にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ5によって選択された1ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号LOADNに応じて、オフセット信号用ラインメモリ10にストアされる。オフセット信号用ラインメモリ10へのオフセット信号用ラインメモリリセット信号RESNは、オフセット成分の信号の読み出し直前にコンデンサC3を予め決められた電圧VMPRにするための信号である。電圧VMPRは、リセット用スイッチSW32をオンにすることによって、レギュレータ8で生成された電源37からコンデンサC3に供給される。
【0038】
そして、水平シフトレジスタ11は、オフセット信号用ラインメモリ10の各選択回路HNhのスイッチSW33を順番にオンしていく。オンされたSW33は、コンデンサC3に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ5で選択された1ラインの画素信号のオフセット成分の信号が、VOUTN信号として順番に出力アンプ38を介して出力される。イメージセンサLSI1からのVOUTSとVOUTNの2つの電圧アナログ信号は、信号処理LSI2の差分アンプ回路16に入力される。
【0039】
図3は図2のドレイン・ゲート電圧供給回路VC11ないしVC1mの構成を示す回路図である。ドレイン・ゲート電圧供給回路VC1iは、NAND回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧VPDとゲート電圧VPGを出力する。
各ドレイン・ゲート電圧供給回路VC1iには、クリアパルス信号CL、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2が入力され、供給されているVCCSGHR、VCCSGHI、VCCSDR及びVCCSDIの電圧を用いて、後述する図5のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【0040】
センサセルアレイ3は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号SDIは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号SDR2は、蓄積期間以外の期間を示す信号SDRを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号VSCiは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号CLは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【0041】
図3において、クリアパルス信号CLがLレベルでライン選択信号VSCiがHレベルになるものとする。この場合には、PMOSトランジスタT1 、NMOSトランジスタT2 はオンとなり、PMOSトランジスタT3 はオフとなる。そうすると、ゲート電圧VPGiは電圧VCCSGHI又は電圧VCCSGHRとなる。なお、PMOSトランジスタT1 はエンハンスト型、NMOSトランジスタT2 はディプレッション型のMOSトランジスタである。
【0042】
逆に、クリアパルス信号CLがHレベルでライン選択信号VSCがLレベルの場合には、トランジスタT1,T2 はオフとなり、トランジスタT3 はオンとなる。この場合には、ゲート電圧VPGiはローレベルの電圧となる。なお、クリアパルス信号CL及びライン選択信号VSCiがHレベルの場合には、トランジスタT1,T2,T3 はオフとなり、ゲートはフローティング状態となる。
【0043】
また、クリアパルス信号CLがLレベルの場合又はライン選択信号VSCがLレベルの場合には、NMOSトランジスタT5 はオンとなる。各ラインのトランジスタT5のソースは共通接続されてCOMノードを構成する。トランジスタT5がオンの場合には、各ラインのドレインはCOMノードに接続されてフローティング状態となる。トランジスタT5がオンの場合において、蓄積イネーブル信号SDIがLレベルのときには、PMOSトランジスタT6とNMOSトランジスタT7 もオンとなって、ドレイン電圧VPDiは電圧VCCSDIとなる。また、トランジスタT5 がオン状態で、読み出しイネーブル信号SDR2がLレベルになると、PMOSトランジスタT4 もオンとなって、ドレイン電圧VPDiは電圧VCCSDRとなる。また、トランジスタT4 〜T7 のうちトランジスタT5 のみがオン状態の場合には、全てのドレインはフローティング状態のCOMノードに接続されてHizとなる。
【0044】
なお、トランジスタT1 には、蓄積イネーブル信号SDIがLレベルの場合にはNMOSトランジスタT8はオンとなって電圧VCCSGHIが供給され、信号SDRがLレベルの場合にはNMOSトランジスタT9はオンとなって電圧VCCSGHRが供給されるようになっている。
即ち、図3の回路は下記表1の状態を得る。なお、表1には、着目している信号のHレベルとLレベルのみ示されている。
【0045】
図4(a)は、図2のソース電圧供給回路VC21ないしVC2nの構成を示す回路図である。ソース電圧供給回路VC2hは、コンデンサとトランジスタを含み、各種入力信号に応じて、ソース電圧VPShを出力する。
図4(b)は,図4(a)におけるS1、S2、S3及びS4の信号を生成するための回路を示す。
各ソース電圧供給回路VC2hは、クリアパルス信号CLの反転信号S1〜S3と、プリセット信号PRの正転信号S4とが入力され、供給されているVCCSDB及びVCCVPSを用いて、図5のSOURCEバイアス電圧を発生して、各センサセルのソースに与える。
【0046】
図4(b)において、信号S1〜S3はクリアパルス信号CLの反転信号であり、プリセット信号PRの正転信号S4は、クリア前ゲートプリセット信号PRと同一論理レベルの信号である。クリアパルス信号CL及びクリア前ゲートプリセット信号PRがいずれもLレベルの場合には、反転信号S1〜S3はHレベルであり、プリセット信号PRの正転信号S4はLレベルである。従って、NMOSトランジスタT11,T13はオンであり、PMOSトランジスタT12,T14はオフであり、NMOSトランジスタT15はオフである。即ち、この場合には、トランジスタT14,T15がオフであるので、ソース電圧供給回路VC2hはソース電圧を供給しない。なお、この時点では、ND1点の電圧値はグランドレベル(GND)であり、ND2点の電圧値はVCCSDBである。
【0047】
また、クリアパルス信号CLがLレベルで、クリア前ゲートプリセット信号PRがHレベルの場合には、反転信号S1〜S3及びプリセット信号PRの正転信号S4はHレベルである。従って、トランジスタT11,T13,T15はオンであり、トランジスタT12,T14はオフである。即ち、この場合には、ソース電圧VPShは電圧VCCVPSとなり、また、ND1点の電圧値はグランドレベル(GND)であり、ND2点の電圧値はVCCSDBである。従って、この間、コンデンサC1 は電圧VCCSDBまで充電される。
【0048】
また、クリアパルス信号CLがHレベルで、クリア前ゲートプリセット信号PRがLレベルの場合には、反転信号S1〜S3及びプリセット信号PRの正転信号S4はLレベルである。従って、トランジスタT11,T13,T15はオフであり、トランジスタT12,T14はオンである。即ち、この場合には、ND2点の電圧がソース電圧VPShとなる。仮に、この場合の直前に、コンデンサC1の電圧がVCCSDBに充電されていれば、トランジスタT12がオンすることによってND1点は電圧VCCSDBになるので、ND2点の電圧値はVCCSDB×2となる。
【0049】
即ち、図4の回路は下記表2の状態を得る。
図5は、センサセルへ印加するバイアス電圧を説明するための図である。
図5は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図5ではバイアス電圧の観点から、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態に分けて示している。
【0050】
図5において、GATEは、セルのゲート電圧であり、選択状態と非選択状態の2つの状態を有する。SOURCEは、セルのソース電圧である。DRAINは、セルのドレイン電圧であり、選択状態と非選択状態の2つの状態を有する。
【0051】
まず、蓄積状態の場合について説明する。
“蓄積”の状態(以下、蓄積状態という。)のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がVCCSGHIである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路VC2hからのバイアス電圧の供給を受けないが、ゲートにVCCSGHIの電圧が印加され、光信号検出用MOSトランジスタPDTrがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧(VCCSDI)に等しくなる。
【0052】
次に、“リセット(S)”の状態(以下、RESS状態と略す。)の場合について説明する。
選択状態のセルの場合、RESS状態のとき、電圧値がLo(Lレベル)である電圧が、ゲートに印加される。RESS状態のときは、電圧値がVMPRである電圧が、ソースに印加される。選択状態のセルの場合、RESS状態のとき、ゲートにLoの電圧が印加され、光信号検出用MOSトランジスタPDTrがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス(HiZ)となる。
【0053】
また、非選択状態のセルの場合、RESS状態のときは、電圧値がLo(Lレベル)である電圧が、ゲートに印加される。あるセルが非選択状態で、RESS状態のときは、ドレインはHiZとなる。
“変調(S)”の状態(以下、LOADS状態と略す。)において、選択状態のセルの場合、電圧値がVCCSGHRである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がVCCSDRである電圧が、ドレインに印加され、電圧値が(VCCSGHR−VthS)である電圧が、ソースに出力される。LOADS状態では、(VCCSGHR<VCCSDR)の関係が成り立つバイアス電圧を印加する必要がある。
【0054】
また、非選択状態のセルの場合、LOADS状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
続いて、“プリセット”の状態(以下、PR状態と略す。)の場合について説明する。
選択状態のセルの場合、PR状態のとき、電圧値がVCCSGHRである電圧が、ゲートに印加される。PR状態のとき、電圧値がVCCVPSである電圧が、ソースに印加される。選択状態のセルの場合、PR状態のとき、光信号検出用MOSトランジスタPDTrがターンオンしているので、ドレインはソースと同じ電圧となる。
【0055】
また、非選択状態のセルの場合、PR状態のとき、電圧値がLoである電圧が、ゲートに印加され、ドレインはVCCVPSとなる。VSCiがLoレベルのライン(=非選択ライン)はT5がターンオンし、各ラインが共通ノード(COMノード)に接続されてCOMノードがHiZとなる。
【0056】
“クリア”の状態(以下、CL状態と略す。)において、選択状態のセルの場合、電圧値が(VCCSDB×2)である電圧が、ソースに印加され、光信号検出用MOSトランジスタPDTrがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が(VCCSGHR+VCCSDB×2)の電圧が、ゲートに印加される。
【0057】
また、非選択状態のセルの場合、CL状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
次に、“リセット(N)”の状態(以下、RESN状態と略す。)の場合について説明する。
選択状態のセルの場合、RESN状態のとき、電圧値がLoである電圧が、ゲートに印加される。RESN状態のとき、電圧値がVMPRである電圧が、ソースに印加される。選択状態のセルの場合、RESN状態のとき、ドレインはHiZとなる。
【0058】
また、非選択状態のセルの場合、RESN状態のとき、電圧値がLoである電圧が、ゲートに印加される。非選択状態のセルの場合、RESN状態のとき、ドレインはHiZとなる。
なお、クリアパルス信号CLがLレベルの期間では、図3のNMOSトランジスタT5がターンオンしている。従って、RESS状態でもNMOSトランジスタT5はターンオンしてドレインはCOMノードに接続される。読み出しイネーブル信号SDR2は、RESS状態とRESN状態でHレベルとなるので、PMOSトランジスタT4がターンオフし、COMノードはフローティングとなる。
【0059】
“変調(N)”の状態(以下、LOADN状態と略す。)において、選択状態のセルの場合、電圧値がVCCSGHRである電圧が、ゲートに印加される。LOADN状態のとき、電圧値がVCCSDRである電圧が、ドレインに印加され、電圧値が(VCCSGHR−VthN)である電圧が、ソースに出力される。
また、非選択状態のセルの場合、LOADN状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
LOADS状態と同様に、LOADN時も図3のT5がターンオンしているのでドレインはCOMノード(=HiZ)に接続される。
【0060】
図6は、センサの読み出しラインとクリアラインを説明するための図である。
図6に示すように、m×nの画素マトリックスにおいて、各ラインが第1のラインから第mのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第1ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号VSBiによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数dl に比例し、シャッタースピードの設定、すなわち、1H(Hは水平ライン数を示す。以下同じ。)からmHの範囲(あるいは(1フレーム+1H以上でもよい)の設定によって変更することができる。
【0061】
図7は、垂直同期信号VSYNCと水平同期信号HSYNCのタイミングを示すタイミングチャートである。
垂直同期信号VSYNCは、周期t1毎に発生される、t2時間長さのタイミングパルスである。水平同期信号HSYNCは、周期t3毎に発生される、t4時間長さのタイミングパルスである。垂直同期信号VSYNCと水平同期信号HSYNCは、信号処理LSI2のタイミングジェネレータ26からイメージセンサLSI1へ供給される。
【0062】
垂直同期信号VSYNCが供給されると、読み出しライン用シフトレジスタ5は、選択信号VSBiを順次出力する。垂直同期信号VSYNCの供給後の周期t1内において、水平同期信号HSYNCが、センサセルアレイ3のライン数(=m)だけ出力される。そして、水平同期信号HSYNCが出力されている期間t4内であってかつVGUPがLの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このVGUPがLの期間は、Hブランキング期間中の所定の期間に設定される。Hブランキング期間については、後で図9を用いて詳述する。
【0063】
周期t3内の期間t4後の期間t5内に、n個の信号成分とオフセット成分のアナログ信号VOUTSとVOUTNが出力される。
次に、イメージセンサLSI1のタイミングジェネレータ(以下、TGという)13の回路構成について図8を参照して説明する。
図8は、図1のイメージセンサLSI1のTG13の構成を示す回路ブロック図である。
【0064】
TGは、シリアルコントロールブロック71、マスタタイミング制御ブロック72、センサレジスタブロック73、シャッターコントロール部(シャッタスピード上限制御部)74、フレームコントロール部75、H・Vカウンタ76、垂直スキャン制御ブロック77、水平スキャン制御ブロック78、アナログ制御ブロック79を含む。
【0065】
シリアルコントロールブロック71には、当該シリアルコントロールブロック71と、信号処理LSI2のレジスタ14との間のインターフェース信号である3線シリアルI/F信号が入出力される。
マスタタイミング制御ブロック72には、信号処理LSI2のTG26からセンサ駆動クロックSCLK,水平同期信号HSYNC及び垂直同期信号VSYNCが入力される。またTG13には、信号処理LSI2からのクロック指定信号CLK_SELと、スタンバイ信号STANDBYが入力されている。
【0066】
シリアルコントロールブロック71は、信号処理LSI2のレジスタ23に書き込まれているシャッタスピードの設定データ,レギュレータ8の設定データ及びシステムクロック情報などをシリアルI/F信号として入力し、これらのデータについてライトデータ,ライトアドレス及びライトストローブ信号WRを出力し、センサレジスタブロック73に供給する。
前記センサレジスタブロック73は、上記の入力信号に応じて、ラインシャッタスピード設定信号,フレームシャッタスピード設定信号,フレームモード設定信号,クリアパルス幅制御設定信号,クリアパルス印加回数設定信号,ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック72は、前述の各種入力信号に基づいて、ピクセルクロック,水平リセットパルス,垂直リセットパルス及びリセット信号を出力する。
【0067】
シャッタコントロール部(シャッタスピード上限制御部)74には、センサレジスタブロック73からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
フレームコントロール部75には、前記マスタタイミング制御ブロック72からのピクセルクロック,垂直リセットパルス及びリセット信号と、前述のスタンバイ信号STANDBYが入力され、出力としてフレームカウント値,フレーム制御データ及びバリッド(VALID)制御信号を出力する。
また、H・Vカウンタ76には、前記マスタタイミング制御ブロック72からのピクセルクロック,水平リセットパルス,垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【0068】
垂直スキャン制御ブロック77には、入力として、前記シャッタコントロール部74からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部75からのフレームカウント値,フレーム制御データ及びバリッド(VALID)制御信号、前記センサレジスタブロック73からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック72からのピクセルクロック及びリセット信号、クロック指定信号CLK_SEL、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値が入力される。
【0069】
垂直スキャン制御ブロック77は、出力としてクリアライン用シフトデータAV,クリアライン用シフトクロックVCLK_ASR,クリアライン用シフトレジスタリセット信号VSFRA_RST,クリアライン選択イネーブル信号CLS,読み出しライン用シフトデータBV,読み出しライン用シフトクロックVCLK_BSR,読み出しライン用シフトレジスタリセット信号VSFRB_RST,読み出しライン選択イネーブル信号VSM,蓄積時全ライン選択信号VGUP,蓄積イネーブル信号SDI,読み出しイネーブル信号SDR,クリア前ゲートプリセット信号PR,クリアパルスCLを出力する。
【0070】
水平スキャン制御ブロック78には、入力として、前記フレームコントロール部75からのバリッド(VALID)制御信号、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック73からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック72からのピクセルクロック及びリセット信号、クロック指定信号CLK_SELが入力される。
【0071】
水平スキャン制御ブロック78は、出力としてラインメモリ選択用シフトデータAH,ラインメモリ選択用シフトクロックCIN,ラインメモリ選択イネーブル信号HSC_CK,蓄積信号用ラインメモリリセット信号RESS,蓄積信号用ラインメモリデータロード信号LOADS,オフセット用ラインメモリリセット信号RESN,オフセット用ラインメモリデータロード信号LOADNを出力する。
【0072】
上記のクロック指定信号CLK_SELは、システムクロック信号CLKINの周波数の高低を示す信号であるが、このCLK_SELは垂直スキャン制御ブロック77及び水平スキャン制御ブロック78に供給されている。各制御ブロック77及びク78では、クロック指定信号CLK_SELのH,Lレベルに応じて各ブロック77及びク78から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【0073】
アナログ制御ブロック79には、前記フレームコントロール部75からのバリッド(VALID)制御信号、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック73からのゲイン設定信号、スタンバイ信号STANDBYが入力され、出力としてアナログアンプゲイン制御信号,アンプ用駆動クロックCDL,スタンバイ制御信号を出力する。
【0074】
そして、前記フレームコントロール部75からのバリッド(VALID)制御信号はVALID信号としてTG13から信号処理LSI2へ出力されるようになっている。
また、前記センサレジスタブロック73からのレギュレータ電圧設定信号と、前記アナログ制御ブロック79からのスタンバイ制御信号とは、図1のイメージセンサLSI1のセンサ駆動バイアス発生用レギュレータ8に入力される。
【0075】
前記アナログ制御ブロック79からのアナログアンプゲイン制御信号とアンプ用駆動クロックCDLとは、図1のイメージセンサLSI1の出力アンプ12の制御用信号となる。
図9はセンサセルアレイ3の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ3は、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図9はこれらの各状態における信号の様子を示している。センサセルアレイ3は、図7の垂直同期信号VSNYC及び水平同期信号HSYNCを単位時間とした所定のフレームレートで動作する。
【0076】
図9の例では、あるラインカウント信号ROWCTにおいて、HSYNCが、ピクセルクロック信号PXLCTが1から80までLレベルであり、さらにPXLCTが5から22までがLOADS(リセット(S)+変調(S))状態に、PXLCTが27から44までがCL(プリセット+クリア)状態に、PXLCTが45から63までがLOADN(リセット(N)+変調(N))状態に割り当てられている。
【0077】
なお、各制御信号はTG13によって生成され出力される。TG13は、論理回路で構成されるが、その論理回路は、Verilog−HDL、VHDL等のHDL(Hardware Description Language:ハードウエア記述言語)を利用した設計システムを用いれば、自動設計することができる。
【0078】
先ず、蓄積状態について説明する。
図7に示すHブランキング期間中の所定期間(図9の第5ピクセル〜第63ピクセル)以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号VGUPはHレベルで、蓄積イネーブル信号SDI及びクリアパルス信号CLはLレベルである。図2に示すように、蓄積時全ライン選択信号VGUPがHレベルとなることによって全てのライン選択信号VSCiがHレベルとなり、ドレイン・ゲート電圧供給回路VC1iの動作を示す上記表1に示すように、ゲート電圧VPGiはVCCSGHIとなる。また、ドレイン電圧VPDiは電圧VCCSDIとなる。また、この期間には、クリア前ゲートプリセット信号PRもLレベルであり、ソース電圧供給回路VC2hの動作を示す上記表2に示すように、ソース電圧供給回路VC2hはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用MOSトランジスタPDTrがターンオンしドレイン電圧に一致する。
【0079】
Hブランキング期間の第5ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間(LOADS,CL,LOADN期間)においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【0080】
先ず、リセット(s)状態について説明する。図9に示すように、この期間においても、全てのセルに共通の設定が行われる。
図9に示すように、クリアパルス信号CL及びクリア前ゲートプリセット信号PRはLレベルであり、ソース電圧供給回路VC2hはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号RESSがハイアクティブとなり、図2のスイッチSW22がオンとなって、ラインメモリを構成するコンデンサC2 の端子電圧はVMPRにチャージされる。更に、蓄積信号用ラインメモリデータロード信号LOADS及びラインメモリデータロード信号LOADもハイアクティブとなり、スイッチSW21及びスイッチSW11がオンとなって、ソースラインを電圧VMPRで初期化する。
【0081】
一方、蓄積時全ライン選択信号VGUPはHからLに変化し、全てのライン選択信号VSCiはLレベルに変化する。従って、表1に示すように、ゲート電圧VPSGiは全てL(GND)レベルとなる。また、蓄積イネーブル信号SDIはHレベルであり、SDR2もHレベルであるため、表1に示すように、図3中のT5がターンオンしているので、全てのセルのドレインは共通に接続され(COMノード)、そのCOMノードはHiz状態となる。
【0082】
次に、変調(s)状態について説明する。
図9に示すように、CL,PRはLレベルを維持しており、ソース電圧供給回路VC2hはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号VSCiはLレベルのままであり、ゲート電圧はL(GND)レベルである。また、読み出しイネーブル信号SDR2もLレベルであるので、ドレイン電圧VPDiはVCCSDRとなる。
【0083】
読み出しラインについてはライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRがLレベルであるので、ゲート電圧VPGiはVCCSGHRである。ドレイン電圧VPDiはVCCSDRである。これにより、ソース電圧VPSiには電圧(VCCSGHR−VthS)が現れる。なお、VthSは、蓄積されたホールに応じて変化する。ソースラインの電圧(VCCSGHR−VthS)は、スイッチSW21を介してラインメモリを構成する各コンデンサC2 に蓄積される。
【0084】
次に、相関2重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去(クリア)するためのCL状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【0085】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRはLレベルであるので、ゲート電圧VPGiはVCCSGHRである。なお、非選択ラインについては、ライン選択信号VSCiがLレベルであるので、ゲート電圧はL(GND)レベルである。
また、クリアパルス信号CLはLレベルで、クリア前ゲートプリセット信号PRはHであるので、表2に示すように、全ソースラインの電圧VPShは電圧VCCVPS(例えば0V)にリセットされる。また、図4のコンデンサC1 は電圧VCCSDBがチャージされ、ND2点は電圧VCCSDBとなる。なお、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2はHレベルであるので、ドレインは、光信号検出用MOSトランジスタPDTrがターンオンして、ソースと同電位になる。
【0086】
次に、クリア状態においては、クリア前ゲートプリセット信号PRがHレベルからLレベルに変化し、クリアパルス信号CLがLレベルからHレベルに変化する。この場合には、表2に示すように、ソースラインは電圧VCCSDB×2に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号CL及びライン選択信号VSCiがHレベルであるので、表1に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧VPGiは(VCCSDB×2+VCCSGHR)となる。また、ドレインはプリセット状態時と同様に、光信号検出用MOSトランジスタPDTrがターンオンして、ソースと同電位になる。
【0087】
一方、非選択ラインについては、ゲート電圧VPGiはL(GND)レベルのままであり、ドレイン電圧VPDiは、トランジスタT4 がオンとなるので、VCCSDRとなる。
次に、リセット(N)状態を経て、変調(N)状態に移行する。これらのリセット(N)状態及び変調(N)状態は、夫々リセット(s)状態及び変調(s)状態と略同様の信号が設定される。即ち、リセット(N)状態においては、蓄積信号用ラインメモリリセット信号RESS,蓄積信号用ラインメモリデータロード信号LOADSに夫々代えてオフセット用ラインメモリリセット信号RESN,オフセット用ラインメモリデータロード信号LOADNがハイアクティブとなる。これにより、スイッチSW32がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサC3 がVMPRにチャージされる。更に、スイッチSW31及びスイッチSW11がオンとなって、ソースラインは電圧VMPRで初期化される。
【0088】
変調(N)状態においては、クリアパルス信号CL,クリア前ゲートプリセット信号PRはLレベルであり、ソース電圧供給回路VC2hはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号VSCiはLレベルであり、ゲート電圧VPGiはL(GND)である。また、読み出しイネーブル信号SDR2もLレベルであるので、ドレイン電圧VPDiはVCCSDRとなる。
【0089】
読み出しラインについてはライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRがLレベルであるので、ゲート電圧VPGiはVCCSGHRである。ドレイン電圧VPDiはVCCSDRである。これにより、ソース電圧VPShには電圧(VCCSGHR−VthN)が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧(VCCSGHR−VthN)は、スイッチSW31を介してラインメモリを構成する各コンデンサC3 に蓄積される。
【0090】
こうして、コンデンサC2 には信号成分が蓄積され、コンデンサC3 にはオフセット成分が蓄積される。水平シフトレジスタ11からの選択信号HSCANhによって、スイッチSW23,SW33が順番にオンになることで、コンデンサC2 ,C3 に蓄積された電圧が夫々出力アンプ36,38を介してVOUTS,VOUTNとして出力される。
【0091】
次に、ドレイン・ゲート電圧供給回路VC11ないしVC1mの構成の変形例を図10を用いて説明する。
図10に示すドレイン・ゲート電圧供給回路VC1iは、NOR回路、NAND回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧VPDとゲート電圧VPGを出力する。図10の回路は、図3の構成と異なり、ゲート電圧VPGiとして、3つの異なる電圧が供給されるように構成されている。
【0092】
各ドレイン・ゲート電圧供給回路には、クリアパルス信号CL、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2が入力され、供給されているVCCSGHI、VCCSGHR、VCCSGHPR、VCCSDR及びVCCSDIの電圧を用いて、各バイアス電圧が、各センサセルのドレインとゲートに与えられる。
図10において、クリアパルス信号CLがLレベルでライン選択信号VSCiがHレベルになるものとする。この場合には、NMOSトランジスタT22 はオンとなり、NMOSトランジスタT23 はオフとなる。
【0093】
このとき、VGUPがHレベルであると、PMOSトランジスタT28がオンとなって、ゲート電圧VPGiは電圧VCCSGHIとなる。また、SDR2又はCLがLレベルであると、PMOSトランジスタT28がオンとなり、ゲート電圧VPGiはVCCSGHIとなる。さらに、PRとVSCiがHレベルであると、PMOSトランジスタT21がオンとなって、ゲート電圧VPGiはVCCSGHPRとなる。
【0094】
逆に、クリアパルス信号CLがHレベルでライン選択信号VSCがLレベルの場合には、トランジスタT22 はオフとなり、トランジスタT23 はオンとなる。この場合には、ゲート電圧VPGiはローレベルの電圧となる。なお、クリアパルス信号CL及びライン選択信号VSCiがHレベルの場合には、トランジスタT23 はオフとなり、ゲートはフローティング状態となる。
【0095】
また、クリアパルス信号CLがLレベルの場合又はライン選択信号VSCがLレベルの場合には、NMOSトランジスタT25 はオンとなる。この場合において、蓄積イネーブル信号SDIがLレベルのときには、NMOSトランジスタT27 もオンとなって、ドレイン電圧VPDiは電圧VCCSDIとなる。また、トランジスタT25 がオン状態で、読み出しイネーブル信号SDR2がLレベルになると、PMOSトランジスタT24 もオンとなって、ドレイン電圧VPDiは電圧VCCSDRとなる。また、トランジスタT24 〜T27 のうちトランジスタT25 のみがオン状態の場合には、全てのセルのドレインは共通に接続され(COMノード)、そのCOMノードはHiz状態となる。
【0096】
以上のように、センサセルアレイ3の各セルのゲートに印加するゲート電圧VPGiは、3つの電源から選択されて供給されるように構成されている。従って、各状態において、各セルのゲートに異なる電圧が供給されるので、読み出し時のゲート電圧を高くすることが可能となるので、良好な画像を出力されることができる。
【0097】
以上のように、上述した実施の形態によれば、適切なゲート電圧の供給を行うので、良質な画像を得られるようにするための画像処理装置を実現できる。
尚、上記の実施の形態は、固体撮像素子として閾値電圧変調方式のMOS型イメージセンサを例に説明したが、閾値電圧変調方式のMOS型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる画像処理装置の構成を示すブロック図。
【図2】本発明の実施の形態に係わるイメージセンサLSIの構成を示す回路図。
【図3】ドレイン・ゲート電圧供給回路の構成を示す回路図。
【図4】ソース電圧供給回路の構成を示す回路図。
【図5】センサセルへ印加するバイアス電圧を説明するための図。
【図6】センサの読み出しラインとクリアラインを説明するための図。
【図7】垂直同期信号と水平同期信号のタイミングを示すタイミングチャート。
【図8】イメージセンサLSIのタイミングジェネレータの回路ブロック図。
【図9】Hブランキング期間における各信号のタイミングチャート。
【図10】ドレイン・ゲート電圧供給回路の変形例の構成を示す回路図。
【符号の説明】
1 イメージセンサLSI、2 信号処理LSI、3 センサセルアレイ、6 垂直ドライブ回路、9 蓄積信号用ラインメモリ、10 オフセット信号用ラインメモリ、13 タイミングジェネレータ
Claims (6)
- フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、
前記複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路と、
を有し、前記ゲート印加電圧変更回路は、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から、そして該蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では第2の電源から、前記複数のトランジスタの各ゲートへ、それぞれ予め決められた電圧を供給するようにしたことを特徴とする画像処理装置。 - さらに、前記ゲート印加電圧変更回路は、前記固体撮像素子内に残留する前記キャリアを前記固体撮像素子から排出するクリア状態では第3の電源から、前記複数の前記トランジスタの各ゲートへ、予め決められた電圧を供給するようにしたことを特徴とする請求項1に記載の画像処理装置。
- さらに、前記複数のトランジスタの各ゲートに接続される複数のゲート電圧供給回路を有し、
前記複数のゲート電圧供給回路には、前記ゲート印加電圧変更回路から変更された前記印加電圧の供給されること特徴とする請求項1又は請求項2に記載の画像処理装置。 - さらに、前記複数のトランジスタの各ゲートに接続される複数のゲート電圧供給回路を有し、
前記複数のゲート電圧供給回路は、それぞれ前記ゲート印加電圧変更回路を含むこと特徴とする請求項1又は請求項2に記載の画像処理装置。 - フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子により画像を撮像するための画像処理方法において、
前記固体撮像素子における前記複数のトランジスタの各ゲートに印加される印加電圧を、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では第1の電源から供給し、
前記蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では、前記複数のトランジスタの各ゲートに印加される前記印加電圧を、第2の電源から供給するようにしたことを特徴とする画像処理方法。 - フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列された固体撮像素子と、
前記複数のトランジスタの各ゲートに印加される印加電圧を変更するゲート印加電圧変更回路と、
第1の電圧と第2の電圧を生成するレギュレータと、
を有し、前記ゲート印加電圧変更回路は、受光した光に応じて前記フォトダイオードにキャリアを生じさせる蓄積状態では前記レギュレータからの前記第1の電圧を、そして該蓄積状態において蓄積されたキャリアに応じた信号を読み出す読み出し状態では前記レギュレータからの前記第2の電圧を、前記複数のトランジスタの各ゲートへ、供給するようにしたことを特徴とする固体撮像装置。
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