JP4299352B2

JP4299352B2 - Digital processing equipment

Info

Publication number: JP4299352B2
Application number: JP2007095416A
Authority: JP
Inventors: 司古幡; 毅塩原
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2006-03-31
Filing date: 2007-03-30
Publication date: 2009-07-22
Anticipated expiration: 2027-03-30
Also published as: JP2007295554A

Description

本発明は、アナログ／ディジタル（Ａ／Ｄ）変換器によってアナログ信号を取得するディジタル処理装置のスプリアス低減方式に係り、特にＰＬＬ方式の周波数シンセサイザにおけるＡ／Ｄ変換器の誤動作防止に関する。 The present invention relates to a spurious reduction method of a digital processing apparatus that acquires an analog signal by an analog / digital (A / D) converter, and more particularly to prevention of malfunction of an A / D converter in a PLL frequency synthesizer.

この種のディジタル処理装置には、例えば、携帯電話などの無線通信装置、波形解析装置や周波数シンセサイザなどがある。周波数シンセサイザは、図１８に示すＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）を応用した装置があり、さらに位相比較機能をＰＬＤ（プログラマブルロジックデバイス）で構成したものがある。同図において、ＰＬＬは、電圧制御発振器１０１の発振出力を分周器１０２により１／Ｎに分周してその分周出力を位相比較器１０３の一方の入力端に入力すると共に、基準信号発生器である例えば水晶発振器１０４の発振出力を分周器１００にて１／Ｍに分周してその分周出力を位相比較器１０３の他方の入力端に入力し、その比較信号をループフィルタ１０５を介して電圧制御発振器１０１にフィードバックする。このＰＬＬがロックすると電圧制御発振器１０１の発振出力の周波数ｆvcoと水晶発振器１０４の発振出力の周波数ｆ₀とは、ｆvco／Ｎ＝ｆ₀／Ｍの関係にあるので、ｆvco＝（Ｎ／Ｍ）ｆ₀となる。分周器１０２はプログラマブルカウンタにより構成されていて外部よりディジタルデータで分周比Ｎを設定できることから、ｆvcoの周波数を自由に設定できることになる。周波数シンセサイザとしては、分周器１００、１０２の分周比を外部回路で切換えること、さらにはＰＬＬを多段構成とすることで電圧制御発振器１０１の出力周波数を１ＭＨｚきざみ等で広い周波数範囲に切換可能にする。 Examples of this type of digital processing device include a wireless communication device such as a mobile phone, a waveform analysis device, and a frequency synthesizer. As a frequency synthesizer, there is a device to which a PLL (Phase Locked Loop) shown in FIG. 18 is applied, and there is a device in which a phase comparison function is configured by a PLD (programmable logic device). In the figure, the PLL frequency-divides the oscillation output of the voltage controlled oscillator 101 into 1 / N by the frequency divider 102 and inputs the frequency-divided output to one input terminal of the phase comparator 103 and generates a reference signal. For example, the oscillation output of the crystal oscillator 104 is divided into 1 / M by the frequency divider 100, and the divided output is input to the other input terminal of the phase comparator 103, and the comparison signal is input to the loop filter 105. Is fed back to the voltage controlled oscillator 101. When the PLL is locked, the frequency fvco of the oscillation output of the voltage controlled oscillator 101 and the frequency f ₀ of the oscillation output of the crystal oscillator 104 are in a relationship of fvco / N = f ₀ / M, so fvco = (N / M) the f _0. The frequency divider 102 is composed of a programmable counter, and the frequency division ratio N can be set by digital data from the outside. Therefore, the frequency of fvco can be set freely. As a frequency synthesizer, the frequency dividing ratio of the frequency dividers 100 and 102 can be switched by an external circuit, and further, the output frequency of the voltage controlled oscillator 101 can be switched to a wide frequency range in increments of 1 MHz by using a multi-stage PLL. To.

以上のＰＬＬ方式になる周波数シンセサイザにおいて、位相比較器１０３の位相比較機能をディジタル処理で行う場合、電圧制御発振器１０１の発振出力をＡ／Ｄ変換器によりディジタル信号に変換し、このディジタル信号と水晶発振器１０４の発振出力（クロック信号）とをディジタル処理回路に取り込み、位相比較処理を行い、この比較結果をＤ／Ａ変換器でアナログ信号に戻して電圧制御発振器１０１の電圧制御信号にする。 In the frequency synthesizer using the PLL method described above, when the phase comparison function of the phase comparator 103 is performed by digital processing, the oscillation output of the voltage controlled oscillator 101 is converted into a digital signal by the A / D converter, and the digital signal and the crystal The oscillation output (clock signal) of the oscillator 104 is taken into a digital processing circuit, phase comparison processing is performed, and the comparison result is converted back to an analog signal by a D / A converter to be a voltage control signal of the voltage controlled oscillator 101.

しかし上記の周波数シンセサイザにはスプリアスノイズが現れ、装置の性能低下になる。この理由は、Ａ／Ｄ変換器におけるホールド電流が大きい場合と小さい場合とがある周期をもって繰り返され、このことが要因になっていると考えている。 However, spurious noise appears in the above-described frequency synthesizer, which degrades the performance of the apparatus. This reason is considered to be caused by the fact that the hold current in the A / D converter is repeated with a certain period when the hold current is large and when the hold current is small.

一方特許文献１には、互いに無相関なＭ系列の擬似乱数を発生させ、これらをディジタル的に加算し、これをＤ／Ａ変換してアナログ入力信号とアナログ的に加算してＡ／Ｄ変換器の入力とすることが記載されている。しかし帯域ノイズ発生器を用いていないので、Ａ／Ｄ変換器の出力周波数においてもかなり大きな出力レベルが発生している。この回路はデバイスの中にて用いられるものであり、Ａ／Ｄ変換器のホールド電流の充放電に伴うスプリアス発生の抑制に用いると、次段の信号処理に影響を及ぼす。 On the other hand, Patent Document 1 generates M-sequence pseudo-random numbers that are uncorrelated with each other, adds them digitally, D / A converts them, and adds them to an analog input signal to perform A / D conversion. It is described as an input to the instrument. However, since no band noise generator is used, a considerably large output level is generated even at the output frequency of the A / D converter. This circuit is used in the device, and when used to suppress spurious generation associated with charge / discharge of the hold current of the A / D converter, it affects the signal processing of the next stage.

特開平６−１３２８２５号公報JP-A-6-132825

本発明の目的は、周期性の高いアナログ信号をＡ／Ｄ変換器でディジタル信号に変換してディジタル処理する装置において、Ａ／Ｄ変換器の誤動作によるスプリアス発生を低減したディジタル処理装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a digital processing apparatus that reduces spurious generation due to malfunction of an A / D converter in an apparatus that converts an analog signal with high periodicity into a digital signal by an A / D converter. There is.

本発明のディジタル処理装置は、
周期性の高いアナログ入力信号が入力されるアナログ／ディジタル変換器と、
所定の周波数帯域にてノイズを発生する帯域ノイズ発生器と、
この帯域ノイズ発生器にて発生したノイズを前記アナログ／ディジタル変換器の入力信号に加算するための加算器と、
前記アナログ／ディジタル変換器によって変換したディジタル信号を基にディジタル処理を行うディジタル処理部と、
前記アナログ／ディジタル変換器の入力側に設けられた電圧制御発振器と、
前記ディジタル処理部の出力側に設けられたディジタル／アナログ変換器と、を備え、
前記帯域ノイズ発生器から出力されるノイズの周波数帯域は、前記ディジタル処理部におけるディジタル信号処理に影響を及ぼさない帯域であり、
前記ディジタル処理部により処理された信号を前記ディジタル／アナログ変換器を介して電圧制御発振器に帰還することによりＰＬＬループを形成することを特徴としている。本発明の具体的な態様としては例えばＰＬＬ装置を挙げることができる。このようなＰＬＬ装置としては、例えば周波数シンセサイザを挙げることができる。
The digital processing device of the present invention comprises:
An analog / digital converter to which an analog input signal with high periodicity is input;
A band noise generator for generating noise in a predetermined frequency band;
An adder for adding noise generated by the band noise generator to an input signal of the analog / digital converter;
A digital processing unit for performing digital processing based on the digital signal converted by the analog / digital converter;
A voltage controlled oscillator provided on the input side of the analog / digital converter;
A digital / analog converter provided on the output side of the digital processing unit, and
Frequency band of the noise outputted from the band noise generator, Ri band der not affecting the digital signal processing in the digital processor,
A PLL loop is formed by feeding back the signal processed by the digital processing unit to the voltage controlled oscillator via the digital / analog converter . Specific examples of the present invention include a PLL device . The PLL device such as this, can be, for example, frequency synthesizer.

以上のとおり、本発明によれば、帯域ノイズ発生器からのノイズをＡ／Ｄ変換器の入力側に加え、前記ノイズの周波数帯域は、前記ディジタル処理部におけるディジタル信号処理に影響を及ぼさない帯域であるから、周期性の高いアナログ信号を入力するＡ／Ｄ変換器の誤動作によるスプリアス発生を低減できる。 As described above, according to the present invention, the noise from the band noise generator is added to the input side of the A / D converter, and the frequency band of the noise does not affect the digital signal processing in the digital processing unit. Therefore, it is possible to reduce the occurrence of spurious due to the malfunction of the A / D converter that inputs an analog signal with high periodicity.

図１は、本発明のディジタル処理装置を周波数シンセサイザに適用した実施形態を示す図である。この周波数シンセサイザは新規な原理に基づいて動作するものであるが、本発明はこの種の周波数シンセサイザに適用することに限らず、周期性の高い入力信号をＡ／Ｄ変換し、その出力をディジタル処理する装置に広く適用できるものである。このため本発明の説明に入る前にこの新規な周波数シンセサイザの概要を簡単に説明しておくにとどめ、本発明の説明を終えた後、周波数シンセサイザの詳細な構成を記載しておくこととする。 FIG. 1 is a diagram showing an embodiment in which a digital processing apparatus of the present invention is applied to a frequency synthesizer. Although this frequency synthesizer operates based on a novel principle, the present invention is not limited to this type of frequency synthesizer, and A / D conversion is performed on an input signal having a high periodicity, and its output is digitally converted. The present invention can be widely applied to a processing apparatus. For this reason, only the outline of the novel frequency synthesizer will be briefly described before the description of the present invention, and after the description of the present invention, the detailed configuration of the frequency synthesizer will be described. .

先ず図１を参照しながら周波数シンセサイザの動作原理について概略的に説明する。図１中、１は、電圧制御発振部である電圧制御発振器であり、供給電圧に応じた周波数の矩形波である周波数信号を出力する。電圧制御発振器１からの周波数信号は分周手段２にて１／Ｎ（Ｎは整数）に分周され、更に正弦波に変換され、ディジタル信号に変換される。この変換は、回転ベクトル取り出し手段２０により、前記周波数信号の周波数に応じた周波数（速度）で回転する回転ベクトルが取り出される処理に相当する。 First, the operation principle of the frequency synthesizer will be schematically described with reference to FIG. In FIG. 1, reference numeral 1 denotes a voltage controlled oscillator which is a voltage controlled oscillator, which outputs a frequency signal which is a rectangular wave having a frequency corresponding to a supply voltage. The frequency signal from the voltage controlled oscillator 1 is frequency-divided to 1 / N (N is an integer) by the frequency dividing means 2, further converted into a sine wave, and converted into a digital signal. This conversion corresponds to a process in which the rotation vector extracting means 20 extracts a rotation vector that rotates at a frequency (speed) corresponding to the frequency of the frequency signal.

回転ベクトル取り出し手段２０の後段の周波数差取り出し手段３０は、前記回転ベクトルの周波数と、電圧制御発振器１の出力周波数が設定周波数になったときの回転ベクトルの周波数ｆｒとの差を取り出す。周波数差を取り出す手法としては、例えば電圧制御発振器１の出力周波数が設定周波数になったときに回転ベクトル取り出し手段２０にて取り出される回転ベクトルの回転方向とは逆方向に周波数ｆｒで回転する逆回転ベクトルを作成し、前記回転ベクトルと逆回転ベクトルとを乗算してその周波数差を取り出す手法が挙げられる。 The frequency difference extraction means 30 following the rotation vector extraction means 20 extracts the difference between the frequency of the rotation vector and the frequency fr of the rotation vector when the output frequency of the voltage controlled oscillator 1 reaches the set frequency. As a method of extracting the frequency difference, for example, when the output frequency of the voltage controlled oscillator 1 reaches the set frequency, reverse rotation that rotates at the frequency fr in the direction opposite to the rotation direction of the rotation vector extracted by the rotation vector extraction means 20 is performed. There is a method of creating a vector and multiplying the rotation vector and the reverse rotation vector to extract the frequency difference.

また、逆回転ベクトルで回転ベクトルの周波数をある程度落としておいて、残りの周波数差分を例えば回転ベクトルの速度を近似式で検出するようにしてもよい。このような例をより具体化した例を挙げると、回転ベクトルの周波数をｆｒに一致させる調整（周波数差取り出し手段３０により周波数差を取り出す調整工程）を、粗調整と微調整とに分ける。そして粗調整のための周波数刻みｆａの整数倍の周波数のうち、電圧制御発振器１の出力周波数が設定値になったときの前記回転ベクトルの周波数に最も近い周波数ｎ・ｆａ（ｎは整数）を予め計算して、周波数ｎ・ｆａで逆回転する逆回転ベクトルを前記回転ベクトルに乗算して、前記回転ベクトルの周波数から逆回転ベクトルの周波数を差し引いた周波数の微速回転ベクトルを取り出す。そして前記周波数刻みｆａよりも小さい微調整のための周波数刻みｆｂの整数倍のうち、ｆｒと前記周波数ｎ・ｆａとの差に最も近い周波数ｍ・ｆｂ（ｍは整数）とを計算し、前記微速回転ベクトルの周波数と周波数ｍ・ｆｂとの差を取り出し、こうして回転ベクトル取り出し手段により得られた回転ベクトルの周波数とｆｒとの差が求められる。 Alternatively, the rotation vector frequency may be reduced to some extent by the reverse rotation vector, and the remaining frequency difference may be detected, for example, by the approximate expression of the rotation vector speed. As a more specific example, such an adjustment that adjusts the frequency of the rotation vector to fr (adjustment step for extracting the frequency difference by the frequency difference extracting means 30) is divided into rough adjustment and fine adjustment. The frequency n · fa (n is an integer) that is closest to the frequency of the rotation vector when the output frequency of the voltage controlled oscillator 1 reaches a set value among the frequencies that are integral multiples of the frequency increment fa for coarse adjustment. By calculating in advance and multiplying the rotation vector by a reverse rotation vector that reversely rotates at the frequency n · fa, a slow rotation vector having a frequency obtained by subtracting the frequency of the reverse rotation vector from the frequency of the rotation vector is extracted. Of the integer multiples of the frequency step fb for fine adjustment smaller than the frequency step fa, the frequency m · fb (m is an integer) closest to the difference between fr and the frequency n · fa is calculated, The difference between the frequency of the slow speed rotation vector and the frequency m · fb is taken out, and thus the difference between the frequency of the rotation vector obtained by the rotation vector taking-out means and fr is obtained.

以上の一連の計算は、図示しないパラメータ出力部にて計算される。なおこのように周波数差を取り出す調整工程を粗調整と微調整とに分ける場合には、回転ベクトルの周波数がｆｒに近付いてきたときに正確な周波数差を得ることができる利点や、周波数の検出の演算が簡単になるという利点などがある。この点は後述の図８の具体例により明らかにされる。 The above series of calculations is performed by a parameter output unit (not shown). When the adjustment process for extracting the frequency difference is divided into rough adjustment and fine adjustment in this way, there is an advantage that an accurate frequency difference can be obtained when the frequency of the rotation vector approaches fr, and the frequency detection. There is an advantage such that the calculation of is simplified. This point will be clarified by a specific example of FIG.

そして周波数差取り出し手段３０により取り出された周波数差に対応する電圧は積分手段であるループフィルタ４０から電圧制御発振器１の入力側に負帰還され、この電圧分だけ、周波数引き込み用の電圧出力部１１から電圧制御発振器１の入力電圧が差し引かれる。言い換えれば、装置の立ち上げときには、電圧制御発振器１に周波数引き込み用の電圧を供給し、ループが動作すると、前記周波数差に対応する電圧がループフィルタ４０で積分されその積分値に応じた電圧が加算されて電圧制御発振器１に入力され、出力周波数が設定周波数に近づくにつれて前記周波数差が小さくなる。やがて前記積分値の増え方も小さくなり、前記周波数差がゼロになったときにＰＬＬがロックされ、電圧制御発振器１の出力周波数が設定周波数にロックされることになる。 The voltage corresponding to the frequency difference extracted by the frequency difference extracting means 30 is negatively fed back to the input side of the voltage controlled oscillator 1 from the loop filter 40 as the integrating means, and the voltage output unit 11 for pulling in the frequency by this voltage. Is subtracted from the input voltage of the voltage controlled oscillator 1. In other words, when the device is started up, a voltage for frequency pull-in is supplied to the voltage controlled oscillator 1 and when the loop is operated, a voltage corresponding to the frequency difference is integrated by the loop filter 40 and a voltage corresponding to the integrated value is obtained. The frequency difference is added and input to the voltage controlled oscillator 1, and the frequency difference becomes smaller as the output frequency approaches the set frequency. Eventually, the way of increasing the integrated value also becomes smaller. When the frequency difference becomes zero, the PLL is locked, and the output frequency of the voltage controlled oscillator 1 is locked to the set frequency.

即ち、電圧制御発振器１のスタート時には入力電圧が例えば時間に対して直線的に上昇し、それに伴って出力周波数が上昇し、回転ベクトル取り出し手段２０にて取り出された回転ベクトルの周波数が高くなっていく。そして、この周波数がＰＬＬの制御範囲に入ってくると、予め計算された、電圧制御発振器１の出力周波数が設定周波数になったときの回転ベクトルの周波数ｆｒと回転ベクトルの周波数との差が小さくなってくる。この結果、フィードバック量が少なくなっていくので、電圧制御発振器１の出力周波数の上昇が抑えられ、前記周波数差がゼロに収束しようとし、この結果電圧制御発振器１の出力周波数は、設定周波数に収束しようとする。こうしてＰＬＬがロックされると、電圧制御発振器１の出力周波数が設定周波数にロックされることになる。 That is, when the voltage controlled oscillator 1 is started, the input voltage rises linearly with respect to time, for example, the output frequency rises, and the frequency of the rotation vector extracted by the rotation vector extraction means 20 increases. Go. When this frequency enters the PLL control range, the difference between the rotation vector frequency fr and the rotation vector frequency when the output frequency of the voltage controlled oscillator 1 reaches the set frequency becomes small. It becomes. As a result, the amount of feedback decreases, so that an increase in the output frequency of the voltage controlled oscillator 1 is suppressed and the frequency difference tries to converge to zero. As a result, the output frequency of the voltage controlled oscillator 1 converges to the set frequency. try to. When the PLL is locked in this way, the output frequency of the voltage controlled oscillator 1 is locked to the set frequency.

実際には、設定周波数の大きさに応じて分周比を選択すればよいことから、回転ベクトルという発想を取り入れることにより、このように１段のＰＬＬでありながら、広い周波数帯域に亘って細かな周波数設定を行うことができるのである。 Actually, it is only necessary to select a frequency division ratio according to the size of the set frequency. Therefore, by adopting the idea of a rotation vector, it is possible to finely cover a wide frequency band while being a single-stage PLL in this way. Therefore, it is possible to set a proper frequency.

次に本発明の要部について述べる。電圧制御発振器１の発振出力は、分周器２を介してローパスフィルタ２１に入力され、基本波成分のみをもつ正弦波信号として取り出し、この正弦波信号をＡ／Ｄ変換器３に入力する。このＡ／Ｄ変換器３では、ディジタル処理部１００から４０ＭＨｚのサンプリングクロックが入力される。この例では、回転ベクトル取り出し手段２０、周波数差取り出し手段３０及びループフィルタ４０は、ディジタル処理部１００を構成し、このディジタル処理部１００は、ディジタル処理デバイス例えばＦＰＧＡ（Field Programmable Gate Array）により構成される。 Next, the main part of the present invention will be described. The oscillation output of the voltage controlled oscillator 1 is input to the low-pass filter 21 via the frequency divider 2, extracted as a sine wave signal having only a fundamental wave component, and this sine wave signal is input to the A / D converter 3. In the A / D converter 3, a 40 MHz sampling clock is input from the digital processing unit 100. In this example, the rotation vector extraction means 20, the frequency difference extraction means 30, and the loop filter 40 constitute a digital processing unit 100, which is constituted by a digital processing device such as an FPGA (Field Programmable Gate Array). The

ここで、本実施形態では、Ａ／Ｄ変換器３の誤動作によるスプリアス発生を低減するため、帯域ノイズ発生器９０を設け、この帯域ノイズ発生器９０の出力を加算器９１にてローパスフィルタ２１からののアナログ出力に加算し、これをＡ／Ｄ変換器３の変換入力とする。 Here, in this embodiment, in order to reduce spurious generation due to malfunction of the A / D converter 3, a band noise generator 90 is provided, and the output of the band noise generator 90 is output from the low pass filter 21 by the adder 91. These are added to the analog output and used as the conversion input of the A / D converter 3.

帯域ノイズ発生器９０としては、例えばディジタル処理により擬似ランダムパルスを発生し、これをアナログ信号に変換し、ホワイトノイズに近い帯域ノイズ出力を得る構成を挙げることができる。このノイズの周波数帯域は、前記ディジタル処理部におけるディジタル信号処理に影響を及ぼさない帯域であることが必要である。従って前記ノイズの信号レベルは、Ａ／Ｄ変換器３の出力周波数において、Ａ／Ｄ変換器３の入力信号のレベルよりも十分に小さいことが必要である。その周波数特性としては例えば図２に示すように、Ａ／Ｄ変換器３の出力周波数よりも低いところに周波数帯域があってもよいし、あるいは逆に前記出力周波数よりも高いところに周波数帯域があってもよい。またＡ／Ｄ変換器３の後段側、つまりディジタル処理部１００であるＦＰＧＡには、一般に低周波を除去するためのフィルタが設けられているため、ノイズの周波数帯域をこのフィルタの除去帯域に設定することも好ましい態様の一つである。 Examples of the band noise generator 90 include a configuration in which a pseudo random pulse is generated by digital processing, converted into an analog signal, and a band noise output close to white noise is obtained. The frequency band of the noise needs to be a band that does not affect the digital signal processing in the digital processing unit. Therefore, the signal level of the noise needs to be sufficiently smaller than the level of the input signal of the A / D converter 3 at the output frequency of the A / D converter 3. As the frequency characteristics, for example, as shown in FIG. 2, there may be a frequency band lower than the output frequency of the A / D converter 3, or conversely, the frequency band higher than the output frequency. There may be. In addition, since a filter for removing low frequencies is generally provided on the rear stage side of the A / D converter 3, that is, the FPGA which is the digital processing unit 100, the noise frequency band is set as the removal band of this filter. It is also a preferred embodiment.

図３は、帯域ノイズ発生器９０による帯域ノイズ出力波形例を示し、ノイズ中心周波数を２０ＭＨｚにした帯域ノイズを得ることができる。なお斜線の部分が信号波形の記録部分に相当する部分であり、画像の分解能よりもパルスの間隔が狭いことから、波形画像は黒塗りとして表示されている。 FIG. 3 shows an example of a band noise output waveform by the band noise generator 90, and band noise with a noise center frequency of 20 MHz can be obtained. The shaded portion is a portion corresponding to the recording portion of the signal waveform, and since the pulse interval is narrower than the resolution of the image, the waveform image is displayed as black.

以上のように、帯域ノイズ発生器９０でノイズを発生し、これをＡ／Ｄ変換器３のアナログ入力に加算することにより、Ａ／Ｄ変換器３の誤動作によるスプリアス発生を低減することができる。このことを、以下、具体的に説明する。 As described above, noise is generated by the band noise generator 90 and added to the analog input of the A / D converter 3, thereby reducing spurious generation due to malfunction of the A / D converter 3. . This will be specifically described below.

Ａ／Ｄ変換器３でのアナログ入力信号のサンプリング時、入力回転が「０」以外のときに、ホールド充電電流の増減が周期的に現れる。図４は、Ａ／Ｄ変換器３の入力信号のサンプリングのタイミングと、Ａ／Ｄ変換器３の概略内部回路を示しており、タイミングＴ１、Ｔ２のときに夫々スイッチＳＷが閉じられるが、Ｔ１のときよりもＴ２のときの方が電圧ＶＣが小さいのでＴ２のときに放電電流が流れる。この流れ方に周期性があり、この周期性によりＡ／Ｄ変換器３が結果として誤動作し、スプリアスの要因になっていると考えられる。実際にこの充電電流の増減周期（エンベロープ）とスプリアス周波数が一致しており、スプリアス発生は、充電電流の増減周期がＡ／Ｄ変換器のサンプルタイミングに周期的に影響を及ぼし、スプリアスの原因となっていると仮定できる。 When the analog input signal is sampled by the A / D converter 3, when the input rotation is other than “0”, increase / decrease of the hold charging current periodically appears. FIG. 4 shows the sampling timing of the input signal of the A / D converter 3 and the schematic internal circuit of the A / D converter 3. The switch SW is closed at the timings T1 and T2, respectively. Since the voltage VC is smaller at time T2 than at time T2, a discharge current flows at time T2. There is periodicity in this flow, and it is considered that the A / D converter 3 malfunctions as a result due to this periodicity, causing spurious. Actually, the charging current increase / decrease period (envelope) and the spurious frequency coincide with each other, and spurious generation is caused by the charge current increasing / decreasing period periodically affecting the sample timing of the A / D converter. Can be assumed.

図５はエンベロープ「３６６６６７５０Ｈｚ」入力／４０ＭＨｚサンプルでのホールド充電電流変化の大／小を示し、これら変化がある周期をもって繰り返され、誤動作を起こす。これに対して、本実施形態による帯域ノイズ発生器９０からのノイズ加算により、図６に示すように、サンプリング点のレベルを拡散させ、ホールド充電電流の周期性をなくし、結果的にスプリアス発生を低減することができる。
図７は、図１の実施の形態において、電圧制御発振器１の出力における周波数スペクトラムを示しており、図７（ａ）はノイズを加えたデータであり、図７（ｂ）はノイズを加えないデータである。中心周波数は８８８ＭＨｚであり、加えたノイズの周波数は、１ＭＨｚである。この結果から、帯域ノイズを加えることによりスプリアスが低減できることが理解される。 FIG. 5 shows the magnitude of the change in hold charge current at the envelope “36666650 Hz” input / 40 MHz sample, and these changes are repeated with a certain period, causing malfunction. On the other hand, by adding noise from the band noise generator 90 according to the present embodiment, as shown in FIG. 6, the level of the sampling point is diffused, the periodicity of the hold charging current is eliminated, and spurious generation is consequently generated. Can be reduced.
FIG. 7 shows a frequency spectrum at the output of the voltage controlled oscillator 1 in the embodiment of FIG. 1, FIG. 7 (a) shows data with added noise, and FIG. 7 (b) shows no added noise. It is data. The center frequency is 888 MHz, and the frequency of the added noise is 1 MHz. From this result, it is understood that spurious can be reduced by adding band noise.

したがって、本実施形態によれば、擬似ランダムパルスのディジタル処理によって周期性をなくした帯域ノイズを発生し、これをＡ／Ｄ変換器３のアナログ入力信号に加算するのみで、Ａ／Ｄ変換器３の誤動作によるスプリアス発生を低減できる。なお帯域ノイズは時間と共に周波数が変わるランダムノイズに限らず、周期性のあるノイズであってもよい。 Therefore, according to the present embodiment, the band noise whose periodicity is eliminated by digital processing of the pseudo-random pulse is generated, and this is simply added to the analog input signal of the A / D converter 3, and the A / D converter The occurrence of spurious due to malfunction 3 can be reduced. The band noise is not limited to random noise whose frequency changes with time, but may be periodic noise.

以下は、本発明の要部からは外れるが、周波数シンセサイザの動作を明らかにする観点からその動作原理を図８以降により詳述しておく。電圧出力部１１は、出力電圧が例えば時間の経過と共に直線的に所定の電圧まで上昇するように構成されている。所定の電圧とは、電圧制御発振器１から得ようとする設定周波数に応じた電圧に近い電圧であり、後述のパラメータ出力部により指定される。 Although the following is not the main part of the present invention, the operation principle will be described in detail with reference to FIG. 8 and subsequent drawings from the viewpoint of clarifying the operation of the frequency synthesizer. The voltage output unit 11 is configured such that the output voltage rises linearly to a predetermined voltage with time, for example. The predetermined voltage is a voltage close to a voltage corresponding to a set frequency to be obtained from the voltage controlled oscillator 1, and is specified by a parameter output unit described later.

電圧制御発振器１の後段に設けられた手段について順番に説明すると、２は例えばプログラマブルカウンタからなる分周器であり、この分周器２の分周比Ｎ（Ｎは整数）は後述のパラメータ出力部により決定される。分周器２の後段には、分周器２からの周波数信号である矩形波信号を正弦波信号に変換するための手段としてローパスフィルタ２１が設けられている。 The means provided in the subsequent stage of the voltage-controlled oscillator 1 will be described in order. Reference numeral 2 denotes a frequency divider composed of, for example, a programmable counter, and the frequency division ratio N (N is an integer) of the frequency divider 2 is a parameter output described later. Determined by the department. A low-pass filter 21 is provided at a subsequent stage of the frequency divider 2 as means for converting a rectangular wave signal that is a frequency signal from the frequency divider 2 into a sine wave signal.

３はＡ／Ｄ（アナログ／ディジタル）変換器であり、ローパスフィルタ２１からの周波数信号である正弦波信号を基準クロック発生部３１からのクロック信号によりサンプリングしてそのサンプリング値をディジタル信号として出力する。基準クロック発生部３１は、前記周波数信号をサンプリングするために周波数の安定性が極めて高い周波数信号であるクロック信号を出力する。 Reference numeral 3 denotes an A / D (analog / digital) converter, which samples a sine wave signal, which is a frequency signal from the low-pass filter 21, with a clock signal from the reference clock generator 31, and outputs the sampling value as a digital signal. . The reference clock generator 31 outputs a clock signal that is a frequency signal with extremely high frequency stability in order to sample the frequency signal.

Ａ／Ｄ変換器３で得られるディジタル信号で特定される高周波信号は基本波の他に高調波も含まれている。即ち高調波ひずみを有する正弦波をサンプリングする場合、その高調波成分が折り返しの影響を受けて、場合によっては周波数スペクトルにおける周波数軸上で基本波周波数と高調波の周波数とが重なる場合が想定される。そこでこのような重なりを避けて、電圧制御発振器１の出力周波数に正確に対応する回転ベクトルを後で取り出す必要がある。 The high frequency signal specified by the digital signal obtained by the A / D converter 3 includes harmonics in addition to the fundamental wave. That is, when sampling a sine wave with harmonic distortion, the harmonic component is affected by aliasing, and in some cases, the fundamental frequency and the harmonic frequency may overlap on the frequency axis in the frequency spectrum. The Thus, it is necessary to avoid such an overlap and later extract a rotation vector that accurately corresponds to the output frequency of the voltage controlled oscillator 1.

一般に周波数ｆ１の正弦波信号を周波数ｆｓのクロック信号でサンプリングした場合、その取り込み結果の周波数ｆ２は（１）式で表される。ただしmod（）はmodulo関数を表している。 In general, when a sine wave signal having a frequency f1 is sampled with a clock signal having a frequency fs, the frequency f2 obtained as a result of the capture is expressed by equation (1). Where mod () represents a modulo function.

ｆ２＝｜mod（ｆ１＋ｆｓ／２，ｆｓ）−ｆｓ／２｜ ……（１）
この取り込み結果において、基本波周波数に対してｎ次の高調波の周波数はｎ×（基本波周波数）として表されるので、これをｆ２と置いて上記の（１）式に代入すれば、高調波がどのような周波数として取り込まれるかを計算することができる。この計算を用いることにより基本波の周波数と高調波の周波数とが重ならないように、分周器２からの高周波信号の周波数ｆｃとサンプリング周波数（クロック信号の周波数）ｆｓとを設定することができ、例えば回転ベクトルが停止するときのｆｃが３６ＭＨzとなるように分周比Ｎを設定し、ｆｓを４０ＭＨｚに設定する。この場合、Ａ／Ｄ変換器３からのディジタル信号である出力信号で特定される周波数信号の基本波は４ＭＨｚの正弦波となる。なおｆｃ／ｆｓを９／１０にすれば、基本波の周波数と高調波の周波数とが重ならないが、ｆｃ／ｆｓはこの値に限られるものではない。 f2 = | mod (f1 + fs / 2, fs) −fs / 2 | (1)
In this acquisition result, the frequency of the nth-order harmonic with respect to the fundamental frequency is expressed as n × (fundamental frequency). If this is set as f2 and substituted into the above equation (1), the harmonic It can be calculated as to what frequency the wave is captured. By using this calculation, the frequency fc of the high frequency signal from the frequency divider 2 and the sampling frequency (frequency of the clock signal) fs can be set so that the frequency of the fundamental wave and the frequency of the harmonic do not overlap. For example, the frequency division ratio N is set so that fc when the rotation vector stops is 36 MHz, and fs is set to 40 MHz. In this case, the fundamental wave of the frequency signal specified by the output signal which is a digital signal from the A / D converter 3 is a 4 MHz sine wave. If fc / fs is 9/10, the fundamental frequency and the harmonic frequency do not overlap, but fc / fs is not limited to this value.

Ａ／Ｄ変換器３の後段には、キャリアリムーブ４が設けられている。このキャリアリムーブ４は、Ａ／Ｄ変換器３からのディジタル信号により特定される正弦波信号に対して周波数がω₀ｔ／２π（角速度がω₀ｔ）の正弦波信号により直交検波を行い、Ａ／Ｄ変換器３のディジタル信号により特定される周波数信号の周波数と検波に用いる正弦波信号の周波数との差の周波数で回転する回転ベクトルを取り出す手段、より詳しくはこの回転ベクトルを複素表示したときの実数部分及び虚数部分を取り出す手段に相当する。 A carrier remove 4 is provided at the subsequent stage of the A / D converter 3. The carrier remove 4 performs quadrature detection with a sine wave signal having a frequency of ω ₀ t / 2π (angular velocity is ω ₀ t) with respect to the sine wave signal specified by the digital signal from the A / D converter 3, Means for extracting a rotation vector that rotates at the difference between the frequency of the frequency signal specified by the digital signal of the A / D converter 3 and the frequency of the sine wave signal used for detection, more specifically, this rotation vector is displayed in a complex manner. This corresponds to a means for extracting the real part and the imaginary part.

キャリアリムーブ４に関して詳述すると、キャリアリムーブ４は、図９に示すように前記正弦波信号に対してcos（ω₀ｔ）を掛け算する掛け算部４１ａと前記正弦波信号に対して−sin（ω₀ｔ）を掛け算する掛け算部４１ｂと、掛け算部４１ａ、４１ｂの後段に夫々設けられたローパスフィルタ４２ａ及び４２ｂと、を備えている。従ってＡ／Ｄ変換器３で得られた正弦波信号をＡcos（ω₀ｔ＋θ）としたとき、掛け算部４１ａの出力及び掛け算部４１ｂの出力は夫々（２）式及び（３）式により表される。 The carrier remove 4 will be described in detail. The carrier remove 4 has a multiplier 41a that multiplies the sine wave signal by cos (ω ₀ t) and −sin (ω for the sine wave signal, as shown in FIG. has ₀ t) and multiplying unit 41b multiplying a multiplication unit 41a, a low pass filter 42a and 42b provided respectively on subsequent 41b, a. Therefore, when the sine wave signal obtained by the A / D converter 3 is Acos (ω ₀ t + θ), the output of the multiplication unit 41a and the output of the multiplication unit 41b are expressed by the equations (2) and (3), respectively. The

Ａcos（ω₀ｔ＋θ）・cos（ω₀ｔ）
＝１／２・Ａcosθ＋１／２｛cos（２ω₀ｔ）・cosθ＋sin（２ω₀ｔ）・sinθ｝……（２）
Ａcos（ω₀ｔ＋θ）・−sin（ω₀ｔ）
＝１／２・Ａsinθ−１／２｛sin（２ω₀ｔ）・cosθ＋cos（２ω₀ｔ）・sinθ｝……（３）
そこで掛け算部４１ａの出力及び掛け算部４１ｂの出力を夫々ローパスフィルタ４２ａ及び４２ｂを通すことにより、２ω₀ｔの周波数信号は除去されるので、結局ローパスフィルタ４２ａ、４２ｂからは夫々１／２・Ａcosθと１／２・Ａsinθとが取り出される。ローパスフィルタ４２ａ、４２ｂにおける実際のディジタル処理は、掛け算部４１ａ、４１ｂから出力される時系列データについて連続する複数個のデータ例えば６個のデータの移動平均を演算している。 Acos (ω ₀ t + θ) · cos (ω ₀ t)
= 1/2 · Acosθ + 1/2 {cos (2ω ₀ t) · cosθ + sin (2ω ₀ t) · sinθ} (2)
Acos (ω ₀ t + θ) · −sin (ω ₀ t)
= 1/2 · Asinθ−1 / 2 {sin (2ω ₀ t) · cosθ + cos (2ω ₀ t) · sinθ} (3)
Therefore, by passing the output of the multiplication unit 41a and the output of the multiplication unit 41b through the low-pass filters 42a and 42b, respectively, the 2ω ₀ t frequency signal is removed, so that the low-pass filters 42a and 42b are each ½ · A cos θ. And 1/2 · Asinθ are taken out. In actual digital processing in the low-pass filters 42a and 42b, a moving average of a plurality of continuous data, for example, six data, is calculated for the time-series data output from the multiplication units 41a and 41b.

以上のことは、Ａ／Ｄ変換器３で得られた正弦波信号の周波数と直交検波に用いる正弦波信号の周波数が等しいときには、出力に時間関数が含まれないので、キャリアリムーブ４にて得られる回転ベクトルは停止していることになる。一方Ａcos（ω₀ｔ＋θ）で表される正弦波信号の周波数が変化すると、Ａcos（ω₀ｔ＋θ）はＡcos（ω₀ｔ＋θ＋ω₁ｔ）となる。従って１／２・Ａcosθは１／２・Ａcos（θ＋ω₁ｔ）となり、１／２・Ａsinθは１／２・Ａsin（θ＋ω₁ｔ）となる。即ち、ローパスフィルタ４２ａ、４２ｂから得られた出力は、正弦波信号［Ａcos（ω₀ｔ＋θ）］の周波数の変化分（ω₁ｔ）に対応する信号、つまりＡ／Ｄ変換器３で得られた正弦波信号の周波数と直交検波に用いた正弦波信号の周波数との差分（ω₁ｔ／２π）の速度で回転するベクトルを複素表示したときの実数部分（Ｉ）及び虚数部分（Ｑ）である。なお、この明細書では周波数と角速度とを使い分ける意義はないことから、両者を混在して用いることがある。 As described above, when the frequency of the sine wave signal obtained by the A / D converter 3 is equal to the frequency of the sine wave signal used for quadrature detection, the output does not include a time function. The rotation vector to be stopped is stopped. On the other hand, when the frequency of the sine wave signal represented by Acos (ω ₀ t + θ) changes, Acos (ω ₀ t + θ) becomes Acos (ω ₀ t + θ + ω ₁ t). Accordingly, 1/2 · Acosθ is 1/2 · Acos (θ + ω ₁ t), and 1/2 · Asinθ is 1/2 · Asin (θ + ω ₁ t). That is, the output obtained from the low-pass filters 42a and 42b is obtained by the signal corresponding to the frequency change (ω ₁ t) of the sine wave signal [Acos (ω ₀ t + θ)], that is, the A / D converter 3. Real part (I) and imaginary part (Q) when a vector rotating at the speed of the difference (ω ₁ t / 2π) between the frequency of the sinusoidal signal and the frequency of the sinusoidal signal used for quadrature detection is displayed in a complex manner It is. In this specification, since there is no significance in using the frequency and the angular velocity separately, both may be used together.

図１０はこの回転ベクトルＶを表した図であり、この回転ベクトルＶは長さがＡであり、回転速度がω₁ｔ（＝φ）である（周波数がω₁ｔ／２π）。この例では直交検波に用いた周波数は４ＭＨｚであり、Ａ／Ｄ変換器３で得られた正弦波信号の周波数が４ＭＨｚであれば回転ベクトルの回転速度はゼロであるが、４ＭＨｚからずれていれば、そのずれた周波数差に応じた周波数（回転速度）で回転することになる。 FIG. 10 is a diagram showing the rotation vector V. The rotation vector V has a length A and a rotation speed ω ₁ t (= φ) (frequency is ω ₁ t / 2π). In this example, the frequency used for quadrature detection is 4 MHz. If the frequency of the sine wave signal obtained by the A / D converter 3 is 4 MHz, the rotation speed of the rotation vector is zero, but it may deviate from 4 MHz. For example, it rotates at a frequency (rotational speed) corresponding to the shifted frequency difference.

キャリアリムーブ４の後段には、逆回転ベクトル乗算部５が設けられている。この逆回転ベクトル乗算部５は、キャリアリムーブ４にて得られた回転ベクトルＶに対して、パラメータ出力部６にて作成された逆回転ベクトルＶ’を乗算するものである。この乗算は、直感的な表現を使えば回転ベクトルＶの速度を逆回転ベクトルＶ’の速度分だけ減速することになり、言い換えれば、回転ベクトルＶの周波数と逆回転ベクトルＶ’の周波数との差で回転する回転ベクトルを得ることになる。 A reverse rotation vector multiplication unit 5 is provided following the carrier remove 4. The reverse rotation vector multiplication unit 5 multiplies the rotation vector V obtained by the carrier remove 4 by the reverse rotation vector V ′ created by the parameter output unit 6. If this multiplication is used intuitively, the speed of the rotation vector V will be reduced by the speed of the reverse rotation vector V ′, in other words, the frequency of the rotation vector V and the frequency of the reverse rotation vector V ′. A rotation vector that rotates by the difference is obtained.

逆回転ベクトル乗算部５における演算について説明すると、キャリアリムーブ４及び逆回転ベクトル乗算部５は、コンピュータの演算により実行されるものであり、その演算のサンプリングにおいてあるタイミングのサンプリング例えばｎ回目の回転ベクトルＶのサンプリング値がＩ（ｎ）＋ｊＱ（ｎ）であったとすると、ｎ回目の逆回転ベクトルＶ’のサンプリング値はＩ’（ｎ）＋ｊＱ’（ｎ）である。両ベクトルを乗算したベクトルＩ＋ｊＱは、｛Ｉ（ｎ）＋ｊＱ（ｎ）｝×｛Ｉ’（ｎ）＋ｊＱ’（ｎ）｝となる。この式を整理すると、（４）式となる。
Ｉ＋ｊＱ＝｛Ｉ(ｎ)・Ｉ’(ｎ)−Ｑ(ｎ)・Ｑ’(ｎ)｝＋ｊ｛Ｉ(ｎ)・Ｑ’(ｎ)＋Ｉ’(ｎ)・Ｑ(ｎ)｝ ……（４）
図１１は、逆回転ベクトル乗算部５の構成を示しており、（４）式の演算を行っている。
逆回転ベクトルＶ’を発生するとは、実際には複素平面上におけるベクトルが逆回転するように当該ベクトルの実数部分及び虚数部分の値つまり逆回転ベクトルＶ’の位相をφ’とすると、cosφ’とsinφ’との値を発生させることである。図１２は、ベクトルのcosφ’とsinφ’との組がベクトルの回転方向に沿って順番に配列されたＩ／Ｑテーブル６０を示しており、パラメータ出力部６は、この例では前記Ｉ／Ｑテーブル６０を備えていて、指示された電圧制御発振器１の設定周波数に応じて決定されるインクリメント数またはデクリメント数でＩ／Ｑテーブル６０のアドレスを読み出し、逆回転ベクトル乗算部５に出力している。例えばアドレスを「０」から「１１」までクロックの読み出しのタイミングにより１個ずつ読み出し、再び「０」に戻ると、１２クロックでベクトルが複素平面にて時計回りで１回転することになり、インクリメント数を２にして１個おきにアドレスを読み出すと、ベクトルの速度が倍速になる。インクリメントして読み出すかデクリメントして読み出すかは、キャリアリムーブ４にて取り出された回転ベクトルＶの回転方向により決めることができる。こうして回転ベクトルＶに対して逆回転する逆回転ベクトルＶ’を生成することができる。なお、図１２のＩ／Ｑテーブル６０は、本実施形態の理解を容易にするために模式的に作成されたものであり、実際のテーブルの好ましい作成例を挙げたものではない。 The calculation in the reverse rotation vector multiplication unit 5 will be described. The carrier remove 4 and the reverse rotation vector multiplication unit 5 are executed by computer calculation, and sampling at a certain timing in the sampling of the calculation, for example, the nth rotation vector If the sampling value of V is I (n) + jQ (n), the sampling value of the nth reverse rotation vector V ′ is I ′ (n) + jQ ′ (n). A vector I + jQ obtained by multiplying both vectors is {I (n) + jQ (n)} × {I ′ (n) + jQ ′ (n)}. When this formula is arranged, the formula (4) is obtained.
I + jQ = {I (n) · I ′ (n) −Q (n) · Q ′ (n)} + j {I (n) · Q ′ (n) + I ′ (n) · Q (n)} (4)
FIG. 11 shows the configuration of the reverse rotation vector multiplication unit 5, which performs the calculation of equation (4).
The generation of the reverse rotation vector V ′ means that the value of the real part and the imaginary part of the vector, that is, the phase of the reverse rotation vector V ′ is φ ′ so that the vector on the complex plane is reversely rotated. And sinφ ′ are generated. FIG. 12 shows an I / Q table 60 in which pairs of vector cos φ ′ and sin φ ′ are arranged in order along the rotation direction of the vector. In this example, the parameter output unit 6 is the I / Q table. A table 60 is provided, and the address of the I / Q table 60 is read by the increment number or the decrement number determined according to the set frequency of the instructed voltage controlled oscillator 1, and is output to the reverse rotation vector multiplication unit 5. . For example, when the addresses are read one by one at the clock read timing from “0” to “11”, and when the address returns to “0” again, the vector rotates once in the complex plane clockwise in 12 clocks. If the number is set to 2 and every other address is read, the vector speed is doubled. Whether to read by increment or decrement can be determined by the rotation direction of the rotation vector V extracted by the carrier remove 4. In this way, the reverse rotation vector V ′ that rotates reversely with respect to the rotation vector V can be generated. Note that the I / Q table 60 in FIG. 12 is typically created to facilitate understanding of the present embodiment, and is not a preferred example of creating an actual table.

図８におけるここまでのブロックについて、具体的な一連の演算に関して述べておく。電圧制御発振器１の出力周波数をｆvcoとすると、分周器２にて分周された周波数はｆvco／Ｎとなる。Ａ／Ｄ変換部３では、周波数がｆｓのクロック信号によりサンプリングされるため、Ａ／Ｄ変換部３にて得られたディジタル信号により特定される周波数信号の周波数は、ｆｓ−（ｆvco／Ｎ）となる。この例ではｆｓは４０ＭＨｚであるから、４０ＭＨｚ−（ｆvco／Ｎ）となる。そしてキャリアリムーブ４における検波に用いられる正弦波信号の周波数（ω₀ｔ／２π）は４ＭＨｚとしているので、キャリアリムーブ４から取り出される回転ベクトルＶの周波数は、４０ＭＨｚ−（ｆvco／Ｎ）−４ＭＨｚとなる。 The specific block of operations in the blocks so far in FIG. 8 will be described. If the output frequency of the voltage controlled oscillator 1 is fvco, the frequency divided by the frequency divider 2 is fvco / N. Since the A / D converter 3 is sampled by the clock signal having the frequency fs, the frequency of the frequency signal specified by the digital signal obtained by the A / D converter 3 is fs− (fvco / N). It becomes. In this example, since fs is 40 MHz, 40 MHz- (fvco / N). Since the frequency (ω ₀ t / 2π) of the sine wave signal used for detection in the carrier remove 4 is 4 MHz, the frequency of the rotation vector V extracted from the carrier remove 4 is 40 MHz− (fvco / N) −4 MHz. Become.

ここで、電圧制御発振器１の出力周波数ｆvcoが設定周波数になったときに回転ベクトルＶの周波数と前記周波数ｆｒとの周波数差がゼロになるように制御される。もし（ｆvco／Ｎ）が３６ＭＨｚであれば、回転ベクトルＶは停止しているので（周波数がゼロであるので）、この場合は、逆回転ベクトルＶ’の周波数をゼロに設定することで、ＰＬＬがロックされ、電圧制御発振器１の出力周波数ｆvcoが設定周波数になる。しかしこのようなケースは１点しかないので、実際にはキャリアリムーブ４から取り出される回転ベクトルＶはある速度で回転している。このため、回転ベクトルＶを止めるための逆回転ベクトルＶ’を発生させることが必要になるのであるが、一連の計算はソフトウエアで行われることから、逆回転ベクトルＶ’を発生させるためのデータを格納するメモリ容量はできるだけ小さくしたいというのが、設計上の要請である。 Here, when the output frequency fvco of the voltage controlled oscillator 1 becomes a set frequency, the frequency difference between the frequency of the rotation vector V and the frequency fr is controlled to be zero. If (fvco / N) is 36 MHz, the rotation vector V is stopped (since the frequency is zero). In this case, the PLL is set by setting the frequency of the reverse rotation vector V ′ to zero. Is locked, and the output frequency fvco of the voltage controlled oscillator 1 becomes the set frequency. However, since there is only one such case, the rotation vector V extracted from the carrier remove 4 actually rotates at a certain speed. For this reason, it is necessary to generate the reverse rotation vector V ′ for stopping the rotation vector V. However, since a series of calculations are performed by software, data for generating the reverse rotation vector V ′ is required. It is a design requirement to reduce the memory capacity for storing as much as possible.

この観点からすると、電圧制御発振器１の設定周波数をｆsetとすると、ｆset／Ｎができる限り３６ＭＨｚに近い方が好ましく、この例では、パラメータ出力部６において、ユーザにより設定された所望の設定周波数ｆsetに対し、ｆset／Ｎが３６ＭＨｚに最も近くなる整数を演算し、その整数を分周器２の分周比Ｎとしている。こうすることによってキャリアリムーブ４から取り出された回転ベクトルＶを止めるための逆回転ベクトルＶ｀の周波数は、４ＭＨｚよりも小さい値になり、逆回転ベクトルＶ’を発生させるためのデータ量が少なくて済む。 From this point of view, assuming that the set frequency of the voltage controlled oscillator 1 is fset, fset / N is preferably as close to 36 MHz as possible. In this example, the parameter output unit 6 sets a desired set frequency fset set by the user. On the other hand, an integer whose fset / N is closest to 36 MHz is calculated, and the integer is used as the frequency division ratio N of the frequency divider 2. By doing so, the frequency of the reverse rotation vector V ｀ for stopping the rotation vector V taken out from the carrier remove 4 becomes a value smaller than 4 MHz, and the amount of data for generating the reverse rotation vector V ′ is small. That's it.

ここで周波数の具体例を挙げると、電圧制御発振器１の設定周波数ｆsetを例えば５２０．０００１ＭＨｚとすると、分周比Ｎは、例えばｆset／３６ＭＨｚに最も近い整数であるとした場合、Ｎ＝１４となる。この場合、電圧制御発振器の出力周波数が設定周波数ｆsetであるときの分周後の周波数は、ｆset／１４＝３７．１４２８６４２８５７１４３ＭＨｚである。既述のように分周後の周波数が３６ＭＨｚのときに、Ａ／Ｄ変換部３にて得られるディジタル値により特定される周波数信号の周波数は、４０ＭＨｚ−３６ＭＨｚ＝４ＭＨｚであり、４ＭＨｚの正弦波信号で直交検波を行うキャリアリムーブ４を通して得られる回転ベクトルＶの周波数は４ＭＨｚ−４ＭＨｚ＝０、つまり回転ベクトルＶは停止することになる。従ってｆset／１４＝３７．１４２８６４２８５７１４３ＭＨｚの周波数信号がＡ／Ｄ変換部３にてディジタル化され、その周波数信号がキャリアリムーブ４に入力されて得られる回転ベクトルＶの周波数は、３７．１４２８６４２８５７１４３ＭＨｚ−３６ＭＨｚ＝１．１４２８６４２８５７１４３ＭＨｚとなる。
このような演算は、周波数シンセサイザに対して設定周波数を入力することにより、電圧制御発振器１を動作させる以前にパラメータ出力部６にて行われる。またパラメータ出力部６は、図示しないメモリを参照して、設定周波数に近い周波数が得られる電圧値を選択し、これにより電圧出力部１１の出力電圧がその電圧値に向かって上昇することになる。そして分周比Ｎを１４に設定し、また逆回転ベクトルＶ’の周波数を１．１４２８６４２８５７１４３ＭＨｚに設定すればＡ／Ｄ変換部３にて得られる周波数信号の周波数が１．１４２８６４２８５７１４３ＭＨｚとなるまで、電圧制御発振器１の出力周波数ｆvcoが上昇し、やがて回転ベクトルＶの周波数と逆回転ベクトルＶ’の周波数とが一致したときにＰＬＬがロックされ、ｆvcoがｆsetに収束する。 As a specific example of the frequency, if the set frequency fset of the voltage controlled oscillator 1 is 520.0001 MHz, for example, if the division ratio N is an integer closest to, for example, fset / 36 MHz, N = 14. Become. In this case, the frequency after frequency division when the output frequency of the voltage controlled oscillator is the set frequency fset is fset / 14 = 37.1428428857143 MHz. As described above, when the frequency after frequency division is 36 MHz, the frequency of the frequency signal specified by the digital value obtained by the A / D converter 3 is 40 MHz−36 MHz = 4 MHz, and a 4 MHz sine wave. The frequency of the rotation vector V obtained through the carrier remove 4 that performs quadrature detection with the signal is 4 MHz-4 MHz = 0, that is, the rotation vector V stops. Therefore, the frequency signal of fset / 14 = 37.1426428257143 MHz is digitized by the A / D converter 3 and the frequency signal obtained by inputting the frequency signal to the carrier remove 4 has a frequency of 37.1426428857143 MHz−36 MHz = It is 1.1284284857143 MHz.
Such calculation is performed by the parameter output unit 6 before the voltage controlled oscillator 1 is operated by inputting a set frequency to the frequency synthesizer. The parameter output unit 6 refers to a memory (not shown) and selects a voltage value that can obtain a frequency close to the set frequency, whereby the output voltage of the voltage output unit 11 increases toward the voltage value. . Then, if the frequency division ratio N is set to 14 and the frequency of the reverse rotation vector V ′ is set to 1.1428442827143 MHz, the voltage until the frequency of the frequency signal obtained by the A / D conversion unit 3 becomes 1.14284428257143 MHz. When the output frequency fvco of the controlled oscillator 1 rises and the frequency of the rotation vector V and the frequency of the reverse rotation vector V ′ coincide with each other, the PLL is locked, and fvco converges to fset.

図１３は、回転ベクトルＶが逆回転ベクトルＶ’により逆回し処理が行われて停止した状態をイメージ的に示す図である。 FIG. 13 is a diagram conceptually illustrating a state in which the rotation vector V is stopped by being reversely rotated by the reverse rotation vector V ′.

ところで上述の動作は、逆回転ベクトルＶ’だけに頼って回転ベクトルＶを止める方式の場合の動作であり、この場合には、逆回転ベクトル乗算部５で得られた回転ベクトルの周波数に対応する信号をループフィルタ８に入力すればよい。しかしながら、このような構成では逆回転ベクトルＶ’を発生させるためのデータ量がかなり多くなってしまう。このため図８に示す実施の形態では、逆回転ベクトルＶ’により回転ベクトルＶの周波数をある程度まで減速し、残りの減速を後段の位相の時間差検出部７１、加算部７２及び位相差の累積加算部７３の動作に任せている。言い換えれば、逆回転ベクトル乗算部５では回転ベクトルＶの周波数の粗調整を行い、後段部位において回転ベクトルＶの微調整を行うことで、回転ベクトルＶを停止させている。 By the way, the above-described operation is an operation in the case of a method of stopping the rotation vector V depending only on the reverse rotation vector V ′. In this case, the operation corresponds to the frequency of the rotation vector obtained by the reverse rotation vector multiplication unit 5. A signal may be input to the loop filter 8. However, in such a configuration, the amount of data for generating the reverse rotation vector V ′ is considerably increased. For this reason, in the embodiment shown in FIG. 8, the frequency of the rotation vector V is decelerated to some extent by the reverse rotation vector V ′, and the remaining deceleration is added to the subsequent phase time difference detection unit 71, the addition unit 72, and the cumulative addition of the phase difference. The operation of the unit 73 is entrusted. In other words, the reverse rotation vector multiplication unit 5 performs the coarse adjustment of the frequency of the rotation vector V, and finely adjusts the rotation vector V in the subsequent part, thereby stopping the rotation vector V.

回転ベクトルＶの周波数の粗調整を行う逆回転ベクトルＶ’の周波数は、例えば１５２．５８７８９０６２５Ｈｚ刻みで設定できるようになっている。その理由は、４０ＭＨｚにてデータをサンプリングする場合、逆回転ベクトルＶ’の位相のポイント数を２の18乗に設定すると、４０ＭＨｚ／２の18乗＝１５２．５８７８９０６２５Ｈｚとなるからである。つまりパラメータ出力部６では、最小租調周波数（周波数刻みｆａ）が１５２．５８７８９０６２５Ｈｚであり、上記の回転ベクトルＶの周波数である１１４２８６４．２８５７１４３Ｈｚ（１．１４２８６４２８５７１４３ＭＨｚ）に対して周波数刻みｆａを何倍したら最も近くなるかを計算する。 The frequency of the reverse rotation vector V ′ for coarse adjustment of the frequency of the rotation vector V can be set, for example, in increments of 152.5878890625 Hz. The reason is that, when sampling data at 40 MHz, if the number of points of the phase of the reverse rotation vector V ′ is set to 2 to the 18th power, the 18th power of 40 MHz / 2 = 152.5878890625 Hz. That is, in the parameter output unit 6, the minimum adjustment frequency (frequency step fa) is 152.5878890625 Hz, and how many times the frequency step fa is multiplied with respect to 1142868.428557143 Hz (1.14282862857143 MHz) which is the frequency of the rotation vector V described above. Calculate what is closest.

１１４２８６４．２８５７１４３Ｈｚ／１５２．５８７８９０６２５Ｈｚに最も近い整数は７４９０であり、パラメータ出力部６はこの整数を求めることにより、電圧制御発振部１の出力周波数が設定値になったときの前記回転ベクトルＶの周波数に最も近い周波数ｎ・ｆａ（ｎは整数）＝７４９０・１５２．５８７８９０６２５Ｈｚ＝１１４２８８３．３００７８１２５Ｈｚを求める。 The integer closest to 11286264.2857143 Hz / 152.5878890625 Hz is 7490, and the parameter output unit 6 obtains this integer, whereby the frequency of the rotation vector V when the output frequency of the voltage controlled oscillation unit 1 becomes a set value. The frequency n · fa (n is an integer) = 7490 · 152.5878890625 Hz = 1142883.30078125 Hz that is the closest to N is calculated.

そしてパラメータ出力部６は、次の計算を行う。先ず回転ベクトルＶの周波数から、逆回転ベクトルＶ’により調整される周波数を差し引き、１４２８６４．２８５７１４３Ｈｚ−１１４２８８３．３００７８１２５Ｈｚ＝１９．０１５０６６９６６４１４５Ｈｚを求める。 Then, the parameter output unit 6 performs the following calculation. First, the frequency adjusted by the reverse rotation vector V ′ is subtracted from the frequency of the rotation vector V to obtain 142864.2857143 Hz−1142883.30078125 Hz = 19.0015669664145 Hz.

更に粗調整用の前記周波数刻みｆａよりも小さい微調整のための周波数刻みｆｂこの例では周波数刻み１Ｈｚの整数倍のうち、電圧制御発振部１の出力周波数が設定値になったときの前記回転ベクトルＶの周波数と前記周波数ｎ・ｆａとの差である１９．０１５０６６９６６４１４５Ｈｚに最も近い周波数ｍ・ｆｂ（ｍは整数）を計算する。この場合、ｆｂは１Ｈｚであるから、ｍは１９となり、１９Ｈｚ分の調整が逆回転ベクトル乗算部５の後段の部分により行われることになる。 Further, the frequency increment fb for fine adjustment which is smaller than the frequency increment fa for coarse adjustment. In this example, the rotation when the output frequency of the voltage controlled oscillator 1 becomes a set value out of an integer multiple of the frequency increment 1 Hz. The frequency m · fb (m is an integer) closest to 19.01506669664145 Hz, which is the difference between the frequency of the vector V and the frequency n · fa, is calculated. In this case, since fb is 1 Hz, m is 19, and adjustment for 19 Hz is performed by the subsequent stage of the reverse rotation vector multiplication unit 5.

図８に戻って、７１は位相の時間差検出部、７２は第２の加算部、７３は位相差の累積加算部、８はループフィルタ、８０はＤ／Ａ（ディジタル／アナログ）変換部である。
回転ベクトルＶの回転は逆回転ベクトルＶ’により減速されているので、回転ベクトルＶの周波数（速度）を簡単な近似式で求めることができる。図１４に示すように複素平面上において、（ｎ−１）番目のサンプリングにより求めた回転ベクトルＶ（ｎ−１）とｎ番目のサンプリングにより求めた回転ベクトルＶ（ｎ）＝Ｖ（ｎ−１）＋ΔＶとのなす角度Δφ、即ち両サンプリング時の回転ベクトルＶの位相差Δφは、回転ベクトルＶの周波数がサンプリング周波数よりも十分に小さくかつθ＝ｓｉｎθとみなせる程度であれば、ΔＶの長さとみなすことができる。 Returning to FIG. 8, reference numeral 71 denotes a phase time difference detection unit, 72 denotes a second addition unit, 73 denotes a phase difference cumulative addition unit, 8 denotes a loop filter, and 80 denotes a D / A (digital / analog) conversion unit. .
Since the rotation of the rotation vector V is decelerated by the reverse rotation vector V ′, the frequency (speed) of the rotation vector V can be obtained by a simple approximate expression. As shown in FIG. 14, on the complex plane, the rotation vector V (n-1) obtained by the (n-1) th sampling and the rotation vector V (n) = V (n-1) obtained by the nth sampling. ) The angle Δφ formed by + ΔV, that is, the phase difference Δφ of the rotation vector V at the time of both samplings is the length of ΔV if the frequency of the rotation vector V is sufficiently smaller than the sampling frequency and θ = sin θ. Can be considered.

ΔＶを求める近似式について説明すると、先ず位相差Δφは（５）式で表される。なおimagは虚数部分、conj｛Ｖ（ｎ）｝はＶ（ｎ）の共役ベクトル、Ｋは常数である。 The approximate expression for obtaining ΔV will be described. First, the phase difference Δφ is expressed by the equation (5). Here, imag is an imaginary part, conj {V (n)} is a conjugate vector of V (n), and K is a constant.

Δφ＝Ｋ・imag［ΔＶ・conj｛Ｖ（ｎ）｝］ ……（５）
ここで、Ｉ値（回転ベクトルＶの実数部分）及びＱ値（回転ベクトルＶの虚数部分）についてｎ番目のサンプリングに対応する値を夫々Ｉ（ｎ）及びＱ（ｎ）とすれば、ΔＶ及びconj｛Ｖ（ｎ）｝は複素表示すると夫々（６）式及び（７）式で表される。 Δφ = K · imag [ΔV · conj {V (n)}] (5)
Here, if the values corresponding to the n-th sampling for the I value (the real part of the rotation vector V) and the Q value (the imaginary part of the rotation vector V) are I (n) and Q (n), respectively, ΔV and conj {V (n)} is expressed by equations (6) and (7), respectively, in complex display.

ΔＶ＝ΔＩ＋ｊΔＱ ……（６）
conj｛Ｖ（ｎ）｝＝Ｉ（ｎ）−ｊＱ（ｎ） ……（７）
ただし、ΔＩはＩ（ｎ）−Ｉ（ｎ−１）であり、ΔＱはＱ（ｎ）−Ｑ（ｎ−１）である。（６）式及び（７）式を（５）式に代入して整理すると、Δφは（８）式で表されることになる。 ΔV = ΔI + jΔQ (6)
conj {V (n)} = I (n) -jQ (n) (7)
However, ΔI is I (n) −I (n−1), and ΔQ is Q (n) −Q (n−1). If the expressions (6) and (7) are substituted into the expression (5) and rearranged, Δφ is expressed by the expression (8).

Δφ＝ΔＱ・Ｉ（ｎ）−ΔＩ・Ｑ（ｎ） ……（８）
前記位相の時間差検出部７１は、このように近似式を用いてΔφを求める機能を備えている。このΔφは、逆回転ベクトル乗算部５にて減速された回転ベクトルＶの周波数に対応する値であるから、位相の時間差検出部７１は、減速された回転ベクトルＶの周波数を出力する手段（微速ベクトル検出手段）であるといえる。 Δφ = ΔQ · I (n) −ΔI · Q (n) (8)
The phase time difference detection unit 71 has a function of obtaining Δφ using the approximate expression in this way. Since Δφ is a value corresponding to the frequency of the rotation vector V decelerated by the reverse rotation vector multiplication unit 5, the phase time difference detection unit 71 outputs means for outputting the frequency of the decelerated rotation vector V (slow speed). Vector detection means).

なお回転ベクトルＶ（ｎ−１）とＶ（ｎ）とが求まればこの間の角度Δφを求める手法は種々の数学的手法を使うことができ、その一例として（５）式の近似式を挙げたに過ぎない。その数式としてはＶ（ｎ）とＶ（ｎ−１）の各終点を結ぶ線の中点と原点とを結ぶベクトルＶ_Oである｛Ｖ（ｎ）＋Ｖ（ｎ−１）｝／２を用い、（５）式においてＶ（ｎ）に代えてこのベクトルＶ_Oを代入してもよい。このような（５）式が近似できる理由は、Ｖ_OとΔＶとが直交しているとみなすことができ、このためΔＶの長さは、Ｖ_Oを実軸と見たてたときのΔＶの虚数値に相当すると取り扱えることができるからである。 If the rotation vectors V (n−1) and V (n) are obtained, various mathematical methods can be used as a method for obtaining the angle Δφ between them. As an example, the approximate expression (5) is given. It's just that. As the mathematical expression, {V (n) + V (n-1)} / 2 which is a vector V _O connecting the midpoint of the line connecting the end points of V (n) and V (n-1) and the origin is used. , (5), this vector V _O may be substituted for V (n). The reason why the equation (5) can be approximated can be considered that V _O and ΔV are orthogonal to each other. Therefore, the length of ΔV is ΔV when V _O is regarded as a real axis. This is because it can be handled if it corresponds to the imaginary value of.

一方パラメータ出力部６は、回転ベクトルＶの周波数微調整分である１９Ｈｚの値を計算により求めているため、位相の時間差検出部７１にて検出された回転ベクトルＶの周波数と微調整分の１９Ｈｚとが加算部７２にて突合されて、回転ベクトルＶの周波数と微調整分の１９Ｈｚとの差分が取り出され、位相差の累積加算部７３に入力される。そして位相差の累積加算部７３からの出力値はループフィルタ８に入力される。 On the other hand, since the parameter output unit 6 obtains a value of 19 Hz, which is a fine frequency adjustment of the rotation vector V, by calculation, the frequency of the rotation vector V detected by the phase time difference detection unit 71 and the fine adjustment of 19 Hz. Are added together by the adder 72, and the difference between the frequency of the rotation vector V and the finely adjusted 19 Hz is extracted and input to the phase difference cumulative adder 73. The output value from the phase difference accumulating unit 73 is input to the loop filter 8.

本周波数シンセサイザは、図８に示したように回転ベクトルＶを止める処理を行うが、この処理は図８の例ではいわば逆回しすることによるラフな停止処理と微速になった回転ベクトルＶを正確に止める処理とに分けており、後半の処理を位相の時間差検出部７１と加算部７２とに受け持たせていることになる。そして逆回転ベクトル乗算部５、位相の時間差検出部７１及び第２の加算部７２は、周波数差取り出し手段に相当する。 The frequency synthesizer performs the process of stopping the rotation vector V as shown in FIG. 8. In this example of FIG. 8, this process is a rough stop process by rotating in reverse, and the rotation vector V at a very low speed is accurately detected. The latter half of the processing is assigned to the phase time difference detection unit 71 and the addition unit 72. The reverse rotation vector multiplication unit 5, the phase time difference detection unit 71, and the second addition unit 72 correspond to frequency difference extraction means.

位相差の累積加算部７３は、図１５（ａ）に示すようにあるサンプリング時における入力値をレジスタ７３ａに保持し、次のサンプリング時にそれまで保持されていた値を出力すると共に加算部７３ｂに戻して入力値と加算し、その加算値をレジスタ７３ａに入力するように構成されている。 As shown in FIG. 15A, the phase difference accumulating unit 73 holds an input value at a certain sampling time in the register 73a, outputs the value held so far at the next sampling time, and outputs it to the adding unit 73b. It is configured to return and add to the input value, and to input the added value to the register 73a.

またループフィルタ８は、入力値を累積加算部８ａにて累積加算すると共に、加算部８ｂにてその累積加算値に入力値を加算するように構成されている。入力値を加算部８ｂに入力する理由は、ループフィルタ８の出力が安定化するためである。このループフィルタ８の出力電圧は、Ｄ／Ａ変換部８０にてアナログ電圧とされて電圧出力部１１の出力電圧から当該出力電圧を差し引くように第１の加算部１２に入力される。 The loop filter 8 is configured to cumulatively add an input value by the cumulative addition unit 8a and to add the input value to the cumulative addition value by the addition unit 8b. The reason why the input value is input to the adder 8b is that the output of the loop filter 8 is stabilized. The output voltage of the loop filter 8 is converted to an analog voltage by the D / A converter 80 and is input to the first adder 12 so as to subtract the output voltage from the output voltage of the voltage output unit 11.

この例では、電圧制御発振部１から周波数差取り出し手段及びループフィルタ８を経て電圧制御発振部１に戻るループはＰＬＬを形成している。またＡ／Ｄ変換器３からループフィルタ８に至るまでの各部位の演算処理はソフトウエアにより行っている。 In this example, a loop returning from the voltage controlled oscillator 1 to the voltage controlled oscillator 1 via the frequency difference extracting means and the loop filter 8 forms a PLL. In addition, calculation processing of each part from the A / D converter 3 to the loop filter 8 is performed by software.

次に図８に示す全体の動作について図１６及び図１７に記載したタイムチャートを参照しながら説明する。なお、信号量の変化パターンについては、概略的に記載してあるが、シミュレーションにより得られた信号量の変化パターンは図１６、図１７のパターンよりも複雑なパターンになっている。今、上述の具体例で挙げたように、電圧制御発振器１の設定周波数ｆsetを例えば５２０．０００１ＭＨｚとして図示しない入力部から入力したとする。パラメータ出力部６は、電圧制御発振器１の設定周波数と供給電圧との関係を書き込んだテーブルを備えていて、このテーブルにおける５２０．０００１ＭＨｚに最も近い設定周波数を選択する。 Next, the overall operation shown in FIG. 8 will be described with reference to the time charts shown in FIGS. The change pattern of the signal amount is schematically described, but the change pattern of the signal amount obtained by the simulation is a more complicated pattern than the patterns of FIGS. Now, as described in the above specific example, it is assumed that the set frequency fset of the voltage controlled oscillator 1 is, for example, 520.0001 MHz and input from an input unit (not shown). The parameter output unit 6 includes a table in which the relationship between the set frequency of the voltage controlled oscillator 1 and the supply voltage is written, and selects the set frequency closest to 520.0001 MHz in this table.

また、既述のようにしてｆset／３６ＭＨｚに最も近い整数である分周比Ｎ＝１４と、設定周波数が得られるときの回転ベクトルＶの周波数を租調整量と微調整量とに分けたときの夫々の量と、を計算する。この場合、周波数の租調整量つまり逆回転ベクトルの周波数である１１４２８８３．３００７８１２５Ｈｚと第２の加算器７２に入力する微調整量である逆回し処理後の回転ベクトルの周波数１９Ｈｚとを計算する。 Further, as described above, when the frequency division ratio N = 14 which is an integer closest to fset / 36 MHz and the frequency of the rotation vector V when the set frequency is obtained are divided into the adjustment amount and the fine adjustment amount. Calculate the amount of each. In this case, the frequency adjustment amount, that is, 1142883.30078125 Hz which is the frequency of the reverse rotation vector, and the frequency 19 Hz of the rotation vector after the reverse rotation which is a fine adjustment amount input to the second adder 72 are calculated.

そして入力部からスタートの指示を入力すると、電圧出力部１１から設定周波数に対応する電圧を例えば時間に対して直線的に上昇するように出力する。電圧制御発振器１は電圧が供給されるので、周波数信号を出力しその周波数が上昇していく。初めのうちは電圧制御発振器１の出力周波数が低いので、Ａ／Ｄ変換部３にて取り出される周波数｛４０ＭＨｚ−（出力周波数／Ｎ）｝が大きく、このためキャリアリムーブ４にて取り出される回転ベクトルＶの周波数が負の大きな値になっており、時刻ｔ１に至るまでは、キャリアリムーブ４以降の各部の出力は負の下限レベルに維持されている。電圧制御発振器１の出力周波数がある値まで上昇すると、キャリアリムーブ４からの回転ベクトルＶの取り出し演算が有効になって回転ベクトルＶの周波数（速度）が落ち始める（図１６（ａ）参照）。 When a start instruction is input from the input unit, a voltage corresponding to the set frequency is output from the voltage output unit 11 so as to rise linearly with respect to time, for example. Since voltage is supplied to the voltage controlled oscillator 1, a frequency signal is output and its frequency rises. At first, since the output frequency of the voltage controlled oscillator 1 is low, the frequency {40 MHz− (output frequency / N)} extracted by the A / D converter 3 is large. Therefore, the rotation vector extracted by the carrier remove 4 The frequency of V is a negative large value, and the output of each part after the carrier remove 4 is maintained at the negative lower limit level until time t1. When the output frequency of the voltage controlled oscillator 1 rises to a certain value, the extraction operation of the rotation vector V from the carrier remove 4 becomes effective, and the frequency (speed) of the rotation vector V begins to drop (see FIG. 16A).

この説明では、４０ＭＨｚ−（出力周波数／Ｎ）の値が４ＭＨｚよりも小さいとき、つまり出力周波数／Ｎが３６ＭＨｚよりも大きいときの回転ベクトルＶの回転方向を正の方向と呼ぶとすると、負の方向に回転している回転ベクトルＶの周波数が低くなってきたということである。このとき図１６（ｂ）に示すように逆回転ベクトル乗算部５の出力である、逆回転分が加算された回転ベクトルＶの周波数も低くなってくる。したがって、図１６（ｃ）に示すように位相の時間差検出部７１の出力も小さくなり（負の速度が小さくなり）、図１７（ａ）に示すように前記出力（位相差）と周波数の微調整量とを加算した第２の加算部７２の加算値も小さくなっていく。これらの変化は図１６及び図１７では、各値が上昇に転じていることである。 In this description, when the value of 40 MHz− (output frequency / N) is smaller than 4 MHz, that is, when the rotation direction of the rotation vector V when the output frequency / N is larger than 36 MHz is referred to as a positive direction, it is negative. This means that the frequency of the rotation vector V rotating in the direction has become lower. At this time, as shown in FIG. 16B, the frequency of the rotation vector V, which is the output of the reverse rotation vector multiplying unit 5 and to which the reverse rotation amount is added, also becomes lower. Therefore, as shown in FIG. 16C, the output of the phase time difference detecting unit 71 is also reduced (the negative speed is reduced), and the output (phase difference) and the frequency are slightly reduced as shown in FIG. The addition value of the second addition unit 72 that adds the adjustment amount also decreases. These changes are that each value starts to rise in FIGS. 16 and 17.

更に、第２の加算部７２の出力つまり位相差の累積加算部７３の入力が上昇していることから、位相差の累積加算部７３の出力が時刻ｔ１に遅れた時刻ｔ２にて上昇し始める。更に電圧制御発振器１の出力周波数が上昇して、分周後の周波数が３６ＭＨｚになり、キャリアリムーブ４から取り出される回転ベクトルＶの速度が停止するタイミングとなる。ここで、租調整周波数をΔＦ（ｎ・ｆａ）とし、微調整周波数をΔｆ（ｍ・ｆｂ）とすると、キャリアリムーブ４から取り出される回転ベクトルＶの周波数が周波数の調整分ΔＦ＋Δｆよりも未だ小さく、その周波数差（第２の加算部７２の出力）が負の値であることから、回転ベクトルＶの周波数は上昇する。やがて回転ベクトルＶの周波数は時刻ｔ３にて前記周波数の調整分ΔＦ＋Δｆと同じになるが、それまでのＰＬＬの履歴により更に上昇する。 Further, since the output of the second adder 72, that is, the input of the phase difference cumulative adder 73 is rising, the output of the phase difference cumulative adder 73 starts to rise at time t2 delayed from time t1. . Further, the output frequency of the voltage controlled oscillator 1 increases, the frequency after frequency division becomes 36 MHz, and the speed of the rotation vector V taken out from the carrier remove 4 comes to a stop timing. Here, when the adjustment frequency is ΔF (n · fa) and the fine adjustment frequency is Δf (m · fb), the frequency of the rotation vector V extracted from the carrier remove 4 is still smaller than the frequency adjustment ΔF + Δf, Since the frequency difference (output of the second adder 72) is a negative value, the frequency of the rotation vector V increases. Eventually, the frequency of the rotation vector V becomes the same as the frequency adjustment ΔF + Δf at time t3, but further increases due to the history of the PLL thus far.

しかし、図１７（ｂ）に示すように位相差の累積加算部７３の出力が上昇して時刻ｔ４にて「正」に転じると、図１７（ｃ）に示すようにループフィルタ８の出力が上昇し始める。ループフィルタ８の出力が負の電圧から正の電圧になったところで電圧出力部１１からの出力電圧がループフィルタ８の出力電圧分だけ低くなって電圧制御発振器１に供給されることになるので、図１７（ｄ）に示すように電圧制御発振器１の出力周波数が低くなろうとする。このため回転ベクトルＶの速度が落ち始め、これにより第２の加算部７２の出力が小さくなろうとするので、位相差の累積加算部７３の出力が低くなろうとする。こうしてやがて位相の時間差検出部７１の出力がΔｆ（上述の具体例では１９Ｈｚ）に収束し（図１６（ｃ））、第２の加算部７２の出力、即ち周波数差取り出し手段で取り出された周波数差がゼロになる。これによりＰＬＬがロックされ、電圧制御発振器１の出力周波数が設定周波数である５２０．０００１ＭＨｚにロックされる。なおループフィルタ８はこの例では完全積分機能を持たせているため、正の直流電圧に収束することになる。また、シミュレーションでは、電圧制御発振器１の動作をスタートさせてから、ＰＬＬがロックされるに至るまでの時間はおよそ１５０ｍｓｅｃであった。 However, as shown in FIG. 17B, when the output of the phase difference accumulating unit 73 rises and turns to “positive” at time t4, the output of the loop filter 8 becomes as shown in FIG. 17C. Begins to rise. When the output of the loop filter 8 changes from a negative voltage to a positive voltage, the output voltage from the voltage output unit 11 is lowered by the output voltage of the loop filter 8 and is supplied to the voltage controlled oscillator 1. As shown in FIG. 17D, the output frequency of the voltage controlled oscillator 1 tends to be lowered. For this reason, the speed of the rotation vector V starts to drop, and thereby the output of the second adder 72 tends to decrease, so the output of the cumulative adder 73 for phase difference tends to decrease. In this way, the output of the phase time difference detection unit 71 eventually converges to Δf (19 Hz in the above specific example) (FIG. 16C), and the output of the second addition unit 72, that is, the frequency extracted by the frequency difference extraction means. The difference is zero. As a result, the PLL is locked, and the output frequency of the voltage controlled oscillator 1 is locked to the set frequency of 520.0001 MHz. Since the loop filter 8 has a complete integration function in this example, the loop filter 8 converges to a positive DC voltage. In the simulation, the time from when the operation of the voltage controlled oscillator 1 is started until the PLL is locked is about 150 msec.

以上の周波数シンセサイザでは、電圧制御発振器１の出力周波数に応じた速度（周波数）で回転する回転ベクトルを取り出し、この回転ベクトルの周波数と出力周波数が設定周波数になったときの回転ベクトルの周波数との差分を取り出して電圧制御発振器１にフィードバックしてＰＬＬを形成しているので、広い周波数帯域に亘って細かな周波数設定を低ノイズで行うことができる。そして、周波数差を取り出すにあたって、粗い周波数設定で逆回転する逆回転ベクトルを用いて回転ベクトルの速度を落とし込み、その微速回転ベクトルの速度を検出してその検出値と予め計算しておいて微調整分とを付き合わせてその差分を取り出すようにしている。したがって、既述のようにデータ量を抑えかつ簡単な演算により回転ベクトルの周波数を検出することができ、従ってメモリ容量が小さくかつ演算の負荷が小さい周波数シンセサイザとすることができる。 In the frequency synthesizer described above, a rotation vector that rotates at a speed (frequency) corresponding to the output frequency of the voltage controlled oscillator 1 is extracted, and the frequency of the rotation vector and the frequency of the rotation vector when the output frequency becomes the set frequency. Since the difference is extracted and fed back to the voltage controlled oscillator 1 to form the PLL, fine frequency setting can be performed with low noise over a wide frequency band. Then, when extracting the frequency difference, the speed of the rotation vector is reduced using a reverse rotation vector that reversely rotates with a rough frequency setting, the speed of the slow rotation vector is detected, and the detected value is calculated in advance and finely adjusted. The difference is extracted by adding the minutes. Therefore, as described above, it is possible to detect the frequency of the rotation vector by reducing the amount of data and performing a simple calculation. Therefore, it is possible to provide a frequency synthesizer with a small memory capacity and a small calculation load.

なお、分周比Ｎの決め方は、電圧制御発振器１の出力周波数の設定値をＮで割ったときに、Ａ／Ｄ変換部３で用いる基準クロック信号の周波数と回転ベクトル取り出し手段で用いられるω₀／２πとの差に最も近い周波数となるように決めることに限定されるものではない。 The frequency division ratio N is determined by dividing the set value of the output frequency of the voltage controlled oscillator 1 by N and the frequency of the reference clock signal used in the A / D converter 3 and the ω used in the rotation vector extracting means. It is not limited to determining the frequency closest to the difference from ₀ / 2π.

ここで、本実施形態では、図８中に示すように、実施形態１と同様の帯域ノイズ発生器９０を設け、このノイズ出力を加算器９１においてローパスフィルタ２１の出力に加算し、これをＡ／Ｄ変換器３のアナログ入力とする。この構成により、Ａ／Ｄ変換器３の誤動作によるスプリアス発生を低減し、周波数シンセサイザでの高性能化を可能にする。 Here, in the present embodiment, as shown in FIG. 8, a band noise generator 90 similar to that of the first embodiment is provided, and this noise output is added to the output of the low-pass filter 21 in the adder 91, The analog input of the / D converter 3 is used. With this configuration, spurious generation due to malfunction of the A / D converter 3 can be reduced, and high performance in the frequency synthesizer can be achieved.

また、以上までの実施形態では、ＰＬＬ方式の周波数シンセサイザに適用した場合を示すが、ディジタル処理で位相比較するＰＬＬ、さらに波形解析装置などの他のディジタル処理装置に適用して同等の作用効果を得ることができる。 In the above embodiments, a case where the present invention is applied to a PLL frequency synthesizer is shown. However, the present invention can be applied to other digital processing devices such as a PLL for phase comparison by digital processing and a waveform analysis device, and the same effect can be obtained. Obtainable.

本発明の実施形態を示す機能ブロック図。The functional block diagram which shows embodiment of this invention. 帯域ノイズ発生器の周波数特性。Frequency characteristics of band noise generator. 帯域ノイズ発生器の帯域ノイズ出力波形例。Band noise output waveform example of the band noise generator. Ａ／Ｄ変換器のホールド電流の充放電の説明のための説明図。Explanatory drawing for description of charging / discharging of the hold current of an A / D converter. エンベロープ入力／４０ＭＨｚサンプルでのホールド充電電流変化の例。Example of change in hold charging current at envelope input / 40 MHz sample. ホールド充電電流の周期性の抑制例。The example of suppression of the periodicity of hold charge current. スプリアス発生の対策前と対策後の波形図。Waveform diagrams before and after countermeasures against spurious occurrence. 本発明の実施形態２に係る周波数シンセサイザの基本構成図。The basic block diagram of the frequency synthesizer which concerns on Embodiment 2 of this invention. 実施形態２に用いられるキャリアリムーブを示す構成図。The block diagram which shows the carrier remove used for Embodiment 2. FIG. キャリアリムーブにて得られる回転ベクトルを示す説明図。Explanatory drawing which shows the rotation vector obtained by a carrier remove. 逆回転ベクトル乗算部の構成を示す構成図。The block diagram which shows the structure of a reverse rotation vector multiplication part. パラメータ発生部において逆回転ベクトルを発生させるためのデータテーブルを示す説明図。Explanatory drawing which shows the data table for generating a reverse rotation vector in a parameter generation part. キャリアリムーブで得られた回転ベクトルと逆回転ベクトルとを周波数差取り出し手段により互いに乗算する様子を示す説明図。Explanatory drawing which shows a mode that a rotation vector and reverse rotation vector obtained by carrier removal are mutually multiplied by a frequency difference extraction means. 前後するタイミングでサンプリングした回転ベクトルの位相差を示す説明図。Explanatory drawing which shows the phase difference of the rotation vector sampled at the timing to move back and forth. 図６における位相差の累積加算部及びループフィルタの構成図。FIG. 7 is a configuration diagram of a phase difference cumulative addition unit and a loop filter in FIG. 6. 実施形態２におけるキャリアリムーブ、周波数差取り出し手段及び位相の時間差検出部の各出力レベルを示すタイムチャート。FIG. 6 is a time chart showing output levels of a carrier remover, a frequency difference extraction unit, and a phase time difference detection unit in Embodiment 2. FIG. 位相差の累積加算部及びループフィルタの各入力レベルと、ループフィルタ及び電圧制御発振器の各出力レベルとを示すタイムチャート。The time chart which shows each input level of the accumulation addition part of a phase difference and a loop filter, and each output level of a loop filter and a voltage control oscillator. 従来のＰＬＬの機能ブロック図。The functional block diagram of the conventional PLL.

符号の説明Explanation of symbols

１、…電圧制御発振器
２，…分周器
３，…Ａ／Ｄ変換器
３１…基準クロック発生部
４…キャリアリムーブ
５…逆回転ベクトル演算部
６…パラメータ出力部
７１…位相の時間差検出部
７３…位相差の累積加算部
８…ループフィルタ
９０…帯域ノイズ発生器
１００…ディジタル処理部 DESCRIPTION OF SYMBOLS 1, ... Voltage controlled oscillator 2, ... Frequency divider 3, ... A / D converter 31 ... Reference clock generation part 4 ... Carrier remove 5 ... Reverse rotation vector calculating part 6 ... Parameter output part 71 ... Phase time difference detection part 73 ... Cumulative addition unit for phase difference 8 ... Loop filter 90 ... Band noise generator 100 ... Digital processing unit

Claims

周期性の高いアナログ入力信号が入力されるアナログ／ディジタル変換器と、
所定の周波数帯域にてノイズを発生する帯域ノイズ発生器と、
この帯域ノイズ発生器にて発生したノイズを前記アナログ／ディジタル変換器の入力信号に加算するための加算器と、
前記アナログ／ディジタル変換器によって変換したディジタル信号を基にディジタル処理を行うディジタル処理部と、
前記アナログ／ディジタル変換器の入力側に設けられた電圧制御発振器と、
前記ディジタル処理部の出力側に設けられたディジタル／アナログ変換器と、を備え、
前記帯域ノイズ発生器から出力されるノイズの周波数帯域は、前記ディジタル処理部におけるディジタル信号処理に影響を及ぼさない帯域であり、
前記ディジタル処理部により処理された信号を前記ディジタル／アナログ変換器を介して電圧制御発振器に帰還することによりＰＬＬループを形成することを特徴とするディジタル処理装置。 An analog / digital converter to which an analog input signal with high periodicity is input;
A band noise generator for generating noise in a predetermined frequency band;
An adder for adding noise generated by the band noise generator to an input signal of the analog / digital converter;
A digital processing unit for performing digital processing based on the digital signal converted by the analog / digital converter;
A voltage controlled oscillator provided on the input side of the analog / digital converter;
A digital / analog converter provided on the output side of the digital processing unit, and
Frequency band of the noise outputted from the band noise generator, Ri band der not affecting the digital signal processing in the digital processor,
A digital processing apparatus, wherein a PLL loop is formed by feeding back a signal processed by the digital processing unit to a voltage controlled oscillator via the digital / analog converter .