JP4296055B2 - 半導体集積回路、半導体回路装置及びメモリマクロセル - Google Patents

Description

本発明は、半導体集積回路、半導体回路装置及びメモリマクロセルに関し、特に、メモリの周辺回路の故障をスキャンパステストで検査する半導体集積回路、半導体回路装置及びメモリマクロセルに関する。

従来、集積回路の故障を検査する方法として、スキャンパステスト法が用いられてきた。
スキャンパステスト法では、まず、例えば組み合わせ回路（内部にフリップフロップを備えていない回路）と、順序回路（内部にフリップフロップを備えた回路）とから構成された集積回路において、集積回路中のフリップフロップをシフトレジスタのように連結して、スキャンパスを作成する。次に、スキャンパスの外部端子からテスト信号を入力し、集積回路の動作結果をシフトレジスタ化したフリップフロップを介して読み出すことにより、集積回路が正常に機能するか検査を行う。

図４は、従来技術におけるスキャンパスのテスト装置の一例を示す図である。
図４では、各回路に接続された８個のフリップフロップが、スキャンイン信号（ＳＣＡＮ ＩＮ）の入力とスキャンアウト信号（ＳＣＡＮ ＯＵＴ）の出力との間でシリアルに連結されている。
各フリップフロップは、スキャンクロック信号（ＳＣＡＮ ＣＬＫ）が入力されると、１個スキャンイン信号入力側（以下、前段）のフリップフロップからのデータを１個スキャンアウト信号出力側（以下、後段）のフリップフロップへシフトさせる。ただし、最もスキャンイン信号入力側（以下、最前段）のフリップフロップは、入力されたスキャンイン信号を後段のフリップフロップへ出力し、最もスキャンアウト信号の出力側（以下、最後段）のフリップフロップは、前段からのデータをスキャンアウト信号として出力する。
図示しない比較回路は、このテスト装置からスキャンアウト信号を取り出して、その取り出したスキャンアウト信号とスキャンイン信号とを比較して、集積回路に故障が生じているか否かを判定する。

このようなスキャンパステスト法を用いた従来技術の１つに、特許文献１が開示するところのテスト容易化設計支援システムがあった。
特許文献１では、スキャンパステスト方法を用いることによって、ＲＯＭ／ＲＡＭ周辺の故障検出率を向上させていた。

また、特許文献２が開示するところの半導体集積回路では、スキャンテストモード時には、ＲＡＭマクロをバイパスするような回路構成とすることにより、スキャンパステスト時に、ＲＡＭマクロ内のメモリセルへの書き込み／読み出し処理を省き、集積回路の試験パターンを容易化することを可能としていた。
特開２０００−２２７４６３号公報 特開平１０−１６０８０１号公報

図４に示されるように、一般に、スキャンパステストでは、スキャンＦＦ（フリップフロップ）回路にセットされたデータを、次段のスキャンＦＦ回路へ渡すことでその間にある組み合わせ回路の故障検出テストを実現していた。
図５は、スキャンパステスト方法により故障検出が困難である集積回路の例を示す図である。
このように、スキャンＦＦ回路とスキャンＦＦ回路との間にデータの伝搬を阻止する回路（スキャン対応では無いＦＦ、メモリ・ＣＰＵなどのマクロセル、信号線の浮き等）がある場合、その回路周辺はスキャンパステストでの故障検出が困難になってしまうといった問題があった。

また、ＡＳＩＣ−ＬＳＩでは、回路の大規模化に伴い、内蔵ＲＯＭ／ＲＡＭのテスト容易化を目的として、メモリＢＩＳＴ回路を使用する機会が増えている。
ＥＤＡベンダーから一般に提供されるメモリＢＩＳＴ（Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路は、単体ではメモリＢＩＳＴ回路自体の故障を検出する能力は無く、スキャンパステストによって故障を検出することとなる。
図６は、スキャンパステスト方法により故障検出が困難である集積回路の他の例を示す図である。
図６の集積回路では、メモリＢＩＳＴ入力制御回路とメモリとがセレクタを介して接続されている。また、メモリのデータ出力の分岐とメモリＢＩＳＴ入力制御回路の出力とが、メモリＢＩＳＴ出力比較回路に接続されている。
ＢＩＳＴイネーブル信号（ｂｉｓｔ＿ｅｎ）がイネーブルである時には、メモリＢＩＳＴ入力制御回路は、入力されるＢＩＳＴクロック信号（ｂｉｓｔ＿ｃｌｋ）に同期し、内蔵された検査アルゴリズムに応じて、メモリへの読み書きを実行する。
メモリＢＩＳＴ出力比較回路は、メモリから読み出したデータと、メモリＢＩＳＴ入力制御回路によりメモリに書き込まれたデータとを比較し、一致するか否かを判定し、その判定結果を出力する。
図６のように、メモリセルの前段および後段の領域、並びにメモリＢＩＳＴ入力制御回路とメモリＢＩＳＴ出力比較回路の接続部分では、スキャンパステスト方法を用いて集積回路の故障を検出することが困難であった。また、マルチプレクサ、デコーダ等のスキャンパステストでは故障検出できない回路が配置されている場合があった。
この場合、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ：自動テストパターン作成ツール）によるスキャンパステストでメモリＢＩＳＴ回路の故障検出が十分に行えないという問題が生じていた。
この結果、故障検出が十分でないと出荷テストで不良を検出できないため、不良品を市場に流出することになり問題となる。メモリＢＩＳＴ回路の故障検出を十分に行うためにはユーザ側で何らかの対策を行わなければならないため、ユーザの負担となっていた。

また、特許文献１では、逆相クロックを使用する制御のため、クロックタイミング調整が煩雑になる可能性があった。

また、特許文献２のように、単にバイパスするだけでは、メモリマクロセルの前段・後段にある回路が複雑であった場合、故障検出率が上がりにくい虞があった。

本発明は、上記問題点に鑑みてなされたものであり、スキャンパステスト時にメモリマクロセルでスキャンデータの伝搬が阻止されてしまうことを、簡単な回路で回避する回路検査装置、半導体集積回路およびメモリマクロセルを提供することを目的とする。

かかる目的を達成するため、本発明によれば、接続される１以上の入力信号線を介して各入力信号が入力されるメモリ部と、入力信号線を介してメモリ部へ各入力信号を出力するメモリＢＩＳＴ入力制御回路部と、を有する半導体集積回路であって、２以上のフリップフロップが縦続接続されて構成されるスキャンパスを備え、１以上の入力信号線を介してメモリ部にそれぞれ入力される入力信号を、２以上のフリップフロップに、入力信号線から分岐した信号線を介してそれぞれ入力し、縦続接続された２以上のフリップフロップのうち、一方の端のフリップフロップにテストパターンの信号を入力し、該入力された信号をシフトし、他端のフリップフロップから該テストパターンの信号を出力し、２以上のフリップフロップのうちの１つは、メモリ部への入力信号のうち、メモリ部に書き込まれる入力データ信号の入力信号線から分岐した信号線に接続され、分岐した信号線を介して入力された入力データ信号を出力し、２以上のフリップフロップのうちの１つからのデータ信号の出力と、メモリ部からのデータ信号の出力とが接続されたセレクタをさらに備え、セレクタは、２以上のフリップフロップのうちの１つからのデータ信号およびメモリ部からのデータ信号のうちの一方を選択的に出力し、メモリ部からのデータ信号の出力を選択して入力とし、メモリ部からのデータ出力を検査するメモリＢＩＳＴ出力比較回路に信号を出力する回路検査装置に接続されることを特徴とする。

また、本発明によれば、接続される１以上の入力信号線を介して各入力信号が入力されるメモリ部と、半導体集積回路の故障を検査する回路検査部と、入力信号線を介してメモリ部へ各入力信号を出力するメモリＢＩＳＴ入力制御回路部と、メモリ部からのデータ出力を検査するメモリＢＩＳＴ出力比較回路部とを有する半導体回路装置であって、回路検査部は、２以上のフリップフロップが縦続接続されて構成されるスキャンパスを備え、１以上の入力信号線から分岐した信号線を介して、各入力信号を、２以上のフリップフロップにそれぞれ入力し、縦続接続された２以上のフリップフロップのうち、一方の端のフリップフロップにテストパターンの信号を入力し、他端のフリップフロップから該テストパターンの信号を出力し、２以上のフリップフロップのうちの１つは、メモリ部への入力信号のうち、メモリ部に書き込まれる入力データ信号の入力信号線から分岐した信号線に接続され、分岐した信号線を介して入力された入力データ信号を出力し、２以上のフリップフロップのうちの１つからのデータ信号の出力と、メモリ部からのデータ信号の出力とが接続されたセレクタをさらに備え、セレクタは、２以上のフリップフロップのうちの１つからのデータ信号およびメモリ部からのデータ信号のうちの一方を選択的に出力し、メモリ部からのデータ信号の出力を選択して入力とし、メモリＢＩＳＴ出力比較回路へ出力することを特徴とする。

また、本発明によれば、接続される１以上の入力信号線を介して各入力信号が入力されるメモリ部と、半導体集積回路の故障を検査する回路検査部とを有するメモリマクロセルであって、回路検査部は、入力信号線を介してメモリ部へ各入力信号を出力するメモリＢＩＳＴ入力制御回路と接続され、２以上のフリップフロップが縦続接続されて構成されるスキャンパスを備え、１以上の入力信号線から分岐した信号線を介して、各入力信号を、２以上のフリップフロップにそれぞれ入力し、縦続接続された２以上のフリップフロップのうち、一方の端のフリップフロップにテストパターンの信号を入力し、他端のフリップフロップから該テストパターンの信号を出力し、２以上のフリップフロップのうちの１つは、メモリ部への入力信号のうち、メモリ部に書き込まれる入力データ信号の入力信号線から分岐した信号線に接続され、分岐した信号線を介して入力された入力データ信号を出力し、２以上のフリップフロップのうちの１つからのデータ信号の出力と、メモリ部からのデータ信号の出力とが接続されたセレクタをさらに備え、セレクタは、２以上のフリップフロップのうちの１つからのデータ信号およびメモリ部からのデータ信号のうちの一方を選択的に出力し、メモリ部からのデータ信号の出力を選択して入力とし、メモリ部からのデータ出力を検査するメモリＢＩＳＴ出力比較回路に信号を出力することを特徴とする。

本発明によれば、スキャンパステスト時にメモリマクロセルでスキャンデータの伝搬が阻止されてしまうことを、簡単な回路で回避することが可能となる。

本発明の実施の形態における回路検査装置は、メモリマクロセル周辺回路の故障有無をスキャンパステストでテストするテスト装置であって、メモリマクロセルと並列に接続されたスキャン対象ＦＦによってテストを実行するものである。
本実施形態における回路検査装置は、ＯＡ機器、ＡＶ機器、通信機器、またはＰＣ関連機器などに実装することができる。

図１は、本発明の実施例１における半導体集積回路の構成を示す図である。以下、図１を用いて、本実施例における半導体集積回路の構成および動作について説明する。
半導体集積回路は、回路検査装置１０と、メモリマクロセル２０（例えばＲＡＭを含む回路）とを有して構成される。
また、回路検査装置１０は、スキャンフリップフロップ（以下、スキャンＦＦ）１１〜１５と、セレクタ１６と、各部位を接続する信号線とを有して構成される。
スキャンＦＦ１１〜１５は、メモリマクロセル２０に並列に配置される。

クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、各信号を出力する信号入力手段（図示せず）により、それぞれ信号線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５を介してメモリマクロセル２０へ入力される。
また、信号線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５は、それぞれ分岐してスキャンＦＦ１１、１２、１３、１４、１５のＤ端子に接続されており、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５を介してスキャンＦＦ１１、１２、１３、１４、１５に入力される。

また、スキャンパステストのテスト用信号であるスキャンイン信号ＳＣＡＮ ＩＮの入力と、スキャンアウト信号ＳＣＡＮ ＯＵＴの出力との間に、スキャンＦＦ１１〜１５が順に縦続接続されている。以下、スキャンイン信号ＳＣＡＮ ＩＮ入力側を前段、スキャンアウト信号ＳＣＡＮ ＯＵＴ出力側を後段とする。各スキャンＦＦのスキャン信号出力端子ＳＯは、次段（１つ後段）のスキャンＦＦのスキャン信号入力端子ＳＩに接続されている。ただし、スキャンＦＦ１１のスキャン信号入力端子ＳＩは、スキャンイン信号ＳＣＡＮ ＩＮの入力線に接続されており、スキャンＦＦ１５のスキャン信号出力端子ＳＯは、スキャンアウト信号ＳＣＡＮ ＯＵＴの出力線に接続されている。

スキャンＦＦ１１〜１５には、信号線を介してそれぞれスキャンクロック信号ＳＣＡＮ ＣＬＫが入力される。
各スキャンＦＦは、入力されるスキャンクロック信号ＳＣＡＮ ＣＬＫに同期して、次段のスキャンＦＦへ信号をシフトし、スキャンＦＦ１５は、最終的にスキャンアウト信号ＳＣＡＮ ＯＵＴを出力する。
スキャンアウト信号ＳＣＡＮ ＯＵＴにより、各スキャンＦＦ１１〜１５の値は、信号線を介して図示されないメモリマクロセル制御回路に入力される。メモリマクロセル制御回路は、その入力された各スキャンＦＦ１１〜１５の値に基づいて、メモリマクロセル２０に入力される各信号のスキャンパステストを実行する。

また、スキャンＦＦ１４は、Ｄ端子に入力された入力データ信号ＤＩをＱ端子から出力する。

セレクタ１６には、各信号線を介して、メモリマクロセル２０の出力データ信号ＤＯと、スキャンＦＦ１４の出力（Ｑ端子からの出力データ信号）と、スキャン動作切り替え信号ＳＣＡＮ ＥＮが入力される。
メモリマクロセル２０のデータ出力（出力データ信号ＤＯの信号線）は、データ入力（入力データ信号ＤＩの信号線）と同じ幅である。
セレクタ１６は、スキャン動作切り替え信号ＳＣＡＮ ＥＮ入力に応じて、データ入力ＤＩが入力されたスキャンＦＦ１４の出力と、メモリマクロセルの出力（出力データ信号ＤＯ）とを選択式に出力するように制御する。セレクタ１６は、通常時は、メモリマクロセル２０の出力を選択し、スキャンモード時（ＳＣＡＮ ＥＮ入力時）にはスキャンＦＦ１４の出力を選択する。このことにより、スキャンパステスト時にはメモリマクロセル２０を介さずに例えば次段のスキャンＦＦ（図示せず）へ入力データ信号ＤＩを出力することができる。

その他のスキャンＦＦ（スキャンＦＦ１１〜１３）の出力は、どこにも接続しなくてもよいし、図示しない他のメモリマクロセルへ接続してもよい。

以下、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）内部へ回路検査装置１０を組み込む場合について説明する。
この場合、ＡＳＩＣ内に作成されるスキャンチェーン（図１と同様にフリップフロップを縦続接続したもの）の中に回路検査装置１０のスキャンイン信号ＳＣＡＮ ＩＮの入力端子およびスキャンアウト信号ＳＣＡＮ ＯＵＴの出力端子を接続する。すなわち、ＡＳＩＣ内のスキャンチェーンのフリップフロップのスキャン信号出力端子ＳＯに、回路検査装置１０のスキャンイン信号ＳＣＡＮ ＩＮの入力端子を接続し、そのフリップフロップの次段のフリップフロップのスキャン信号入力端子ＳＩに、回路検査装置１０のスキャンアウト信号ＳＣＡＮ ＯＵＴの出力端子を接続する。

回路検査装置１０は、スキャンクロック信号ＳＣＡＮ ＣＬＫおよびスキャン動作切り替え信号ＳＣＡＮ ＥＮとして、割り込む先のスキャンチェーンと同じものを使用する。この結果、回路検査装置１０は、通常のスキャンチェーンの一部として機能する。

なお、本実施例では、回路検査装置１０の検査対象として、メモリマクロセルを例としているが、ＣＰＵ、ＤＳＰなどのセルにも応用できる。

以上説明したように、本実施例によれば、メモリマクロセル２０に対する各入力信号をそのままスキャンＦＦ１１〜１５に取り込む構造としているので、メモリマクロセル制御回路のスキャンパステストで故障検出しにくい箇所を容易に検出することを可能とする。

また、本実施例によれば、セレクタ１６は、スキャンＦＦ１４の出力をメモリマクロセル２０の出力と切り替えて出力するので、メモリマクロセル２０の出力を受ける回路（メモリＢＩＳＴ回路のコンパレータ等）のスキャンパステストで故障検出しにくい箇所を容易に検出することを可能とする。
その結果、不良品の集積回路の市場流出を低減するとともに、スキャンパステストで故障検出しにくい箇所に対して手動にてテストパターンを作成する手間が省ける。また、前記箇所について手動にて作成したパターンを追加する必要がないので、テストコストを軽減させることが可能となる。

以下、特記しない限り、本発明の実施例２の構成および動作は、実施例１と同様であるものとする。

図２は、本発明の実施例２における半導体集積回路の構成を示す図である。
図２に示されているように、半導体集積回路は、回路検査装置１０と、メモリマクロセル２０と、メモリＢＩＳＴ入力制御回路３０と、セレクタ４０と、メモリＢＩＳＴ出力比較回路５０とを有して構成される。

図２の半導体集積回路では、メモリＢＩＳＴ入力制御回路３０とメモリマクロセル２０とがセレクタ４０を介して接続されている。
ＢＩＳＴイネーブル信号（ｂｉｓｔ＿ｅｎ）がイネーブルである時には、メモリＢＩＳＴ入力制御回路３０は、入力されるＢＩＳＴクロック信号（ｂｉｓｔ＿ｃｌｋ）に同期し、内蔵された検査アルゴリズムに応じて、メモリマクロセル２０への読み書きを実行する。
セレクタ４０は、クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａを、通常制御信号によるものおよびメモリＢＩＳＴ入力制御回路３０からのもののうちのいずれかを選択的にメモリマクロセル２０へそれぞれ信号線Ｌ１〜Ｌ５を介して出力する。

信号線Ｌ２〜Ｌ５は分岐して、それぞれライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａを、スキャンＦＦ１２〜１５のＤ端子へ出力する。

スキャンパステストのテスト用信号であるスキャンイン信号ＳＣＡＮ ＩＮの入力と、スキャンアウト信号ＳＣＡＮ ＯＵＴの出力との間に、スキャンＦＦ１２〜１５が順に縦続接続されている。
また、スキャンＦＦ１３〜１５には、信号線を介してそれぞれスキャンクロック信号ＳＣＡＮ ＣＬＫが入力される。
メモリデータ入力（ＤＩ）とデータ出力（ＤＯ）は一般に同じデータ幅で構成されているので、図２に示すように同じスキャンＦＦ（スキャンＦＦ１４）に接続するようにする。

セレクタ１６には、各信号線を介して、メモリマクロセル２０の出力データ信号ＤＯと、スキャンＦＦ１４の出力（Ｑ端子からの出力データ信号）と、スキャン動作切り替え信号ＳＣＡＮ ＥＮが入力される。
セレクタ１６は、スキャン動作切り替え信号ＳＣＡＮ ＥＮ入力に応じて、データ入力ＤＩが入力されたスキャンＦＦ１４の出力と、メモリマクロセルの出力（出力データ信号ＤＯ）とを選択式に出力するように制御する。
通常時、セレクタ１６は、メモリマクロセル２０の出力を選択する。このとき、セレクタ１６は、メモリマクロセル２０からの出力データＤＯを、メモリＢＩＳＴ出力比較回路５０へ出力する。
スキャンモード時（ＳＣＡＮ ＥＮ入力時）、セレクタ１６はスキャンＦＦ１４の出力を選択する。このことにより、セレクタ１６はスキャンパステスト時にはメモリマクロセル２０を介さずに例えば次段のスキャンＦＦ（図示せず）へ入力データ信号ＤＩを出力することができる。

メモリＢＩＳＴ出力比較回路５０は、結果比較部５１と、結果判定部５２とを有して構成される。
結果比較部５１には、セレクタ１６からの出力データ信号ＤＯの信号線の分岐とメモリＢＩＳＴ入力制御回路３０の出力とが接続されている。
結果比較部５１は、セレクタ１６を介してメモリマクロセル２０から読み出した出力データＤＯと、メモリＢＩＳＴ入力制御回路３０により出力され、メモリマクロセル２０に書き込まれたデータとを比較し、一致するか否かを判定する。
判定結果出力部５２は、結果比較部５１による判定結果を出力する。

以上説明したように、本実施例によれば、半導体集積回路（メモリＢＩＳＴ回路）に回路検査装置１０があらかじめ組み込まれているので、ユーザ側で回路検査装置１０を意識する必要が無く、改めて回路検査装置を設置するユーザの手間を省くことが可能となる。

また、本実施例によれば、データ入力ＤＩとデータ出力ＤＯのラインが同じスキャンＦＦ（スキャンＦＦ１４）に接続されているので、ＤＩとＤＯに別々のスキャンＦＦが接続された場合に比べて、スキャンパステストの制御性・観測性を低下させることなく、設置するスキャンＦＦの個数を削減することが可能となる。

また、本実施例によれば、メモリＢＩＳＴ入力制御回路３０の故障検出率を向上させ、メモリＢＩＳＴ入力制御回路３０の不良の検出が容易となる。その結果、メモリマクロセル２０の不良を正しく判断する可能性が上がるので、故障したメモリマクロセル２０の市場流出を低減することができる。

以下、特記しない限り、本発明の実施例３の構成および動作は、実施例１と同様であるものとする。

図３は、本発明の実施例３におけるメモリマクロセル２０の構成を示す図である。
図３に示されるように、メモリマクロセル２０は、回路検査装置１０と、メモリ２１（例えばＲＡＭ）と、各部位を接続する信号線とを有して構成される。
また、回路検査装置１０は、スキャンＦＦ１２〜１５と、セレクタ１６と、各部位を接続する信号線とを有して構成される。
スキャンＦＦ１２〜１５は、メモリ２１に並列に配置される。

クロック信号ＣＬＫ、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５を介してメモリ２１へ入力される。
また、信号線Ｌ２、Ｌ３、Ｌ４、Ｌ５は、それぞれ分岐してスキャンＦＦ１２、１３、１４、１５のＤ端子に接続されており、ライトイネーブル信号ＷＥＮ、チップセレクト信号ＣＥＮ、入力データ信号ＤＩ、およびアドレス信号Ａは、それぞれ信号線Ｌ２、Ｌ３、Ｌ４、Ｌ５を介してスキャンＦＦ１２、１３、１４、１５に入力される。

また、スキャンパステストのテスト用信号であるスキャンイン信号ＳＣＡＮ ＩＮの入力と、スキャンアウト信号ＳＣＡＮ ＯＵＴの出力との間に、スキャンＦＦ１２〜１５が順に縦続接続されている。

スキャンＦＦ１２〜１５には、信号線を介してそれぞれスキャンクロック信号ＳＣＡＮ ＣＬＫが入力される。
各スキャンＦＦは、入力されるスキャンクロック信号ＳＣＡＮ ＣＬＫに同期して、次段のスキャンＦＦへ信号をシフトし、スキャンＦＦ１５は、最終的にスキャンアウト信号ＳＣＡＮ ＯＵＴを出力する。
スキャンアウト信号ＳＣＡＮ ＯＵＴにより、各スキャンＦＦ１２〜１５の値は、信号線を介して図示されないメモリマクロセル制御回路に入力される。メモリマクロセル制御回路は、その入力された各スキャンＦＦ１２〜１５の値に基づいて、メモリ２１に入力される各信号のスキャンパステストを実行する。

また、スキャンＦＦ１４は、Ｄ端子に入力された入力データ信号ＤＩをＱ端子から出力する。

セレクタ１６には、各信号線を介して、メモリ２１の出力データ信号ＤＯと、スキャンＦＦ１４の出力（Ｑ端子からの出力データ信号）と、スキャン動作切り替え信号ＳＣＡＮ ＥＮが入力される。
メモリ２１のデータ出力（出力データ信号ＤＯの信号線）は、データ入力（入力データ信号ＤＩの信号線）と同じ幅である。セレクタ１６は、スキャン動作切り替え信号ＳＣＡＮ ＥＮ入力に応じて、データ入力ＤＩが入力されたスキャンＦＦ１４の出力と、メモリマクロセルの出力（出力データ信号ＤＯ）とを選択式に出力するように制御する。セレクタ１６は、通常時は、メモリ２１の出力を選択し、スキャンモードの時にはスキャンＦＦ１４の出力を選択する。
その他のスキャンＦＦ（スキャンＦＦ１２、１３）の出力は、どこにも接続しなくてもよいし、図示しない他のメモリマクロセルへ接続してもよい。

以上説明したように、本実施例によれば、メモリマクロセル２０に回路検査装置１０があらかじめ組み込まれているので、ＥＤＡベンダーが提供するメモリＢＩＳＴ回路に故障検出の対策がなされていない場合でも、ユーザ側で回路検査装置１０を意識せずに組み込むことができ、改めて回路検査装置を設置するユーザの手間を省くことが可能となる。

なお、上記の実施例は本発明の好適な実施の一例であり、本発明の実施例は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能となる。

本発明の実施例１における半導体集積回路の構成を示す図である。 本発明の実施例２における半導体集積回路の構成を示す図である。 本発明の実施例３におけるメモリマクロセルの構成を示す図である。 従来技術におけるスキャンパスのテスト装置の一例を示す図である。 スキャンパステスト方法により故障検出が困難である集積回路の例を示す図である。 スキャンパステスト方法により故障検出が困難である集積回路の他の例を示す図である。

符号の説明

１０ 回路検査装置
１１〜１５ スキャンＦＦ
１６、４０ セレクタ
２０ メモリマクロセル
２１ メモリ
３０ メモリＢＩＳＴ入力制御回路
５０ メモリＢＩＳＴ出力比較回路
５１ 結果比較部
５２ 判定結果出力部
Ｌ１〜Ｌ５ 信号線

Claims (3)

1. 接続される１以上の入力信号線を介して各入力信号が入力されるメモリ部と、前記入力信号線を介して前記メモリ部へ前記各入力信号を出力するメモリＢＩＳＴ入力制御回路部と、を有する半導体集積回路であって、
   ２以上のフリップフロップが縦続接続されて構成されるスキャンパスを備え、
   前記１以上の入力信号線を介して前記メモリ部にそれぞれ入力される入力信号を、前記２以上のフリップフロップに、前記入力信号線から分岐した信号線を介してそれぞれ入力し、前記縦続接続された２以上のフリップフロップのうち、一方の端のフリップフロップにテストパターンの信号を入力し、該入力された信号をシフトし、他端のフリップフロップから該テストパターンの信号を出力し、前記２以上のフリップフロップのうちの１つは、前記メモリ部への入力信号のうち、前記メモリ部に書き込まれる入力データ信号の入力信号線から分岐した信号線に接続され、前記分岐した信号線を介して入力された入力データ信号を出力し、前記２以上のフリップフロップのうちの１つからのデータ信号の出力と、前記メモリ部からのデータ信号の出力とが接続されたセレクタをさらに備え、前記セレクタは、前記２以上のフリップフロップのうちの１つからのデータ信号および前記メモリ部からのデータ信号のうちの一方を選択的に出力し、前記メモリ部からのデータ信号の出力を選択して入力とし、前記メモリ部からのデータ出力を検査するメモリＢＩＳＴ出力比較回路に信号を出力する回路検査装置に、接続されることを特徴とする半導体集積回路。
2. 接続される１以上の入力信号線を介して各入力信号が入力されるメモリ部と、半導体集積回路の故障を検査する回路検査部と、前記入力信号線を介して前記メモリ部へ前記各入力信号を出力するメモリＢＩＳＴ入力制御回路部と、前記メモリ部からのデータ出力を検査するメモリＢＩＳＴ出力比較回路部とを有する半導体回路装置であって、
   前記回路検査部は、
   ２以上のフリップフロップが縦続接続されて構成されるスキャンパスを備え、
   前記１以上の入力信号線から分岐した信号線を介して、前記各入力信号を、前記２以上のフリップフロップにそれぞれ入力し、
   前記縦続接続された２以上のフリップフロップのうち、一方の端のフリップフロップにテストパターンの信号を入力し、他端のフリップフロップから該テストパターンの信号を出力し、前記２以上のフリップフロップのうちの１つは、前記メモリ部への入力信号のうち、前記メモリ部に書き込まれる入力データ信号の入力信号線から分岐した信号線に接続され、前記分岐した信号線を介して入力された入力データ信号を出力し、前記２以上のフリップフロップのうちの１つからのデータ信号の出力と、前記メモリ部からのデータ信号の出力とが接続されたセレクタをさらに備え、
   前記セレクタは、
   前記２以上のフリップフロップのうちの１つからのデータ信号および前記メモリ部からのデータ信号のうちの一方を選択的に出力し、前記メモリ部からのデータ信号の出力を選択して入力とし、前記メモリＢＩＳＴ出力比較回路へ出力することを特徴とする半導体回路装置。
3. 接続される１以上の入力信号線を介して各入力信号が入力されるメモリ部と、半導体集積回路の故障を検査する回路検査部とを有するメモリマクロセルであって、
   前記回路検査部は、
   前記入力信号線を介して前記メモリ部へ前記各入力信号を出力するメモリＢＩＳＴ入力制御回路と接続され、２以上のフリップフロップが縦続接続されて構成されるスキャンパスを備え、
   前記１以上の入力信号線から分岐した信号線を介して、前記各入力信号を、前記２以上のフリップフロップにそれぞれ入力し、
   前記縦続接続された２以上のフリップフロップのうち、一方の端のフリップフロップにテストパターンの信号を入力し、他端のフリップフロップから該テストパターンの信号を出力し、前記２以上のフリップフロップのうちの１つは、前記メモリ部への入力信号のうち、前記メモリ部に書き込まれる入力データ信号の入力信号線から分岐した信号線に接続され、前記分岐した信号線を介して入力された入力データ信号を出力し、前記２以上のフリップフロップのうちの１つからのデータ信号の出力と、前記メモリ部からのデータ信号の出力とが接続されたセレクタをさらに備え、
   前記セレクタは、
   前記２以上のフリップフロップのうちの１つからのデータ信号および前記メモリ部からのデータ信号のうちの一方を選択的に出力し、前記メモリ部からのデータ信号の出力を選択して入力とし、前記メモリ部からのデータ出力を検査するメモリＢＩＳＴ出力比較回路に信号を出力することを特徴とするメモリマクロセル。

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