JP5911816B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP5911816B2 JP5911816B2 JP2013035843A JP2013035843A JP5911816B2 JP 5911816 B2 JP5911816 B2 JP 5911816B2 JP 2013035843 A JP2013035843 A JP 2013035843A JP 2013035843 A JP2013035843 A JP 2013035843A JP 5911816 B2 JP5911816 B2 JP 5911816B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- circuit
- test
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
- G11C2029/3602—Pattern generator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
図1は、第1の実施形態に係る半導体集積回路装置100の概略構成を示すブロック図である。半導体集積回路装置100は、BIST回路1と、メモリ22を有するメモリカラー(memory collar)2と、システムロジック回路3とを備えている。この半導体集積回路装置100は、メモリ22をテストする機能だけでなく、BIST回路1をテストする機能も有する。
以下に説明する第2の実施形態では、メモリ22のテスト時に、比較部26およびフラグレジスタ27も合わせてテストするものである。
11 データ生成部
12 アドレス生成部
13 制御信号生成部
14 結果解析部
2 メモリカラー
21a〜21c,24,241〜24n,521〜52n マルチプレキサ
22 メモリ
23 バイパス回路
25,25a 圧縮部
26 比較部
27 フラグレジスタ
511〜51n 排他的論理和回路
531〜533 フリップフロップ
100,100a 半導体集積回路装置
Claims (7)
- メモリと、
前記メモリをテストするためのBIST(Built-In Self Test)回路により生成されたテスト信号が、前記メモリをバイパスするためのバイパス回路と、
前記BIST回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記BIST回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択するマルチプレキサと、
前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する圧縮部と、
前記圧縮部に保持された信号と、前記BIST回路により生成された前記メモリ信号の期待値信号と、を比較する比較部と、
前記圧縮部により圧縮されたバイパス信号を、前記BIST回路に故障があるか否かの判断のために出力する出力端子と、
前記比較部による比較の結果、前記圧縮部に保持された信号と、前記期待値信号とが一致するか否かを示すフラグ信号を生成するフラグ生成部と、を備え、
前記マルチプレキサからの出力信号は、複数ビットからなるデジタル信号であり、
前記圧縮部は、
前記マルチプレキサからの出力信号の各ビットに対応して設けられ、供給される値をそれぞれ保持する複数のレジスタと、
隣接する2つの前記レジスタ間に設けられ、前段のレジスタに保持された値と、後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値と、前記フラグ信号と、の間で圧縮処理のための論理演算を行う論理回路と、
前記メモリのテストを行う場合には、前記後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値を前記後段のレジスタに供給し、前記BIST回路のテストを行う場合には前記論理回路の出力値を前記後段のレジスタに供給する選択部と、を有し、
前記圧縮部は、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号および前記フラグ信号を圧縮し、
前記バイパス回路は、前記テスト信号を、前記メモリ信号のビット数に合わせて変換して、前記バイパス信号を生成し、
前記テスト信号は、前記メモリのアドレスを指定するアドレス信号、前記メモリに書き込むデータ信号、ならびに、前記メモリの書き込みおよび読み出しを制御する制御信号のうちのすくなくとも1つを含むことを特徴とする半導体集積回路装置。 - メモリと、
前記メモリをテストするためのBIST(Built-In Self Test)回路により生成されたテスト信号が、前記メモリをバイパスするためのバイパス回路と、
前記BIST回路によりメモリのテストを行う場合には前記テスト信号に応じて前記メモリから出力されるメモリ信号を選択し、前記BIST回路のテストを行う場合には前記バイパス回路から出力されるバイパス信号を選択するマルチプレキサと、
前記メモリのテストを行う場合には前記マルチプレキサからの出力信号を保持し、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号を圧縮して保持する圧縮部と、
前記圧縮部に保持された信号と、前記BIST回路により生成された前記メモリ信号の期待値信号と、を比較する比較部と、
前記比較部による比較の結果、前記圧縮部に保持された信号と、前記期待値信号とが一致するか否かを示すフラグ信号を生成するフラグ生成部と、を備え、
前記圧縮部は、前記BIST回路のテストを行う場合には前記マルチプレキサからの出力信号および前記フラグ信号を圧縮することを特徴とする半導体集積回路装置。 - 前記圧縮部は、レジスタを有し、
このレジスタは、前記マルチプレキサからの出力信号を保持するために用いられるとともに、前記マルチプレキサからの出力信号を圧縮するためにも用いられることを特徴とする請求項2に記載の半導体集積回路装置。 - 前記マルチプレキサからの出力信号は、複数ビットからなるデジタル信号であり、
前記圧縮部は、
前記マルチプレキサからの出力信号の各ビットに対応して設けられ、供給される値をそれぞれ保持する複数のレジスタと、
隣接する2つの前記レジスタ間に設けられ、前段のレジスタに保持された値と、後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値と、前記フラグ信号と、の間で圧縮処理のための論理演算を行う論理回路と、
前記メモリのテストを行う場合には、前記後段のレジスタに対応する前記マルチプレキサからの出力信号のビットの値を前記後段のレジスタに供給し、前記BIST回路のテストを行う場合には前記論理回路の出力値を前記後段のレジスタに供給する選択部と、を有することを特徴とする請求項2または3に記載の半導体集積回路装置。 - 前記圧縮部により圧縮されたバイパス信号を、前記BIST回路に故障があるか否かの判断のために出力する出力端子を備えることを特徴とする請求項2乃至4のいずれかに記載の半導体集積回路装置。
- 前記バイパス回路は、前記テスト信号を、前記メモリ信号のビット数に合わせて変換して、前記バイパス信号を生成することを特徴とする請求項2乃至5のいずれかに記載の半導体集積回路装置。
- 前記テスト信号は、前記メモリのアドレスを指定するアドレス信号、前記メモリに書き込むデータ信号、ならびに、前記メモリの書き込みおよび読み出しを制御する制御信号のうちのすくなくとも1つを含むことを特徴とする請求項2乃至6のいずれかに記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013035843A JP5911816B2 (ja) | 2013-02-26 | 2013-02-26 | 半導体集積回路装置 |
US13/942,095 US9443611B2 (en) | 2013-02-26 | 2013-07-15 | Semiconductor integrated circuit with bist circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013035843A JP5911816B2 (ja) | 2013-02-26 | 2013-02-26 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014164784A JP2014164784A (ja) | 2014-09-08 |
JP5911816B2 true JP5911816B2 (ja) | 2016-04-27 |
Family
ID=51389528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013035843A Expired - Fee Related JP5911816B2 (ja) | 2013-02-26 | 2013-02-26 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9443611B2 (ja) |
JP (1) | JP5911816B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9384856B2 (en) * | 2013-12-11 | 2016-07-05 | Freescale Semiconductor, Inc. | Memories having a built-in self-test (BIST) feature |
US9715944B1 (en) * | 2016-06-15 | 2017-07-25 | International Business Machines Corporation | Automatic built-in self test for memory arrays |
KR20210029396A (ko) | 2019-09-06 | 2021-03-16 | 삼성전자주식회사 | 크랙 검출 구조물을 포함하는 반도체 장치 및 비휘발성 메모리 장치 |
EP3893008A1 (en) * | 2020-04-07 | 2021-10-13 | Commsolid GmbH | Method and apparatus for performing a secure test mode of a soc |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59120965A (ja) * | 1982-12-28 | 1984-07-12 | Fujitsu Ltd | メモリ試験装置の診断方式 |
JPH07301662A (ja) * | 1994-05-06 | 1995-11-14 | Sony Corp | ビルトインテスト回路 |
US5574733A (en) * | 1995-07-25 | 1996-11-12 | Intel Corporation | Scan-based built-in self test (BIST) with automatic reseeding of pattern generator |
JP3691170B2 (ja) * | 1996-08-30 | 2005-08-31 | 株式会社ルネサステクノロジ | テスト回路 |
JP3614993B2 (ja) * | 1996-09-03 | 2005-01-26 | 株式会社ルネサステクノロジ | テスト回路 |
US7036060B2 (en) * | 1998-09-22 | 2006-04-25 | Hitachi, Ltd. | Semiconductor integrated circuit and its analyzing method |
JP3561660B2 (ja) * | 1999-07-30 | 2004-09-02 | 三洋電機株式会社 | 半導体集積回路 |
US6333706B1 (en) * | 1999-08-02 | 2001-12-25 | International Business Machines Corporation | Built-in self-test for analog to digital converter |
JP2002107425A (ja) | 2000-09-29 | 2002-04-10 | Hitachi Ltd | 半導体集積回路 |
JP3484181B1 (ja) | 2002-09-02 | 2004-01-06 | 沖電気工業株式会社 | 半導体テスト回路 |
JP4512314B2 (ja) * | 2002-12-24 | 2010-07-28 | パナソニック株式会社 | 半導体装置 |
JP4296055B2 (ja) * | 2003-08-08 | 2009-07-15 | 株式会社リコー | 半導体集積回路、半導体回路装置及びメモリマクロセル |
JP2005235368A (ja) * | 2004-01-21 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路の検査方法 |
JP4782524B2 (ja) * | 2005-09-29 | 2011-09-28 | 株式会社東芝 | 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム |
JP2007333495A (ja) * | 2006-06-14 | 2007-12-27 | Nec Corp | 検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法 |
JP2009059434A (ja) * | 2007-08-31 | 2009-03-19 | Toshiba Corp | 半導体集積回路 |
US7869293B2 (en) * | 2007-09-28 | 2011-01-11 | Advanced Micro Devices, Inc. | Memory sense scan circuit and test interface |
JP2009163790A (ja) | 2007-12-28 | 2009-07-23 | Toshiba Corp | オンチップ不良情報解析装置及びオンチップ不良情報解析方法 |
JP4799580B2 (ja) * | 2008-03-31 | 2011-10-26 | 株式会社東芝 | 半導体集積回路 |
JP2010123159A (ja) | 2008-11-17 | 2010-06-03 | Toshiba Corp | 半導体集積回路 |
-
2013
- 2013-02-26 JP JP2013035843A patent/JP5911816B2/ja not_active Expired - Fee Related
- 2013-07-15 US US13/942,095 patent/US9443611B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014164784A (ja) | 2014-09-08 |
US20140245087A1 (en) | 2014-08-28 |
US9443611B2 (en) | 2016-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4157066B2 (ja) | 半導体集積回路 | |
US10594321B1 (en) | Semiconductor integrated circuit and reconfigurable semiconductor system | |
JP2010123159A (ja) | 半導体集積回路 | |
JP5911816B2 (ja) | 半導体集積回路装置 | |
US9728273B2 (en) | Embedded memory testing using back-to-back write/read operations | |
JP5611916B2 (ja) | 半導体集積回路 | |
US9293226B2 (en) | Memory test device and operating method thereof | |
US8837243B2 (en) | Deeply pipelined integrated memory built-in self-test (BIST) system and method | |
US8671317B2 (en) | Built-in self test circuit and designing apparatus | |
US20140133247A1 (en) | Semiconductor memory device and method for testing the same | |
US9159456B2 (en) | Semiconductor device | |
US7716549B2 (en) | Semiconductor apparatus and testing method | |
JP6062795B2 (ja) | 半導体装置 | |
JP5158087B2 (ja) | 半導体集積回路装置および半導体集積回路装置の試験方法 | |
JP4874391B2 (ja) | 試験装置 | |
JP5240135B2 (ja) | 半導体記憶装置の試験方法及び半導体記憶装置 | |
US8539327B2 (en) | Semiconductor integrated circuit for testing logic circuit | |
JP5126090B2 (ja) | メモリテスト装置 | |
JP2012033091A (ja) | 半導体回路およびそのテスト方法 | |
JP2006208190A (ja) | 集積回路およびその試験方法 | |
JP5453981B2 (ja) | Lsi、及びそのテストデータ設定方法 | |
US9885754B2 (en) | Integrated circuit with self-verification function, verification method and method for generating a BIST signature adjustment code | |
CN118366507A (zh) | 输入缓冲器的电压校准功能测试电路检查方法及设备 | |
JP2006258703A (ja) | 半導体集積回路のテスト回路及びテスト方法 | |
JP2008159149A (ja) | テスト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160301 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160330 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5911816 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
LAPS | Cancellation because of no payment of annual fees |