JP4291066B2 - パワーオンリセット回路及びパワーオンリセット方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はパワーオンリセット回路及びその方法に関するものであり、さらに詳細には、複数個のパワー供給源を使用する半導体集積回路装置のパワーオンリセット回路及び方法に関するものである。
【0002】
【従来の技術】
半導体集積回路装置は、電源が供給される時に異常動作を防止するためにパワーオンリセット回路を含む。電源が半導体集積回路装置に印加される時に、パワーオンリセット回路は、電源が所定の電圧に到逹すると、半導体メモリ装置の構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を提供する。通常の電圧検出回路は、パワーオン時に、電源電圧が所定の電圧に到逹した時に活性化されたパワーオンリセット信号を出力し、電源電圧が正常動作電圧に到逹した時にパワーオンリセット信号を不活性化する。活性化されたパワーオンリセット信号に応答して半導体集積回路装置の内部の構成要素が初期状態にリセットされる。
【0003】
一方、高速動作の集積回路に対する必要性が増大することによって、最近、多数のパワー供給源を使用する集積回路が使われている。例えば、入出力ピン、入出力バッファ、メモリセルに各々個別の電源が使われる。
【0004】
図1は多数のパワー供給源を使用する半導体メモリ素子のパワーリセット回路で発生する問題点を説明するためのブロック図である。通常のメモリ素子に供給されるパワー供給源VDD1の電位が一定のレベルに到逹すると、パワーオンリセット回路10がこれを感知して一定の幅を有するパルス、すなわち、パワーオンリセット信号PORを生成する。このようにして生成されたパワーオンリセット信号によってメモリ素子の内部で初期化が必要なすべてのノード、例えば、ラッチ1(30)に連結されたノードN1、ラッチ2(50)に連結されたノードN2の値が論理ハイ状態に決められる。しかし、外部パワー供給源VDD1がパワーオンリセット信号を発生させる一定の電位に到逹した後に安定なレベルに到逹しても、パワー供給源VDD2がまだ安定なレベルに到逹しない場合が起こりうる。この場合、ノードN1に連結されたドレイン電極、パワー供給源VDD2に連結されたソース電極及びパワーオンリセット信号が供給されるゲート電極からなるPMOS電極PM1(70)のソース電極が安定なレベルに到逹しないので、PMOS70が導通せず、ノードN1の初期化に失敗する。
【0005】
また、外部パワー供給源VDD1に応答してパワーオンリセット回路10が発生したパワーオンリセット信号PORが一定の時間遅延された後に、パワー供給源VDD3とノードN2との間に連結されたPMOS(PM2、90)のゲート電極に到逹する時に、安定な状態に到逹したパワー供給源VDD3にノイズが発生することがありうる。すなわち、パワー供給源VDD1が安定電圧に到逹した後にノイズが発生するか、またはパワー供給源VDD3自身にノイズが発生した場合に、パワー供給源VDD3がパワーオンリセット信号PORが到逹した時点で、不安定であるので、PMOS90が導通されず、これによって、ノードN2の初期化に失敗する。
【0006】
したがって、多数のパワー供給源を使用する半導体メモリ装置の安定なパワーオンリセット方法が要求される。
【0007】
【発明が解決しようとする課題】
本発明は上述の問題点を解決するためのものであり、多数のパワー供給源を使用する半導体集積回路装置のパワーオンリセット方法を提供することにその目的がある。
【0008】
本発明の他の目的は、多数のパワー供給源を使用する半導体集積回路装置のより安定なパワーオンリセット回路を提供するものである。
【0009】
【発明が解決するための手段】
上述の本発明の目的を解決するための集積回路装置をパワーオンリセットする方法は、個々のパワー供給源から提供される複数のパワー供給電圧各々が予め定義した複数の検出電圧各々に到逹するごとにパワーオンリセットパルスを提供する段階と、前記パワーオンリセットパルスに応答して繰り返して前記集積回路装置の内部回路の構成を初期化する段階とを含む。
【0010】
前記パワーオンリセット方法において、前記パワーオンリセットパルスを提供する段階は、前記個々のパワー供給源から前記複数のパワー供給電圧が供給される複数の電圧検出回路を提供する段階と、前記個々の電圧検出回路によって前記複数の予め定義した検出電圧に対応する複数の電圧検出信号を各々生成する段階と、前記複数の予め定義した検出電圧に対応する複数のパルス発生回路を提供する段階と、前記個々のパルス発生回路によって前記多数の予め定義した検出電圧に対応するパワーオンリセットパルスを各々生成する段階と、前記パルス発生回路からパワーオンリセットパルスが供給される出力手段を提供する段階と、前記出力手段によって前記パワーオンリセットパルスを提供する段階とを含む。ここで、前記複数の電圧検出信号の各々は、前記パワー供給電圧が対応する検出電圧に到逹する時に、論理状態が変わり、前記出力手段はORゲートである。
【0011】
このようなパワーオンリセット方法によれば、個々のパワー供給源に対して電圧検出回路を使用し、また各々のパワー検出回路は対応するパワー供給源が供給するパワー供給電源が予め決められた複数の検出電圧に到逹するごとに、パワーオンリセットパルスを発生し、発生したパワーオンリセットパルスに応答して繰り返して初期化をする。したがって、パワー供給源に対して発生するノイズに強いパワーオンリセットを提供することができる。
【0012】
上述の本発明の目的を解決するための複数個のパワー供給源を使用する集積回路装置の内部回路構成を初期安定化状態にリセットする方法は、前記複数個のパワー供給源各々が複数個の検出電圧を超える時に、これに応答して電圧検出信号を生成する段階と、前記電圧検出信号を使用してパワーオンリセットパルスを生成する段階と、前記パワーオンリセットパルスに応答して前記内部回路構成を初期化する段階とを含む。
【0013】
前記リセット方法において、前記内部回路構成は、前記パワーオンリセットパルスが発生するごとに初期化され、時間的に最後に発生するパワーオンリセットパルスによって最終的に初期化される。
【0014】
前記リセット方法の一つの実施の形態によれば、前記複数個の検出電圧は第1検出電圧及び第2検出電圧を含み、これによって、前記電圧検出信号は前記複数個のパワー供給源各々が前記第1検出電圧及び第2検出電圧を超える時に論理状態が変わる第1電圧検出信号及び第2電圧検出信号を含む。ここで、前記パワーオンリセットパルスを生成する段階は、前記複数個のパワー供給源個々に対して発生した複数個の前記第1電圧検出信号及び複数個の前記第2電圧検出信号から第1検出パルス及び第2検出パルス生成する段階と、前記第1検出パルス及び前記複数個の第2検出パルスをORゲートを通じて出力する段階とを含む。
【0015】
上述の本発明の他の目的を解決するためのパワーオンリセット回路は、対応するM(ここでMは2以上の自然数)個のパワー供給源が各々第1検出電圧及び第2検出電圧に到逹する時に第1検出信号及び第2検出信号を発生するM個のパワー検出回路と、前記M個のパワー検出回路が発生する前記第1検出信号M個及び前記第2検出信号M個が各々入力されて最大M個の第1パワーオンリセットパルス及び第2パワーオンリセットパルスを各々出力する第1パルス発生回路及び第2パルス発生回路と、前記第1検出パルス及び第2検出パルスが入力されて最大2×M個のパワーオンリセットパルスを出力するパルス出力手段とを含む。
【0016】
望ましい実施の形態において、前記パルス出力手段はORゲートである。
【0017】
一つの実施の形態において、前記M個のパワー検出回路各々は、対応するパワー供給源が前記第1検出電圧を越える時に論理状態が変わる前記第1検出信号を発生する第1電圧検出回路と、前記第2検出電圧を超える時に論理状態が変わる前記第2検出信号を各々発生する第2電圧検出回路で構成される。
【0018】
一つの実施の形態において、前記第1パルス発生回路及び第2パルス発生回路各々は、検出信号が入力される第1ANDゲートと、前記第1ANDゲート出力段に連結された反転遅延手段と、前記第1ANDゲート出力段及び前記反転遅延手段出力段に連結された第2ANDゲートで構成される。ここで、前記反転遅延手段は、前記検出信号を反転させるように直列に連結された奇数個のインバータで構成される。
【0019】
一つの実施の形態において、前記第1パルス発生回路及び第2パルス発生回路各々は、M個の検出信号各々に対してパルスを発生するM個のパルス発生回路と、前記M個のパルス発生回路の出力段に連結されたORゲートで構成され、前記M個のパルス発生回路各々は、対応する検出信号が入力される反転遅延手段と、前記反転遅延手段出力段信号及び前記対応する検出信号が入力されるANDゲートで構成される。
【0020】
一つの実施の形態において、前記第1パルス発生回路は、検出信号が入力される第1ANDゲートと、前記第1ANDゲート出力段に連結された反転遅延手段と、前記第1ANDゲート出力段及び前記反転遅延手段出力段に連結された第2ANDゲートで構成され、前記第2パルス発生回路は、M個の第2検出信号各々に対してパルスを発生するM個のパルス発生回路と、前記M個のパルス発生回路の出力段に連結されたORゲートで構成される。ここで、前記M個のパルス発生回路各々は、対応する第2検出信号が入力される反転遅延手段と、前記反転遅延手段出力段信号及び前記対応する検出信号が入力されるANDゲートで構成される。前記第1パルス発生回路の構成及び第2パルス発生回路の構成がひっくり返されてもよい。
【0021】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【0022】
本発明は、複数のパワー供給源を使用する半導体集積回路チップのパワーオンリセットに関するものであり、複数のパワー供給源に対応して複数の電圧検出回路を使用することを一つの特徴とする。また、これらの複数のパワー供給源各々に対応する個々の電圧検出回路は、複数の検出信号、例えば、第1検出電圧及び第2検出電圧に対応する第1電圧検出信号及び第2圧検出信号を発生する。各検出回路から発生した第1電圧検出信号及び各検出回路から発生した第2電圧検出信号から複数の第1パワーオンリセットパルス及び第2パワーオンリセットパルスを発生し、これらを出力手段、例えば、ORゲートを通じて出力して複数のパワーオンリセットパルスを発生する。パワーオンリセットパルスが発生するごとに、すなわち個々のパワー供給電源が所定の検出電圧に到逹するごとに、集積回路装置の内部構成、例えば、状態を保持する要素であるラッチ、フリップフロップ、レジスタなどが初期化される。
【0023】
発生したパワーオンリセットパルスの高さは第1検出電圧の大きさまたは第2検出電圧の大きさに対応し、高さが互いに異なるパワーオンリセットパルスが発生する。したがって、本発明によれば、高さが低いパワーオンリセットパルス(第1検出電圧に対応するパルスが発生した後に、パワー供給源にノイズが発生しても、高さが高いパルス(第2検出電圧に対応するパルス)が続いて発生するので、ノイズに安定なパワーオンリセットを提供することができる。
【0024】
図2は、本発明の望ましい実施の形態におけるパワーオンリセット方法を説明するためのブロック図である。図2において、パワー供給源VDD1、VDD2、VDD3は、全て半導体集積回路装置の外部から供給される外部パワー供給源であり得る。また、一部(例えば、パワー供給源VDD3)は、外部パワー供給源(例えば、パワー供給源VDD2)が発生した内部パワー供給源であってもよい。本発明のより明確な理解のために、図面には3つのパワー供給源のみを示したが、本発明の技術的思想を逸脱しない範囲で二つ以上のパワー供給源が使用されうる。3つのパワー供給源VDD1、VDD2、VDD3に対応して3つの電圧検出回路110、120、130が使用される。各々の電圧検出回路110、120、130は、各々二つの電圧検出信号POR1_1とPOR2_1、POR1_2とPOR2_2、POR1_3とPOR2_3を発生する。すなわち、第1電圧検出回路110は、それに対応するパワー供給源、例えばパワー供給源VDD1が第1検出電圧に到逹すると、第1電圧検出信号POR1_1を発生し、第2検出電圧に到逹すると、第2電圧検出信号POR2_1を出力する。同様に、第2電圧検出回路120は、パワー供給源VDD2が前記第1検出電圧に到逹すると、第1電圧検出信号POR1_2を発生し、前記第2検出電圧に到逹すると、第2電圧検出信号POR2_2を出力する。
【0025】
実施の形態によっては、3つの以上の電圧検出信号を発生することもできる。また、第1電圧検出信号及び第2電圧検出信号は様々な形態とすることができる。例えば、これらの電圧検出信号は、対応するパワー供給源が検出電圧を超える時に論理状態が変わる信号(すなわち、論理状態がハイからローに変わる信号、または論理ローから論理ハイに変わる信号)や、一定の幅及び高さを有するパルス信号であり得る。
【0026】
各電圧検出回路110、120、130から発生した3つの第1電圧検出信号POR1_1、POR1_2、POR1_3が第1パルス発生回路140に入力され、同様に、各検出回路110、120、130から発生した3つの第2電圧検出信号POR2_1、POR2_2、POR2_3が第2パルス発生回路150に入力される。第1パルス発生回路140及び第2パルス発生回路150は、各々、少なくとも1回、そして、最大で入力された検出信号の個数分の回数だけ第1パワーオンリセットパルスP_POR1及び第2パワーオンリセットパルスP_POR2を出力する。第1パワーオンリセットパルスP_POR1は、第1検出電圧の大きさに対応する高さを有し、第2パワーオンリセットパルスP_POR2は、第2検出電圧の大きさに対応する高さを有する。
【0027】
第1パルス発生回路140及び第2パルス発生回路150の出力パルスP_POR1、P_POR2がパルス出力手段160に入力されて最終的に多数のパワーオンリセットパルスPORが発生する。
【0028】
したがって、本発明の望ましい実施の形態のパワーオンリセット方法によれば、多数のパワーオンリセットパルスが発生し、これらが発生するごとに、初期化の必要なノードが初期化されることができ、時期的に、一番遅く発生したパルスによって最終的に初期化される。結局、最終的に遅く上昇するパワー供給源が第2検出電圧に到逹すれば、最後のパワーオンリセットパルスが発生し、これによって、初期化が終了する。
【0029】
図3を参照して図1の電圧検出回路に対して説明する。なお、図3では、電圧検出回路の詳細回路図として、説明の重複を避けるために、パワー供給源VDD1に対応する電圧検出回路のみが示されている。他のパワー供給源に対応する電圧検出回路もこれと同一の構成を有する。図4は図3の電圧検出回路の出力である電圧検出信号を概略的に示した信号波形図である。
【0030】
電圧検出回路110は、第1電圧検出信号POR1_1を出力する第1検出回路301と、第2電圧検出信号POR2_1を出力する第2検出回路401とを含む。第1検出回路301は、パワー供給源VDD1が供給するパワー供給電圧が予め定義した第1検出電圧を超える時に、これを検出して論理状態が遷移する(例えば、論理ロー状態から論理ハイ状態に遷移する)第1電圧検出信号POR1_1を出力する。これと同様に、第2検出回路401は、パワー供給源VDD1が供給するパワー供給電圧が予め定義した第2検出電圧を超える時に、これを検出して論理状態が遷移する(例えば、論理ロー状態から論理ハイ状態に遷移する)第2電圧検出信号POR1_2を出力する。
【0031】
第1検出回路301及び第2検出回路401は、各回路を構成するMOSトランジスタの大きさと抵抗値が互いに異なる他は同一の構成を有する。すなわち、各回路を構成するMOSトランジスタの大きさと抵抗値を調節して第1検出電圧及び第2検出電圧を決めることができる。
【0032】
パワーがオンされてパワー供給源VDD1の電圧が増加して第1検出電圧を超えると、電圧検出回路の第1検出回路301がこれを感知して第1電圧検出信号POR1_1を出力し、パワー供給源VDD1の電圧が更に増加して第2検出電圧を超えると、第2検出回路401が、これを感知して第2電圧検出信号POR2_1を出力する。
【0033】
図3を参照して説明を続けると、電圧検出回路110は、電流通路が形成される時にパワー供給源VDD1が供給する電圧を分配する電圧分配部300、400、電圧分配部300、400により分圧された二つの電圧が供給される第1検出回路301及び第2検出回路401で構成される。電圧分配部300は、パワー供給源VDD1及び第2ノードN2の間に直列に連続して連結された2つの抵抗R1、R2を含む。
【0034】
第1検出回路301のトランジスタMN2が導通すると、電圧分配部300の2つの抵抗R1、R2によってパワー供給源VDD1の電圧降下を引き起こして各々、抵抗R1及び抵抗R2の間の第1ノードN1に第1電圧V1、そして、抵抗R2及び抵抗R2の間の第2ノードN2に第2電圧V2が現れる。第1検出回路301は、1つのPMOSトランジスタMP1と2つのNMOSトランジスタMN1、MN2、及び直列に連結された3つのCMOS反転器INV1、INV2、INV3を含む。2つのNMOSトランジスタMN1、MN2は第2ノードN2と接地電極VSSとの間に直列に連結される。
【0035】
ここで、NMOSトランジスタMN1のゲートは第1ノードN1に連結され、第1電圧V1が供給され、NMOSトランジスタMN2のゲートはパワー供給源VDD1に連結され、NMOSトランジスタMN1のソースは第2ノードN2に連結され、第2電圧V2が供給される。NMOSトランジスタMN2のソースは接地電極VSSに連結され、これら2つのNMOSトランジスタMN1、MN2のドレイン電極が互いに連結されて出力段第3ノードN3を形成する。PMOSトランジスタMP1のソースは第1ノードN1に連結されて第1電圧V1が供給され、ゲートは第2ノードN2に連結されて第2電圧V2が供給され、ドレインは第3ノードN3に連結される。
【0036】
3つのインバータINV1、INV2、INV3はPMOSトランジスタMP1のゲート電極に第4ノードN4を通じて順次に直列に連結される。直列に順次に連結されたインバータINV1、INV2、INV3の最終インバータINV3の出力段ノードN5から第1電圧検出信号POR1_1が出力される。
【0037】
第2検出回路401は第1検出回路301と同一の構成を有するので、これについての詳細な説明は省略する。
【0038】
上述の構成を有する第1検出回路301の動作を説明する。パワーがオンされた以後の初期にはパワー供給源VDD1の電圧が高くないので、NMOSトランジスタMN2が導通されないので、抵抗R1及び抵抗R2を通じる電流通路が形成されない。したがって、2つのノードN1、N2はパワー供給源VDD1の電圧を示し、これによって、第4ノードN4は論理ハイ状態を示す。したがって、第4ノードN4に直列に連結された3つのインバータINV1、INV2、INV3を通じて結局接地電圧の第1電圧検出信号POR1_1が第1検出回路301出力段ノードN5から発生して第1パルス発生回路140に入力される。同様に、第2検出回路401もNMOSトランジスタMN2'が導通されないので、出力ノードN5'で接地電圧の第2電圧検出信号POR2_1が発生して第2パルス発生回路150に入力される(図4参照)。
【0039】
パワー供給源VDD1の電圧が更に増加して第1検出回路301のNMOSトランジスタMN2が導通すると、抵抗R1、R2を通じる電流通路が形成されてパワー供給源VDD1が第1検出電圧になる時間t1時点(図4参照)で、第4ノードN4が接地電圧に近くなり、結局インバータINV3のプルアップPMOSトランジスタ(図示しない)が導通する。これによって、パワー供給源VDD1に従った第1電圧検出信号POR1_1が発生する。すなわち、パワー供給源VDD1が第1検出電圧に到逹する時点で、論理状態がローからハイ状態に変わる信号POR1−1が発生する。
【0040】
この時、第2検出回路401では、上述の過程を過ぎる時点t1より後のt3になるように、抵抗値とトランジスタの大きさが設定されるので、第2電圧検出信号POR2_1は相変らず接地電圧を示す。供給電圧源VDD1の電圧が更に増加して第2検出電圧になる時間t3時点で(図4参照)、第2検出回路401の第4ノードN4'が接地電圧に近くなり、結局インバータINV3'の出力段ノードN5'でパワー供給源VDD1を追従する信号が発生する。
【0041】
同様に、パワー供給源VDD2に連結された電圧検出回路120もパワー供給源VDD2に応答して状態が遷移する第1検出信号POR1_2及び第2検出信号POR2_2を発生し、パワー供給源 VDD3に連結された電圧検出回路130もパワー供給源VDD3に応答して状態が遷移する第1検出信号POR1_3及び第2検出信号POR2_3を発生する。
【0042】
上述の電圧検出回路は、例示的な回路に過ぎず、供給電源が特定の電圧に到逹する時に、検出信号(例えば、論理状態が変わる信号)を出力するあらゆる電圧検出回路を使用することができる。したがって、この技術分野で通常の知識を持つ者であれば、多様な電圧検出回路を使用することができる。
【0043】
発生した多数の電圧検出信号からパルス発生回路及びパルス出力手段を使用して多数のパワーオンリセットパルスを発生する方法について説明する。パルス発生回路の出力はパルスであり、これらパルスがパルス出力手段に入力されて最終的に多数のパワーオンリセットパルスが発生する。
【0044】
図5は、一例として、図3の検出回路で発生した検出信号が入力されてパルスを出力するパルス発生回路140、150及びパルス出力手段160であるORゲートを概略的に示すブロック図である。図6は図5のORゲート160から出力されるパワーオンリセットパルスの波形を概略的に示す波形図である。
【0045】
図3の電圧検出回路110、120、130が発生した第1電圧検出信号POR1_1、POR1_2、POR1_3は第1パルス発生回路140に入力され、第2電圧検出信号POR2_1、POR2_2、POR2_3は第2パルス発生回路150に入力される。
【0046】
図5及び図6を参照して、各パワー供給源VDD1、VDD2、VDD3が各々時間t1、t3、t5で第1検出電圧を越える時に、各電圧検出回路の第1検出回路が各々対応するパワー供給源を追従する第1電圧検出信号POR1_1、POR1_2、POR1_3を発生し、これら第1電圧検出信号POR1_1、POR1_2、POR1_3が第1パルス発生回路140に入力される。また、各パワー供給源VDD1、VDD2、VDD3の電圧が各々更に増加して、各々時間t2、t4、t6で第2検出電圧を超える時に、各電圧検出回路の第2検出回路が各々対応するパワー供給源を追従する第2電圧検出信号POR2_1、POR2_2、POR2_3を発生し、これら第2電圧検出信号POR2_1、POR2_2、POR2_3が第2パルス発生回路150に入力される。
【0047】
第1パルス発生回路140は、第1検出信号POR1_1、POR1_2、POR1_3が入力される第1ANDゲート141と第1ANDゲート141の出力段信号を使用してパルスを発生するパルス発生部142で構成される。パルス発生部142は、第1ANDゲート141の出力段信号POR1_3を奇数回反転させる反転遅延部143と、反転遅延部143の出力段信号及び反転遅延されない第1ANDゲート141の出力段信号が入力される第2ANDゲート144で構成される。したがって、第1パルス発生回路140は時間的に一番遅く発生した、すなわち、一番遅く第1検出電圧に到逹するパワー供給源(図6でパワー供給源VDD3)に応答して発生した検出信号POR1_3によって最終的な電圧検出パルスP_POR1が時間t5'で発生する。すなわち、第1ANDゲート141の出力段で時間的に一番遅く(時間 t5)発生した第1電圧検出信号POR1_3が発生し、この信号(論理ロー状態から論理ハイ状態に遷移する信号)と、この信号が反転遅延部143によって遅延された信号(論理ロー状態から論理ハイ状態に遷移する信号)が第2ANDゲート144に入力されて、結果的に第2ANDゲート144の出力段において時間t5'に第1パルスP_POR1が発生する。
【0048】
一方、第2パルス発生回路150は入力される第2検出信号POR2_1、POR2_2、POR2_3各々に対応して第2パルスP_POR2_1、P_POR2_2、P_POR2_3を発生する。このために、第1パルス発生回路140の第1ANDゲート141に相当するゲートを使用せず、パルス発生部142に相当するゲートのみを使用する。すなわち、第2パルス発生回路150は各検出信号に対応する第1パルス発生部152、第2パルス発生部152'、第3パルス発生部152”及びパルス発生部出力段160に連結されたORゲート151で構成される。
【0049】
第2パルス発生部152、152'、152”の構成は第1パルス発生部142の構成と同一であり、したがって、これらの動作に関する説明は省略する。図6に示したように、パワー供給源VDD1がt2時点で第2検出電圧に到逹すると、第2検出信号POR2_1が発生し、この信号が第2パルス発生回路150の第1パルス発生部152に入力されて、時間t2'時点で第2パルスP_POR2_1が発生する。同様に、t4時点で発生した第2電圧検出信号POR2_2が第2パルス発生回路150の第2パルス発生部152'に入力されて、時間t4'で第2パルスP_POR2_2が発生する。また、t6時点で発生した第2電圧検出信号POR2_3が第2パルス発生回路150の第3パルス発生部152”に入力されて、時間t6'で第2パルスP_POR2_3が発生する。発生した第2検出パルスP_POR2_1、P_POR2_2、P_POR2_3がORゲート151に入力される。
【0050】
結局、パルス発生回路140、150の出力段パルス、すなわち、第1検出電圧の大きさに対応する高さを有する第1電圧検出パルスP_POR1及び第2検出電圧の大きさに対応する高さを有する第2電圧検出パルスP_POR2_1、P_POR2_2、P_POR2_3がパルス出力手段であるORゲート160に入力される。結局、4個のパワーオンリセットパルスPORが時間t2'、t4'、t5'、t6'で各々発生する。したがって、ある一つのパワー供給源が不完全で、それに対応するパワーオンリセットパルスが生成されなくても、他のパワー供給源によってパワーオンリセットパルスが発生するので、安定な初期化を実行することができる。
【0051】
第2パルス発生回路150のORゲート151は使用されないこともある。すなわち、第2パルス発生回路150のパルス発生部152、152'、152”の出力パルスがパルス出力手段であるORゲート160に直接入力されてもよい。
【0052】
また、上述の図5のパルス発生回路で、各パルス発生回路は他のパルス発生回路と同一の構成を有することができる。
【0053】
例えば、図5の第2パルス発生回路150が第1パルス発生回路140と同一の構成を有すれば、図7に示したように、パルス出力段であるORゲート160で2つのパワーオンリセットパルスP_POR1、P_POR2が発生する。すなわち、パルス発生回路各々は一つのパルスを発生する。一方、図5の第1パルス発生回路140が第2パルス発生回路150と同一の構成を有すれば、パルス出力段であるORゲート160から6個のパワーオンリセットパルスが発生する。すなわち、パルス発生回路各々は3つのパルスを発生する。
【0054】
今まで本発明に対してその望ましい実施の形態を中心として示した。本発明が属する技術分野で通常の知識を持つ者は本発明が本発明の本質的な特性から逸脱しない範囲で変形した形態で実現されることができることを理解しうるであろう。したがって、ここに開示された実施の形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内のすべての差は本発明に含まれるものとして解釈されなければならない。
【0055】
【発明の效果】
上述の本発明によれば、多数のパワー供給源を使用する半導体集積回路装置のパワーオンリセット方法において、多数のパワーオンリセットパルスを使用することによって、安定で、ノイズ兔疫性が向上したパワーオンリセットを提供することができる。
【図面の簡単な説明】
【図1】通常のパワーオンリセット方法による問題点を説明するための図面である。
【図2】本発明の望ましい実施の形態のパワーオンリセット方法を説明するためのブロック図である。
【図3】本発明の一つの実施の形態による電圧検出回路の詳細回路図である。
【図4】図3の電圧検出回路の出力信号波形を概略的に示した波形図である。
【図5】本発明の一つの実施の形態によるパルス発生回路及びパルス出力回路を使用してパワーオンリセットパルスを生成する方法を説明するためのブロック図である。
【図6】図5によるパワーオンリセットパルス波形を概略的に示した波形図である。
【図7】本発明の他の実施の形態によるパワーオンリセットパルス波形を概略的に示した波形図である。
【符号の説明】
110,120,130 電圧検出回路
140,150 パルス発生回路
160 ORゲート
Claims (14)
- 複数の個別パワー供給源から提供される複数の個別パワー供給電圧の各々が予め決められた複数の検出電圧に各々到達するごとにパワーオンリセットパルスを提供する段階と、
前記パワーオンリセットパルスに応答して集積回路装置の内部回路を初期化する段階とを含み、
前記パワーオンリセットパルスを提供する段階は、
前記複数の個別パワー供給源からそれぞれパワー供給電圧が供給される段階と、
前記予め決められた複数の検出電圧に従って複数のパワーオンリセットパルスを発生する段階と、
前記複数のパワーオンリセットパルスに論理OR演算を実行して出力としてのパワーオンリセットパルスを提供する段階とを含み、
前記内部回路を初期化する段階は、
いずれか一つの前記パワー供給源に対応するパワーオンリセットパルスによって、それ以外の前記パワー供給源に接続された前記内部回路を初期化する段階を含む
ことを特徴とする集積回路装置のパワーオンリセット方法。 - 前記複数のパワーオンリセットパルスを発生する段階は、
前記個別パワー供給電圧が予め決められた複数の検出電圧に到達するごとにそれぞれ論理状態が変化する複数の電圧検出信号を発生し、前記複数の電圧検出信号に基づいて複数のパワーオンリセットパルスを発生する
ことを特徴とする請求項1に記載のパワーオンリセット方法。 - 複数のパワー供給電圧を使用する集積回路装置の内部回路をリセットするための方法であって、
前記複数のパワー供給電圧が第1検出電圧と第2検出電圧をそれぞれ超える時に、前記複数のパワー供給電圧に応答してそれぞれ第1電圧検出信号と第2電圧検出信号を発生する段階と、
前記第1電圧検出信号及び前記第2電圧検出信号を使用して複数のパワーオンリセットパルスを発生する段階と、
前記複数のパワーオンリセットパルスに応答して前記内部回路を初期化する段階とを含み、
前記複数のパワーオンリセットパルスを発生する段階は、
前記の各パワー供給電圧に従って発生した前記第1電圧検出信号及び前記第2電圧検出信号から第1検出パルス及び第2検出パルスを発生する段階と、
前記第1検出パルス及び第2検出パルスに論理OR演算を実行して出力としてのパワーオンリセットパルスを提供する段階とを含み、
前記内部回路を初期化する段階は、
いずれか一つの前記パワー供給電圧に対応するパワーオンリセットパルスによって、それ以外の前記パワー供給電圧に接続された前記内部回路を初期化する段階を含む
ことを特徴とするパワーオンリセット方法。 - 前記内部回路は、
前記パワーオンリセットパルスが発生するごとに初期化され、最後のパワーオンリセットパルスにより最終的に初期化される
ことを特徴とする請求項3に記載のパワーオンリセット方法。 - パワー供給電源が第1検出電圧及び第2検出電圧に到達する時にM個のパワー供給電源に応答してそれぞれ第1検出信号と第2検出信号を発生するためのM個の電圧検出回路と、
前記M個の電圧検出回路から前記M個の第1検出信号と前記M個の第2検出信号を受けて、1個の第1パワーオンリセットパルスと最大でM個の第2パワーオンリセットパルスを各々発生するための第1パルス発生回路と第2パルス発生回路と、
前記第1パワーオンリセットパルスと前記第2パワーオンリセットパルスを受け、論理OR演算を実行して、最大(1+M)個のパワーオンリセットパルスを出力し、いずれか一つの前記パワー供給源に対応するパワーオンリセットパルスによって、それ以外の前記パワー供給源に接続された前記内部回路を初期化するためのパルス出力手段とを含み、
前記M個が、2個以上の個数を表す
ことを特徴とするパワーオンリセット回路。 - 前記M個の電圧検出回路の各々は、
前記対応するパワー供給電圧が前記第1電圧を超える時に論理状態が変化する前記第1検出信号を発生するための第1電圧検出回路と、
前記対応するパワー供給電圧が前記第2検出電圧を超える時に論理状態が変化する前記第2検出信号を発生するための電圧検出回路と
を含むことを特徴とする請求項5に記載のパワーオンリセット回路。 - 前記第1パルス発生回路と第2パルス発生回路の各々は、
前記検出信号を受けるための第1ANDゲートと、
前記第1ANDゲートの出力段に連結された反転遅延手段と、
前記第1ANDゲートの出力段及び前記反転遅延手段の出力段に連結された第2ANDゲートと
を含むことを特徴とする請求項5に記載のパワーオンリセット回路。 - 前記反転遅延手段は直列に連結された奇数個のインバータを含む
ことを特徴とする請求項7に記載のパワーオンリセット回路。 - 前記第1パルス発生回路と第2パルス発生回路の各々は、
前記M個の検出信号に従ってパルスを発生するためのM個のパルス発生器と、
前記M個のパルス発生器の出力段に連結されたORゲートとを含み、
前記M個のパルス発生器の各々は、
対応する検出信号を受けるための反転遅延手段と、
前記反転遅延手段の出力と前記対応する検出信号を受けるANDゲートとを含む
ことを特徴とする請求項5に記載のパワーオンリセット回路。 - 前記第1パルス発生回路は、
前記検出信号を受けるための第1ANDゲートと、
前記第1ANDゲートの出力段に連結された反転遅延手段と、
前記第1ANDゲートの出力段と前記反転遅延手段の出力段に連結された第2ANDゲートとを含み、
前記第2パルス発生回路は、
前記M個の第2検出信号に従ってパルスを発生するM個のパルス発生回路と、
前記M個のパルス発生回路の出力段に連結されたORゲートとを含み、
前記M個のパルス発生回路の各々は、
前記対応する第2検出信号を受ける反転遅延手段と、
前記反転遅延手段の出力と前記対応する検出信号を受けるANDゲートと
を含むことを特徴とする請求項5に記載のパワーオンリセット回路。 - 前記パワー供給電源が複数の検出電圧をそれぞれ超える時に、前記複数のパワー供給電源に応答してそれぞれ電圧検出信号を発生させる手段と、
前記電圧検出信号を使用してパワーオンリセットパルスを発生する手段と、
前記パワーオンリセットパルスに応答して前記内部回路を初期化する手段と
をさらに含むことを特徴とする請求項5に記載のパワーオンリセット回路。 - 少なくとも第1パルス発生回路と第2パルス発生回路のうちいずれか一つは、それの入力段に連結されたANDゲートを含む
ことを特徴とする請求項5に記載のパワーオンリセット回路。 - 少なくとも第1パルス発生回路と第2パルス発生回路のうちいずれか一つは、それの出力段に連結されたORゲートを含む
ことを特徴とする請求項5に記載のパワーオンリセット回路。 - 前記第1パルス発生回路と第2パルス発生回路は同一の構成を有する
ことを特徴とする請求項5に記載のパワーオンリセット回路。
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