JP4291066B2 - パワーオンリセット回路及びパワーオンリセット方法 - Google Patents
パワーオンリセット回路及びパワーオンリセット方法 Download PDFInfo
- Publication number
- JP4291066B2 JP4291066B2 JP2003198442A JP2003198442A JP4291066B2 JP 4291066 B2 JP4291066 B2 JP 4291066B2 JP 2003198442 A JP2003198442 A JP 2003198442A JP 2003198442 A JP2003198442 A JP 2003198442A JP 4291066 B2 JP4291066 B2 JP 4291066B2
- Authority
- JP
- Japan
- Prior art keywords
- power
- reset
- pulse
- voltage
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 25
- 238000001514 detection method Methods 0.000 claims description 231
- 230000004044 response Effects 0.000 claims description 14
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 27
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 27
- 238000010586 diagram Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 12
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 7
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はパワーオンリセット回路及びその方法に関するものであり、さらに詳細には、複数個のパワー供給源を使用する半導体集積回路装置のパワーオンリセット回路及び方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置は、電源が供給される時に異常動作を防止するためにパワーオンリセット回路を含む。電源が半導体集積回路装置に印加される時に、パワーオンリセット回路は、電源が所定の電圧に到逹すると、半導体メモリ装置の構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を提供する。通常の電圧検出回路は、パワーオン時に、電源電圧が所定の電圧に到逹した時に活性化されたパワーオンリセット信号を出力し、電源電圧が正常動作電圧に到逹した時にパワーオンリセット信号を不活性化する。活性化されたパワーオンリセット信号に応答して半導体集積回路装置の内部の構成要素が初期状態にリセットされる。
【０００３】
一方、高速動作の集積回路に対する必要性が増大することによって、最近、多数のパワー供給源を使用する集積回路が使われている。例えば、入出力ピン、入出力バッファ、メモリセルに各々個別の電源が使われる。
【０００４】
図１は多数のパワー供給源を使用する半導体メモリ素子のパワーリセット回路で発生する問題点を説明するためのブロック図である。通常のメモリ素子に供給されるパワー供給源ＶＤＤ１の電位が一定のレベルに到逹すると、パワーオンリセット回路１０がこれを感知して一定の幅を有するパルス、すなわち、パワーオンリセット信号ＰＯＲを生成する。このようにして生成されたパワーオンリセット信号によってメモリ素子の内部で初期化が必要なすべてのノード、例えば、ラッチ１（３０）に連結されたノードＮ１、ラッチ２（５０）に連結されたノードＮ２の値が論理ハイ状態に決められる。しかし、外部パワー供給源ＶＤＤ１がパワーオンリセット信号を発生させる一定の電位に到逹した後に安定なレベルに到逹しても、パワー供給源ＶＤＤ２がまだ安定なレベルに到逹しない場合が起こりうる。この場合、ノードＮ１に連結されたドレイン電極、パワー供給源ＶＤＤ２に連結されたソース電極及びパワーオンリセット信号が供給されるゲート電極からなるＰＭＯＳ電極ＰＭ１(７０)のソース電極が安定なレベルに到逹しないので、ＰＭＯＳ７０が導通せず、ノードＮ１の初期化に失敗する。
【０００５】
また、外部パワー供給源ＶＤＤ１に応答してパワーオンリセット回路１０が発生したパワーオンリセット信号ＰＯＲが一定の時間遅延された後に、パワー供給源ＶＤＤ３とノードＮ２との間に連結されたＰＭＯＳ(ＰＭ２、９０)のゲート電極に到逹する時に、安定な状態に到逹したパワー供給源ＶＤＤ３にノイズが発生することがありうる。すなわち、パワー供給源ＶＤＤ１が安定電圧に到逹した後にノイズが発生するか、またはパワー供給源ＶＤＤ３自身にノイズが発生した場合に、パワー供給源ＶＤＤ３がパワーオンリセット信号ＰＯＲが到逹した時点で、不安定であるので、ＰＭＯＳ９０が導通されず、これによって、ノードＮ２の初期化に失敗する。
【０００６】
したがって、多数のパワー供給源を使用する半導体メモリ装置の安定なパワーオンリセット方法が要求される。
【０００７】
【発明が解決しようとする課題】
本発明は上述の問題点を解決するためのものであり、多数のパワー供給源を使用する半導体集積回路装置のパワーオンリセット方法を提供することにその目的がある。
【０００８】
本発明の他の目的は、多数のパワー供給源を使用する半導体集積回路装置のより安定なパワーオンリセット回路を提供するものである。
【０００９】
【発明が解決するための手段】
上述の本発明の目的を解決するための集積回路装置をパワーオンリセットする方法は、個々のパワー供給源から提供される複数のパワー供給電圧各々が予め定義した複数の検出電圧各々に到逹するごとにパワーオンリセットパルスを提供する段階と、前記パワーオンリセットパルスに応答して繰り返して前記集積回路装置の内部回路の構成を初期化する段階とを含む。
【００１０】
前記パワーオンリセット方法において、前記パワーオンリセットパルスを提供する段階は、前記個々のパワー供給源から前記複数のパワー供給電圧が供給される複数の電圧検出回路を提供する段階と、前記個々の電圧検出回路によって前記複数の予め定義した検出電圧に対応する複数の電圧検出信号を各々生成する段階と、前記複数の予め定義した検出電圧に対応する複数のパルス発生回路を提供する段階と、前記個々のパルス発生回路によって前記多数の予め定義した検出電圧に対応するパワーオンリセットパルスを各々生成する段階と、前記パルス発生回路からパワーオンリセットパルスが供給される出力手段を提供する段階と、前記出力手段によって前記パワーオンリセットパルスを提供する段階とを含む。ここで、前記複数の電圧検出信号の各々は、前記パワー供給電圧が対応する検出電圧に到逹する時に、論理状態が変わり、前記出力手段はＯＲゲートである。
【００１１】
このようなパワーオンリセット方法によれば、個々のパワー供給源に対して電圧検出回路を使用し、また各々のパワー検出回路は対応するパワー供給源が供給するパワー供給電源が予め決められた複数の検出電圧に到逹するごとに、パワーオンリセットパルスを発生し、発生したパワーオンリセットパルスに応答して繰り返して初期化をする。したがって、パワー供給源に対して発生するノイズに強いパワーオンリセットを提供することができる。
【００１２】
上述の本発明の目的を解決するための複数個のパワー供給源を使用する集積回路装置の内部回路構成を初期安定化状態にリセットする方法は、前記複数個のパワー供給源各々が複数個の検出電圧を超える時に、これに応答して電圧検出信号を生成する段階と、前記電圧検出信号を使用してパワーオンリセットパルスを生成する段階と、前記パワーオンリセットパルスに応答して前記内部回路構成を初期化する段階とを含む。
【００１３】
前記リセット方法において、前記内部回路構成は、前記パワーオンリセットパルスが発生するごとに初期化され、時間的に最後に発生するパワーオンリセットパルスによって最終的に初期化される。
【００１４】
前記リセット方法の一つの実施の形態によれば、前記複数個の検出電圧は第１検出電圧及び第２検出電圧を含み、これによって、前記電圧検出信号は前記複数個のパワー供給源各々が前記第１検出電圧及び第２検出電圧を超える時に論理状態が変わる第１電圧検出信号及び第２電圧検出信号を含む。ここで、前記パワーオンリセットパルスを生成する段階は、前記複数個のパワー供給源個々に対して発生した複数個の前記第１電圧検出信号及び複数個の前記第２電圧検出信号から第１検出パルス及び第２検出パルス生成する段階と、前記第１検出パルス及び前記複数個の第２検出パルスをＯＲゲートを通じて出力する段階とを含む。
【００１５】
上述の本発明の他の目的を解決するためのパワーオンリセット回路は、対応するＭ(ここでＭは２以上の自然数)個のパワー供給源が各々第１検出電圧及び第２検出電圧に到逹する時に第１検出信号及び第２検出信号を発生するＭ個のパワー検出回路と、前記Ｍ個のパワー検出回路が発生する前記第１検出信号Ｍ個及び前記第２検出信号Ｍ個が各々入力されて最大Ｍ個の第１パワーオンリセットパルス及び第２パワーオンリセットパルスを各々出力する第１パルス発生回路及び第２パルス発生回路と、前記第１検出パルス及び第２検出パルスが入力されて最大２×Ｍ個のパワーオンリセットパルスを出力するパルス出力手段とを含む。
【００１６】
望ましい実施の形態において、前記パルス出力手段はＯＲゲートである。
【００１７】
一つの実施の形態において、前記Ｍ個のパワー検出回路各々は、対応するパワー供給源が前記第１検出電圧を越える時に論理状態が変わる前記第１検出信号を発生する第１電圧検出回路と、前記第２検出電圧を超える時に論理状態が変わる前記第２検出信号を各々発生する第２電圧検出回路で構成される。
【００１８】
一つの実施の形態において、前記第１パルス発生回路及び第２パルス発生回路各々は、検出信号が入力される第１ＡＮＤゲートと、前記第１ＡＮＤゲート出力段に連結された反転遅延手段と、前記第１ＡＮＤゲート出力段及び前記反転遅延手段出力段に連結された第２ＡＮＤゲートで構成される。ここで、前記反転遅延手段は、前記検出信号を反転させるように直列に連結された奇数個のインバータで構成される。
【００１９】
一つの実施の形態において、前記第１パルス発生回路及び第２パルス発生回路各々は、Ｍ個の検出信号各々に対してパルスを発生するＭ個のパルス発生回路と、前記Ｍ個のパルス発生回路の出力段に連結されたＯＲゲートで構成され、前記Ｍ個のパルス発生回路各々は、対応する検出信号が入力される反転遅延手段と、前記反転遅延手段出力段信号及び前記対応する検出信号が入力されるＡＮＤゲートで構成される。
【００２０】
一つの実施の形態において、前記第１パルス発生回路は、検出信号が入力される第１ＡＮＤゲートと、前記第１ＡＮＤゲート出力段に連結された反転遅延手段と、前記第１ＡＮＤゲート出力段及び前記反転遅延手段出力段に連結された第２ＡＮＤゲートで構成され、前記第２パルス発生回路は、Ｍ個の第２検出信号各々に対してパルスを発生するＭ個のパルス発生回路と、前記Ｍ個のパルス発生回路の出力段に連結されたＯＲゲートで構成される。ここで、前記Ｍ個のパルス発生回路各々は、対応する第２検出信号が入力される反転遅延手段と、前記反転遅延手段出力段信号及び前記対応する検出信号が入力されるＡＮＤゲートで構成される。前記第１パルス発生回路の構成及び第２パルス発生回路の構成がひっくり返されてもよい。
【００２１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００２２】
本発明は、複数のパワー供給源を使用する半導体集積回路チップのパワーオンリセットに関するものであり、複数のパワー供給源に対応して複数の電圧検出回路を使用することを一つの特徴とする。また、これらの複数のパワー供給源各々に対応する個々の電圧検出回路は、複数の検出信号、例えば、第１検出電圧及び第２検出電圧に対応する第１電圧検出信号及び第２圧検出信号を発生する。各検出回路から発生した第１電圧検出信号及び各検出回路から発生した第２電圧検出信号から複数の第１パワーオンリセットパルス及び第２パワーオンリセットパルスを発生し、これらを出力手段、例えば、ＯＲゲートを通じて出力して複数のパワーオンリセットパルスを発生する。パワーオンリセットパルスが発生するごとに、すなわち個々のパワー供給電源が所定の検出電圧に到逹するごとに、集積回路装置の内部構成、例えば、状態を保持する要素であるラッチ、フリップフロップ、レジスタなどが初期化される。
【００２３】
発生したパワーオンリセットパルスの高さは第１検出電圧の大きさまたは第２検出電圧の大きさに対応し、高さが互いに異なるパワーオンリセットパルスが発生する。したがって、本発明によれば、高さが低いパワーオンリセットパルス(第１検出電圧に対応するパルスが発生した後に、パワー供給源にノイズが発生しても、高さが高いパルス(第２検出電圧に対応するパルス)が続いて発生するので、ノイズに安定なパワーオンリセットを提供することができる。
【００２４】
図２は、本発明の望ましい実施の形態におけるパワーオンリセット方法を説明するためのブロック図である。図２において、パワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３は、全て半導体集積回路装置の外部から供給される外部パワー供給源であり得る。また、一部(例えば、パワー供給源ＶＤＤ３)は、外部パワー供給源(例えば、パワー供給源ＶＤＤ２)が発生した内部パワー供給源であってもよい。本発明のより明確な理解のために、図面には３つのパワー供給源のみを示したが、本発明の技術的思想を逸脱しない範囲で二つ以上のパワー供給源が使用されうる。３つのパワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３に対応して３つの電圧検出回路１１０、１２０、１３０が使用される。各々の電圧検出回路１１０、１２０、１３０は、各々二つの電圧検出信号ＰＯＲ１＿１とＰＯＲ２＿１、ＰＯＲ１＿２とＰＯＲ２＿２、ＰＯＲ１＿３とＰＯＲ２＿３を発生する。すなわち、第１電圧検出回路１１０は、それに対応するパワー供給源、例えばパワー供給源ＶＤＤ１が第１検出電圧に到逹すると、第１電圧検出信号ＰＯＲ１＿１を発生し、第２検出電圧に到逹すると、第２電圧検出信号ＰＯＲ２＿１を出力する。同様に、第２電圧検出回路１２０は、パワー供給源ＶＤＤ２が前記第１検出電圧に到逹すると、第１電圧検出信号ＰＯＲ１＿２を発生し、前記第２検出電圧に到逹すると、第２電圧検出信号ＰＯＲ２＿２を出力する。
【００２５】
実施の形態によっては、３つの以上の電圧検出信号を発生することもできる。また、第１電圧検出信号及び第２電圧検出信号は様々な形態とすることができる。例えば、これらの電圧検出信号は、対応するパワー供給源が検出電圧を超える時に論理状態が変わる信号(すなわち、論理状態がハイからローに変わる信号、または論理ローから論理ハイに変わる信号)や、一定の幅及び高さを有するパルス信号であり得る。
【００２６】
各電圧検出回路１１０、１２０、１３０から発生した３つの第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３が第１パルス発生回路１４０に入力され、同様に、各検出回路１１０、１２０、１３０から発生した３つの第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３が第２パルス発生回路１５０に入力される。第１パルス発生回路１４０及び第２パルス発生回路１５０は、各々、少なくとも１回、そして、最大で入力された検出信号の個数分の回数だけ第１パワーオンリセットパルスＰ＿ＰＯＲ１及び第２パワーオンリセットパルスＰ＿ＰＯＲ２を出力する。第１パワーオンリセットパルスＰ＿ＰＯＲ１は、第１検出電圧の大きさに対応する高さを有し、第２パワーオンリセットパルスＰ＿ＰＯＲ２は、第２検出電圧の大きさに対応する高さを有する。
【００２７】
第１パルス発生回路１４０及び第２パルス発生回路１５０の出力パルスＰ＿ＰＯＲ１、Ｐ＿ＰＯＲ２がパルス出力手段１６０に入力されて最終的に多数のパワーオンリセットパルスＰＯＲが発生する。
【００２８】
したがって、本発明の望ましい実施の形態のパワーオンリセット方法によれば、多数のパワーオンリセットパルスが発生し、これらが発生するごとに、初期化の必要なノードが初期化されることができ、時期的に、一番遅く発生したパルスによって最終的に初期化される。結局、最終的に遅く上昇するパワー供給源が第２検出電圧に到逹すれば、最後のパワーオンリセットパルスが発生し、これによって、初期化が終了する。
【００２９】
図３を参照して図１の電圧検出回路に対して説明する。なお、図３では、電圧検出回路の詳細回路図として、説明の重複を避けるために、パワー供給源ＶＤＤ１に対応する電圧検出回路のみが示されている。他のパワー供給源に対応する電圧検出回路もこれと同一の構成を有する。図４は図３の電圧検出回路の出力である電圧検出信号を概略的に示した信号波形図である。
【００３０】
電圧検出回路１１０は、第１電圧検出信号ＰＯＲ１＿１を出力する第１検出回路３０１と、第２電圧検出信号ＰＯＲ２＿１を出力する第２検出回路４０１とを含む。第１検出回路３０１は、パワー供給源ＶＤＤ１が供給するパワー供給電圧が予め定義した第１検出電圧を超える時に、これを検出して論理状態が遷移する(例えば、論理ロー状態から論理ハイ状態に遷移する)第１電圧検出信号ＰＯＲ１＿１を出力する。これと同様に、第２検出回路４０１は、パワー供給源ＶＤＤ１が供給するパワー供給電圧が予め定義した第２検出電圧を超える時に、これを検出して論理状態が遷移する(例えば、論理ロー状態から論理ハイ状態に遷移する)第２電圧検出信号ＰＯＲ１＿２を出力する。
【００３１】
第１検出回路３０１及び第２検出回路４０１は、各回路を構成するＭＯＳトランジスタの大きさと抵抗値が互いに異なる他は同一の構成を有する。すなわち、各回路を構成するＭＯＳトランジスタの大きさと抵抗値を調節して第１検出電圧及び第２検出電圧を決めることができる。
【００３２】
パワーがオンされてパワー供給源ＶＤＤ１の電圧が増加して第１検出電圧を超えると、電圧検出回路の第１検出回路３０１がこれを感知して第１電圧検出信号ＰＯＲ１＿１を出力し、パワー供給源ＶＤＤ１の電圧が更に増加して第２検出電圧を超えると、第２検出回路４０１が、これを感知して第２電圧検出信号ＰＯＲ２＿１を出力する。
【００３３】
図３を参照して説明を続けると、電圧検出回路１１０は、電流通路が形成される時にパワー供給源ＶＤＤ１が供給する電圧を分配する電圧分配部３００、４００、電圧分配部３００、４００により分圧された二つの電圧が供給される第１検出回路３０１及び第２検出回路４０１で構成される。電圧分配部３００は、パワー供給源ＶＤＤ１及び第２ノードＮ２の間に直列に連続して連結された２つの抵抗Ｒ１、Ｒ２を含む。
【００３４】
第１検出回路３０１のトランジスタＭＮ２が導通すると、電圧分配部３００の２つの抵抗Ｒ１、Ｒ２によってパワー供給源ＶＤＤ１の電圧降下を引き起こして各々、抵抗Ｒ１及び抵抗Ｒ２の間の第１ノードＮ１に第１電圧Ｖ１、そして、抵抗Ｒ２及び抵抗Ｒ２の間の第２ノードＮ２に第２電圧Ｖ２が現れる。第１検出回路３０１は、１つのＰＭＯＳトランジスタＭＰ１と２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、及び直列に連結された３つのＣＭＯＳ反転器ＩＮＶ１、ＩＮＶ２、ＩＮＶ３を含む。２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２は第２ノードＮ２と接地電極ＶＳＳとの間に直列に連結される。
【００３５】
ここで、ＮＭＯＳトランジスタＭＮ１のゲートは第１ノードＮ１に連結され、第１電圧Ｖ１が供給され、ＮＭＯＳトランジスタＭＮ２のゲートはパワー供給源ＶＤＤ１に連結され、ＮＭＯＳトランジスタＭＮ１のソースは第２ノードＮ２に連結され、第２電圧Ｖ２が供給される。ＮＭＯＳトランジスタＭＮ２のソースは接地電極ＶＳＳに連結され、これら２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレイン電極が互いに連結されて出力段第３ノードＮ３を形成する。ＰＭＯＳトランジスタＭＰ１のソースは第１ノードＮ１に連結されて第１電圧Ｖ１が供給され、ゲートは第２ノードＮ２に連結されて第２電圧Ｖ２が供給され、ドレインは第３ノードＮ3に連結される。
【００３６】
３つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３はＰＭＯＳトランジスタＭＰ１のゲート電極に第４ノードＮ4を通じて順次に直列に連結される。直列に順次に連結されたインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の最終インバータＩＮＶ３の出力段ノードＮ５から第１電圧検出信号ＰＯＲ１＿１が出力される。
【００３７】
第２検出回路４０１は第１検出回路３０１と同一の構成を有するので、これについての詳細な説明は省略する。
【００３８】
上述の構成を有する第１検出回路３０１の動作を説明する。パワーがオンされた以後の初期にはパワー供給源ＶＤＤ１の電圧が高くないので、ＮＭＯＳトランジスタＭＮ２が導通されないので、抵抗Ｒ１及び抵抗Ｒ２を通じる電流通路が形成されない。したがって、２つのノードＮ１、Ｎ２はパワー供給源ＶＤＤ１の電圧を示し、これによって、第４ノードＮ4は論理ハイ状態を示す。したがって、第４ノードＮ４に直列に連結された３つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を通じて結局接地電圧の第１電圧検出信号ＰＯＲ１＿１が第１検出回路３０１出力段ノードＮ５から発生して第１パルス発生回路１４０に入力される。同様に、第２検出回路４０１もＮＭＯＳトランジスタＭＮ２'が導通されないので、出力ノードＮ５'で接地電圧の第２電圧検出信号ＰＯＲ２＿１が発生して第２パルス発生回路１５０に入力される(図４参照)。
【００３９】
パワー供給源ＶＤＤ１の電圧が更に増加して第１検出回路３０１のＮＭＯＳトランジスタＭＮ２が導通すると、抵抗Ｒ１、Ｒ２を通じる電流通路が形成されてパワー供給源ＶＤＤ１が第１検出電圧になる時間ｔ１時点(図４参照)で、第４ノードＮ４が接地電圧に近くなり、結局インバータＩＮＶ３のプルアップＰＭＯＳトランジスタ(図示しない)が導通する。これによって、パワー供給源ＶＤＤ１に従った第１電圧検出信号ＰＯＲ１＿１が発生する。すなわち、パワー供給源ＶＤＤ１が第１検出電圧に到逹する時点で、論理状態がローからハイ状態に変わる信号ＰＯＲ１−１が発生する。
【００４０】
この時、第２検出回路４０１では、上述の過程を過ぎる時点ｔ１より後のｔ３になるように、抵抗値とトランジスタの大きさが設定されるので、第２電圧検出信号ＰＯＲ２＿１は相変らず接地電圧を示す。供給電圧源ＶＤＤ１の電圧が更に増加して第２検出電圧になる時間ｔ３時点で(図４参照)、第２検出回路４０１の第４ノードＮ４'が接地電圧に近くなり、結局インバータＩＮＶ３'の出力段ノードＮ５'でパワー供給源ＶＤＤ１を追従する信号が発生する。
【００４１】
同様に、パワー供給源ＶＤＤ２に連結された電圧検出回路１２０もパワー供給源ＶＤＤ２に応答して状態が遷移する第１検出信号ＰＯＲ１＿２及び第２検出信号ＰＯＲ２＿２を発生し、パワー供給源 ＶＤＤ３に連結された電圧検出回路１３０もパワー供給源ＶＤＤ３に応答して状態が遷移する第１検出信号ＰＯＲ１＿３及び第２検出信号ＰＯＲ２＿３を発生する。
【００４２】
上述の電圧検出回路は、例示的な回路に過ぎず、供給電源が特定の電圧に到逹する時に、検出信号(例えば、論理状態が変わる信号)を出力するあらゆる電圧検出回路を使用することができる。したがって、この技術分野で通常の知識を持つ者であれば、多様な電圧検出回路を使用することができる。
【００４３】
発生した多数の電圧検出信号からパルス発生回路及びパルス出力手段を使用して多数のパワーオンリセットパルスを発生する方法について説明する。パルス発生回路の出力はパルスであり、これらパルスがパルス出力手段に入力されて最終的に多数のパワーオンリセットパルスが発生する。
【００４４】
図５は、一例として、図３の検出回路で発生した検出信号が入力されてパルスを出力するパルス発生回路１４０、１５０及びパルス出力手段１６０であるＯＲゲートを概略的に示すブロック図である。図６は図５のＯＲゲート１６０から出力されるパワーオンリセットパルスの波形を概略的に示す波形図である。
【００４５】
図３の電圧検出回路１１０、１２０、１３０が発生した第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３は第１パルス発生回路１４０に入力され、第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３は第２パルス発生回路１５０に入力される。
【００４６】
図５及び図６を参照して、各パワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３が各々時間ｔ１、ｔ３、ｔ５で第１検出電圧を越える時に、各電圧検出回路の第１検出回路が各々対応するパワー供給源を追従する第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３を発生し、これら第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３が第１パルス発生回路１４０に入力される。また、各パワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３の電圧が各々更に増加して、各々時間ｔ２、ｔ４、ｔ６で第２検出電圧を超える時に、各電圧検出回路の第２検出回路が各々対応するパワー供給源を追従する第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３を発生し、これら第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３が第２パルス発生回路１５０に入力される。
【００４７】
第１パルス発生回路１４０は、第１検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３が入力される第１ＡＮＤゲート１４１と第１ＡＮＤゲート１４１の出力段信号を使用してパルスを発生するパルス発生部１４２で構成される。パルス発生部１４２は、第１ＡＮＤゲート１４１の出力段信号ＰＯＲ１＿３を奇数回反転させる反転遅延部１４３と、反転遅延部１４３の出力段信号及び反転遅延されない第１ＡＮＤゲート１４１の出力段信号が入力される第２ＡＮＤゲート１４４で構成される。したがって、第１パルス発生回路１４０は時間的に一番遅く発生した、すなわち、一番遅く第１検出電圧に到逹するパワー供給源(図６でパワー供給源ＶＤＤ３)に応答して発生した検出信号ＰＯＲ１＿３によって最終的な電圧検出パルスＰ＿ＰＯＲ１が時間ｔ５'で発生する。すなわち、第１ＡＮＤゲート１４１の出力段で時間的に一番遅く(時間 ｔ５)発生した第１電圧検出信号ＰＯＲ１＿３が発生し、この信号(論理ロー状態から論理ハイ状態に遷移する信号)と、この信号が反転遅延部１４３によって遅延された信号(論理ロー状態から論理ハイ状態に遷移する信号)が第２ＡＮＤゲート１４４に入力されて、結果的に第２ＡＮＤゲート１４４の出力段において時間ｔ５'に第１パルスＰ＿ＰＯＲ１が発生する。
【００４８】
一方、第２パルス発生回路１５０は入力される第２検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３各々に対応して第２パルスＰ＿ＰＯＲ２＿１、Ｐ＿ＰＯＲ２＿２、Ｐ＿ＰＯＲ２＿３を発生する。このために、第１パルス発生回路１４０の第１ＡＮＤゲート１４１に相当するゲートを使用せず、パルス発生部１４２に相当するゲートのみを使用する。すなわち、第２パルス発生回路１５０は各検出信号に対応する第１パルス発生部１５２、第２パルス発生部１５２'、第３パルス発生部１５２”及びパルス発生部出力段１６０に連結されたＯＲゲート１５１で構成される。
【００４９】
第２パルス発生部１５２、１５２'、１５２”の構成は第１パルス発生部１４２の構成と同一であり、したがって、これらの動作に関する説明は省略する。図６に示したように、パワー供給源ＶＤＤ１がｔ２時点で第２検出電圧に到逹すると、第２検出信号ＰＯＲ２＿１が発生し、この信号が第２パルス発生回路１５０の第１パルス発生部１５２に入力されて、時間ｔ２'時点で第２パルスＰ＿ＰＯＲ２＿１が発生する。同様に、ｔ４時点で発生した第２電圧検出信号ＰＯＲ２＿２が第２パルス発生回路１５０の第２パルス発生部１５２'に入力されて、時間ｔ４'で第２パルスＰ＿ＰＯＲ２＿２が発生する。また、ｔ６時点で発生した第２電圧検出信号ＰＯＲ２＿３が第２パルス発生回路１５０の第３パルス発生部１５２”に入力されて、時間ｔ６'で第２パルスＰ＿ＰＯＲ２＿３が発生する。発生した第２検出パルスＰ＿ＰＯＲ２＿１、Ｐ＿ＰＯＲ２＿２、Ｐ＿ＰＯＲ２＿３がＯＲゲート１５１に入力される。
【００５０】
結局、パルス発生回路１４０、１５０の出力段パルス、すなわち、第１検出電圧の大きさに対応する高さを有する第１電圧検出パルスＰ＿ＰＯＲ１及び第２検出電圧の大きさに対応する高さを有する第２電圧検出パルスＰ＿ＰＯＲ２＿１、Ｐ＿ＰＯＲ２＿２、Ｐ＿ＰＯＲ２＿３がパルス出力手段であるＯＲゲート１６０に入力される。結局、４個のパワーオンリセットパルスＰＯＲが時間ｔ２'、ｔ４'、ｔ５'、ｔ６'で各々発生する。したがって、ある一つのパワー供給源が不完全で、それに対応するパワーオンリセットパルスが生成されなくても、他のパワー供給源によってパワーオンリセットパルスが発生するので、安定な初期化を実行することができる。
【００５１】
第２パルス発生回路１５０のＯＲゲート１５１は使用されないこともある。すなわち、第２パルス発生回路１５０のパルス発生部１５２、１５２'、１５２”の出力パルスがパルス出力手段であるＯＲゲート１６０に直接入力されてもよい。
【００５２】
また、上述の図５のパルス発生回路で、各パルス発生回路は他のパルス発生回路と同一の構成を有することができる。
【００５３】
例えば、図５の第２パルス発生回路１５０が第１パルス発生回路１４０と同一の構成を有すれば、図７に示したように、パルス出力段であるＯＲゲート１６０で２つのパワーオンリセットパルスＰ＿ＰＯＲ１、Ｐ＿ＰＯＲ２が発生する。すなわち、パルス発生回路各々は一つのパルスを発生する。一方、図５の第１パルス発生回路１４０が第２パルス発生回路１５０と同一の構成を有すれば、パルス出力段であるＯＲゲート１６０から６個のパワーオンリセットパルスが発生する。すなわち、パルス発生回路各々は３つのパルスを発生する。
【００５４】
今まで本発明に対してその望ましい実施の形態を中心として示した。本発明が属する技術分野で通常の知識を持つ者は本発明が本発明の本質的な特性から逸脱しない範囲で変形した形態で実現されることができることを理解しうるであろう。したがって、ここに開示された実施の形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内のすべての差は本発明に含まれるものとして解釈されなければならない。
【００５５】
【発明の效果】
上述の本発明によれば、多数のパワー供給源を使用する半導体集積回路装置のパワーオンリセット方法において、多数のパワーオンリセットパルスを使用することによって、安定で、ノイズ兔疫性が向上したパワーオンリセットを提供することができる。
【図面の簡単な説明】
【図１】通常のパワーオンリセット方法による問題点を説明するための図面である。
【図２】本発明の望ましい実施の形態のパワーオンリセット方法を説明するためのブロック図である。
【図３】本発明の一つの実施の形態による電圧検出回路の詳細回路図である。
【図４】図３の電圧検出回路の出力信号波形を概略的に示した波形図である。
【図５】本発明の一つの実施の形態によるパルス発生回路及びパルス出力回路を使用してパワーオンリセットパルスを生成する方法を説明するためのブロック図である。
【図６】図５によるパワーオンリセットパルス波形を概略的に示した波形図である。
【図７】本発明の他の実施の形態によるパワーオンリセットパルス波形を概略的に示した波形図である。
【符号の説明】
１１０，１２０，１３０ 電圧検出回路
１４０，１５０ パルス発生回路
１６０ ＯＲゲート
【発明の属する技術分野】
本発明はパワーオンリセット回路及びその方法に関するものであり、さらに詳細には、複数個のパワー供給源を使用する半導体集積回路装置のパワーオンリセット回路及び方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置は、電源が供給される時に異常動作を防止するためにパワーオンリセット回路を含む。電源が半導体集積回路装置に印加される時に、パワーオンリセット回路は、電源が所定の電圧に到逹すると、半導体メモリ装置の構成要素であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を提供する。通常の電圧検出回路は、パワーオン時に、電源電圧が所定の電圧に到逹した時に活性化されたパワーオンリセット信号を出力し、電源電圧が正常動作電圧に到逹した時にパワーオンリセット信号を不活性化する。活性化されたパワーオンリセット信号に応答して半導体集積回路装置の内部の構成要素が初期状態にリセットされる。
【０００３】
一方、高速動作の集積回路に対する必要性が増大することによって、最近、多数のパワー供給源を使用する集積回路が使われている。例えば、入出力ピン、入出力バッファ、メモリセルに各々個別の電源が使われる。
【０００４】
図１は多数のパワー供給源を使用する半導体メモリ素子のパワーリセット回路で発生する問題点を説明するためのブロック図である。通常のメモリ素子に供給されるパワー供給源ＶＤＤ１の電位が一定のレベルに到逹すると、パワーオンリセット回路１０がこれを感知して一定の幅を有するパルス、すなわち、パワーオンリセット信号ＰＯＲを生成する。このようにして生成されたパワーオンリセット信号によってメモリ素子の内部で初期化が必要なすべてのノード、例えば、ラッチ１（３０）に連結されたノードＮ１、ラッチ２（５０）に連結されたノードＮ２の値が論理ハイ状態に決められる。しかし、外部パワー供給源ＶＤＤ１がパワーオンリセット信号を発生させる一定の電位に到逹した後に安定なレベルに到逹しても、パワー供給源ＶＤＤ２がまだ安定なレベルに到逹しない場合が起こりうる。この場合、ノードＮ１に連結されたドレイン電極、パワー供給源ＶＤＤ２に連結されたソース電極及びパワーオンリセット信号が供給されるゲート電極からなるＰＭＯＳ電極ＰＭ１(７０)のソース電極が安定なレベルに到逹しないので、ＰＭＯＳ７０が導通せず、ノードＮ１の初期化に失敗する。
【０００５】
また、外部パワー供給源ＶＤＤ１に応答してパワーオンリセット回路１０が発生したパワーオンリセット信号ＰＯＲが一定の時間遅延された後に、パワー供給源ＶＤＤ３とノードＮ２との間に連結されたＰＭＯＳ(ＰＭ２、９０)のゲート電極に到逹する時に、安定な状態に到逹したパワー供給源ＶＤＤ３にノイズが発生することがありうる。すなわち、パワー供給源ＶＤＤ１が安定電圧に到逹した後にノイズが発生するか、またはパワー供給源ＶＤＤ３自身にノイズが発生した場合に、パワー供給源ＶＤＤ３がパワーオンリセット信号ＰＯＲが到逹した時点で、不安定であるので、ＰＭＯＳ９０が導通されず、これによって、ノードＮ２の初期化に失敗する。
【０００６】
したがって、多数のパワー供給源を使用する半導体メモリ装置の安定なパワーオンリセット方法が要求される。
【０００７】
【発明が解決しようとする課題】
本発明は上述の問題点を解決するためのものであり、多数のパワー供給源を使用する半導体集積回路装置のパワーオンリセット方法を提供することにその目的がある。
【０００８】
本発明の他の目的は、多数のパワー供給源を使用する半導体集積回路装置のより安定なパワーオンリセット回路を提供するものである。
【０００９】
【発明が解決するための手段】
上述の本発明の目的を解決するための集積回路装置をパワーオンリセットする方法は、個々のパワー供給源から提供される複数のパワー供給電圧各々が予め定義した複数の検出電圧各々に到逹するごとにパワーオンリセットパルスを提供する段階と、前記パワーオンリセットパルスに応答して繰り返して前記集積回路装置の内部回路の構成を初期化する段階とを含む。
【００１０】
前記パワーオンリセット方法において、前記パワーオンリセットパルスを提供する段階は、前記個々のパワー供給源から前記複数のパワー供給電圧が供給される複数の電圧検出回路を提供する段階と、前記個々の電圧検出回路によって前記複数の予め定義した検出電圧に対応する複数の電圧検出信号を各々生成する段階と、前記複数の予め定義した検出電圧に対応する複数のパルス発生回路を提供する段階と、前記個々のパルス発生回路によって前記多数の予め定義した検出電圧に対応するパワーオンリセットパルスを各々生成する段階と、前記パルス発生回路からパワーオンリセットパルスが供給される出力手段を提供する段階と、前記出力手段によって前記パワーオンリセットパルスを提供する段階とを含む。ここで、前記複数の電圧検出信号の各々は、前記パワー供給電圧が対応する検出電圧に到逹する時に、論理状態が変わり、前記出力手段はＯＲゲートである。
【００１１】
このようなパワーオンリセット方法によれば、個々のパワー供給源に対して電圧検出回路を使用し、また各々のパワー検出回路は対応するパワー供給源が供給するパワー供給電源が予め決められた複数の検出電圧に到逹するごとに、パワーオンリセットパルスを発生し、発生したパワーオンリセットパルスに応答して繰り返して初期化をする。したがって、パワー供給源に対して発生するノイズに強いパワーオンリセットを提供することができる。
【００１２】
上述の本発明の目的を解決するための複数個のパワー供給源を使用する集積回路装置の内部回路構成を初期安定化状態にリセットする方法は、前記複数個のパワー供給源各々が複数個の検出電圧を超える時に、これに応答して電圧検出信号を生成する段階と、前記電圧検出信号を使用してパワーオンリセットパルスを生成する段階と、前記パワーオンリセットパルスに応答して前記内部回路構成を初期化する段階とを含む。
【００１３】
前記リセット方法において、前記内部回路構成は、前記パワーオンリセットパルスが発生するごとに初期化され、時間的に最後に発生するパワーオンリセットパルスによって最終的に初期化される。
【００１４】
前記リセット方法の一つの実施の形態によれば、前記複数個の検出電圧は第１検出電圧及び第２検出電圧を含み、これによって、前記電圧検出信号は前記複数個のパワー供給源各々が前記第１検出電圧及び第２検出電圧を超える時に論理状態が変わる第１電圧検出信号及び第２電圧検出信号を含む。ここで、前記パワーオンリセットパルスを生成する段階は、前記複数個のパワー供給源個々に対して発生した複数個の前記第１電圧検出信号及び複数個の前記第２電圧検出信号から第１検出パルス及び第２検出パルス生成する段階と、前記第１検出パルス及び前記複数個の第２検出パルスをＯＲゲートを通じて出力する段階とを含む。
【００１５】
上述の本発明の他の目的を解決するためのパワーオンリセット回路は、対応するＭ(ここでＭは２以上の自然数)個のパワー供給源が各々第１検出電圧及び第２検出電圧に到逹する時に第１検出信号及び第２検出信号を発生するＭ個のパワー検出回路と、前記Ｍ個のパワー検出回路が発生する前記第１検出信号Ｍ個及び前記第２検出信号Ｍ個が各々入力されて最大Ｍ個の第１パワーオンリセットパルス及び第２パワーオンリセットパルスを各々出力する第１パルス発生回路及び第２パルス発生回路と、前記第１検出パルス及び第２検出パルスが入力されて最大２×Ｍ個のパワーオンリセットパルスを出力するパルス出力手段とを含む。
【００１６】
望ましい実施の形態において、前記パルス出力手段はＯＲゲートである。
【００１７】
一つの実施の形態において、前記Ｍ個のパワー検出回路各々は、対応するパワー供給源が前記第１検出電圧を越える時に論理状態が変わる前記第１検出信号を発生する第１電圧検出回路と、前記第２検出電圧を超える時に論理状態が変わる前記第２検出信号を各々発生する第２電圧検出回路で構成される。
【００１８】
一つの実施の形態において、前記第１パルス発生回路及び第２パルス発生回路各々は、検出信号が入力される第１ＡＮＤゲートと、前記第１ＡＮＤゲート出力段に連結された反転遅延手段と、前記第１ＡＮＤゲート出力段及び前記反転遅延手段出力段に連結された第２ＡＮＤゲートで構成される。ここで、前記反転遅延手段は、前記検出信号を反転させるように直列に連結された奇数個のインバータで構成される。
【００１９】
一つの実施の形態において、前記第１パルス発生回路及び第２パルス発生回路各々は、Ｍ個の検出信号各々に対してパルスを発生するＭ個のパルス発生回路と、前記Ｍ個のパルス発生回路の出力段に連結されたＯＲゲートで構成され、前記Ｍ個のパルス発生回路各々は、対応する検出信号が入力される反転遅延手段と、前記反転遅延手段出力段信号及び前記対応する検出信号が入力されるＡＮＤゲートで構成される。
【００２０】
一つの実施の形態において、前記第１パルス発生回路は、検出信号が入力される第１ＡＮＤゲートと、前記第１ＡＮＤゲート出力段に連結された反転遅延手段と、前記第１ＡＮＤゲート出力段及び前記反転遅延手段出力段に連結された第２ＡＮＤゲートで構成され、前記第２パルス発生回路は、Ｍ個の第２検出信号各々に対してパルスを発生するＭ個のパルス発生回路と、前記Ｍ個のパルス発生回路の出力段に連結されたＯＲゲートで構成される。ここで、前記Ｍ個のパルス発生回路各々は、対応する第２検出信号が入力される反転遅延手段と、前記反転遅延手段出力段信号及び前記対応する検出信号が入力されるＡＮＤゲートで構成される。前記第１パルス発生回路の構成及び第２パルス発生回路の構成がひっくり返されてもよい。
【００２１】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。
【００２２】
本発明は、複数のパワー供給源を使用する半導体集積回路チップのパワーオンリセットに関するものであり、複数のパワー供給源に対応して複数の電圧検出回路を使用することを一つの特徴とする。また、これらの複数のパワー供給源各々に対応する個々の電圧検出回路は、複数の検出信号、例えば、第１検出電圧及び第２検出電圧に対応する第１電圧検出信号及び第２圧検出信号を発生する。各検出回路から発生した第１電圧検出信号及び各検出回路から発生した第２電圧検出信号から複数の第１パワーオンリセットパルス及び第２パワーオンリセットパルスを発生し、これらを出力手段、例えば、ＯＲゲートを通じて出力して複数のパワーオンリセットパルスを発生する。パワーオンリセットパルスが発生するごとに、すなわち個々のパワー供給電源が所定の検出電圧に到逹するごとに、集積回路装置の内部構成、例えば、状態を保持する要素であるラッチ、フリップフロップ、レジスタなどが初期化される。
【００２３】
発生したパワーオンリセットパルスの高さは第１検出電圧の大きさまたは第２検出電圧の大きさに対応し、高さが互いに異なるパワーオンリセットパルスが発生する。したがって、本発明によれば、高さが低いパワーオンリセットパルス(第１検出電圧に対応するパルスが発生した後に、パワー供給源にノイズが発生しても、高さが高いパルス(第２検出電圧に対応するパルス)が続いて発生するので、ノイズに安定なパワーオンリセットを提供することができる。
【００２４】
図２は、本発明の望ましい実施の形態におけるパワーオンリセット方法を説明するためのブロック図である。図２において、パワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３は、全て半導体集積回路装置の外部から供給される外部パワー供給源であり得る。また、一部(例えば、パワー供給源ＶＤＤ３)は、外部パワー供給源(例えば、パワー供給源ＶＤＤ２)が発生した内部パワー供給源であってもよい。本発明のより明確な理解のために、図面には３つのパワー供給源のみを示したが、本発明の技術的思想を逸脱しない範囲で二つ以上のパワー供給源が使用されうる。３つのパワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３に対応して３つの電圧検出回路１１０、１２０、１３０が使用される。各々の電圧検出回路１１０、１２０、１３０は、各々二つの電圧検出信号ＰＯＲ１＿１とＰＯＲ２＿１、ＰＯＲ１＿２とＰＯＲ２＿２、ＰＯＲ１＿３とＰＯＲ２＿３を発生する。すなわち、第１電圧検出回路１１０は、それに対応するパワー供給源、例えばパワー供給源ＶＤＤ１が第１検出電圧に到逹すると、第１電圧検出信号ＰＯＲ１＿１を発生し、第２検出電圧に到逹すると、第２電圧検出信号ＰＯＲ２＿１を出力する。同様に、第２電圧検出回路１２０は、パワー供給源ＶＤＤ２が前記第１検出電圧に到逹すると、第１電圧検出信号ＰＯＲ１＿２を発生し、前記第２検出電圧に到逹すると、第２電圧検出信号ＰＯＲ２＿２を出力する。
【００２５】
実施の形態によっては、３つの以上の電圧検出信号を発生することもできる。また、第１電圧検出信号及び第２電圧検出信号は様々な形態とすることができる。例えば、これらの電圧検出信号は、対応するパワー供給源が検出電圧を超える時に論理状態が変わる信号(すなわち、論理状態がハイからローに変わる信号、または論理ローから論理ハイに変わる信号)や、一定の幅及び高さを有するパルス信号であり得る。
【００２６】
各電圧検出回路１１０、１２０、１３０から発生した３つの第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３が第１パルス発生回路１４０に入力され、同様に、各検出回路１１０、１２０、１３０から発生した３つの第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３が第２パルス発生回路１５０に入力される。第１パルス発生回路１４０及び第２パルス発生回路１５０は、各々、少なくとも１回、そして、最大で入力された検出信号の個数分の回数だけ第１パワーオンリセットパルスＰ＿ＰＯＲ１及び第２パワーオンリセットパルスＰ＿ＰＯＲ２を出力する。第１パワーオンリセットパルスＰ＿ＰＯＲ１は、第１検出電圧の大きさに対応する高さを有し、第２パワーオンリセットパルスＰ＿ＰＯＲ２は、第２検出電圧の大きさに対応する高さを有する。
【００２７】
第１パルス発生回路１４０及び第２パルス発生回路１５０の出力パルスＰ＿ＰＯＲ１、Ｐ＿ＰＯＲ２がパルス出力手段１６０に入力されて最終的に多数のパワーオンリセットパルスＰＯＲが発生する。
【００２８】
したがって、本発明の望ましい実施の形態のパワーオンリセット方法によれば、多数のパワーオンリセットパルスが発生し、これらが発生するごとに、初期化の必要なノードが初期化されることができ、時期的に、一番遅く発生したパルスによって最終的に初期化される。結局、最終的に遅く上昇するパワー供給源が第２検出電圧に到逹すれば、最後のパワーオンリセットパルスが発生し、これによって、初期化が終了する。
【００２９】
図３を参照して図１の電圧検出回路に対して説明する。なお、図３では、電圧検出回路の詳細回路図として、説明の重複を避けるために、パワー供給源ＶＤＤ１に対応する電圧検出回路のみが示されている。他のパワー供給源に対応する電圧検出回路もこれと同一の構成を有する。図４は図３の電圧検出回路の出力である電圧検出信号を概略的に示した信号波形図である。
【００３０】
電圧検出回路１１０は、第１電圧検出信号ＰＯＲ１＿１を出力する第１検出回路３０１と、第２電圧検出信号ＰＯＲ２＿１を出力する第２検出回路４０１とを含む。第１検出回路３０１は、パワー供給源ＶＤＤ１が供給するパワー供給電圧が予め定義した第１検出電圧を超える時に、これを検出して論理状態が遷移する(例えば、論理ロー状態から論理ハイ状態に遷移する)第１電圧検出信号ＰＯＲ１＿１を出力する。これと同様に、第２検出回路４０１は、パワー供給源ＶＤＤ１が供給するパワー供給電圧が予め定義した第２検出電圧を超える時に、これを検出して論理状態が遷移する(例えば、論理ロー状態から論理ハイ状態に遷移する)第２電圧検出信号ＰＯＲ１＿２を出力する。
【００３１】
第１検出回路３０１及び第２検出回路４０１は、各回路を構成するＭＯＳトランジスタの大きさと抵抗値が互いに異なる他は同一の構成を有する。すなわち、各回路を構成するＭＯＳトランジスタの大きさと抵抗値を調節して第１検出電圧及び第２検出電圧を決めることができる。
【００３２】
パワーがオンされてパワー供給源ＶＤＤ１の電圧が増加して第１検出電圧を超えると、電圧検出回路の第１検出回路３０１がこれを感知して第１電圧検出信号ＰＯＲ１＿１を出力し、パワー供給源ＶＤＤ１の電圧が更に増加して第２検出電圧を超えると、第２検出回路４０１が、これを感知して第２電圧検出信号ＰＯＲ２＿１を出力する。
【００３３】
図３を参照して説明を続けると、電圧検出回路１１０は、電流通路が形成される時にパワー供給源ＶＤＤ１が供給する電圧を分配する電圧分配部３００、４００、電圧分配部３００、４００により分圧された二つの電圧が供給される第１検出回路３０１及び第２検出回路４０１で構成される。電圧分配部３００は、パワー供給源ＶＤＤ１及び第２ノードＮ２の間に直列に連続して連結された２つの抵抗Ｒ１、Ｒ２を含む。
【００３４】
第１検出回路３０１のトランジスタＭＮ２が導通すると、電圧分配部３００の２つの抵抗Ｒ１、Ｒ２によってパワー供給源ＶＤＤ１の電圧降下を引き起こして各々、抵抗Ｒ１及び抵抗Ｒ２の間の第１ノードＮ１に第１電圧Ｖ１、そして、抵抗Ｒ２及び抵抗Ｒ２の間の第２ノードＮ２に第２電圧Ｖ２が現れる。第１検出回路３０１は、１つのＰＭＯＳトランジスタＭＰ１と２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、及び直列に連結された３つのＣＭＯＳ反転器ＩＮＶ１、ＩＮＶ２、ＩＮＶ３を含む。２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２は第２ノードＮ２と接地電極ＶＳＳとの間に直列に連結される。
【００３５】
ここで、ＮＭＯＳトランジスタＭＮ１のゲートは第１ノードＮ１に連結され、第１電圧Ｖ１が供給され、ＮＭＯＳトランジスタＭＮ２のゲートはパワー供給源ＶＤＤ１に連結され、ＮＭＯＳトランジスタＭＮ１のソースは第２ノードＮ２に連結され、第２電圧Ｖ２が供給される。ＮＭＯＳトランジスタＭＮ２のソースは接地電極ＶＳＳに連結され、これら２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレイン電極が互いに連結されて出力段第３ノードＮ３を形成する。ＰＭＯＳトランジスタＭＰ１のソースは第１ノードＮ１に連結されて第１電圧Ｖ１が供給され、ゲートは第２ノードＮ２に連結されて第２電圧Ｖ２が供給され、ドレインは第３ノードＮ3に連結される。
【００３６】
３つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３はＰＭＯＳトランジスタＭＰ１のゲート電極に第４ノードＮ4を通じて順次に直列に連結される。直列に順次に連結されたインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３の最終インバータＩＮＶ３の出力段ノードＮ５から第１電圧検出信号ＰＯＲ１＿１が出力される。
【００３７】
第２検出回路４０１は第１検出回路３０１と同一の構成を有するので、これについての詳細な説明は省略する。
【００３８】
上述の構成を有する第１検出回路３０１の動作を説明する。パワーがオンされた以後の初期にはパワー供給源ＶＤＤ１の電圧が高くないので、ＮＭＯＳトランジスタＭＮ２が導通されないので、抵抗Ｒ１及び抵抗Ｒ２を通じる電流通路が形成されない。したがって、２つのノードＮ１、Ｎ２はパワー供給源ＶＤＤ１の電圧を示し、これによって、第４ノードＮ4は論理ハイ状態を示す。したがって、第４ノードＮ４に直列に連結された３つのインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を通じて結局接地電圧の第１電圧検出信号ＰＯＲ１＿１が第１検出回路３０１出力段ノードＮ５から発生して第１パルス発生回路１４０に入力される。同様に、第２検出回路４０１もＮＭＯＳトランジスタＭＮ２'が導通されないので、出力ノードＮ５'で接地電圧の第２電圧検出信号ＰＯＲ２＿１が発生して第２パルス発生回路１５０に入力される(図４参照)。
【００３９】
パワー供給源ＶＤＤ１の電圧が更に増加して第１検出回路３０１のＮＭＯＳトランジスタＭＮ２が導通すると、抵抗Ｒ１、Ｒ２を通じる電流通路が形成されてパワー供給源ＶＤＤ１が第１検出電圧になる時間ｔ１時点(図４参照)で、第４ノードＮ４が接地電圧に近くなり、結局インバータＩＮＶ３のプルアップＰＭＯＳトランジスタ(図示しない)が導通する。これによって、パワー供給源ＶＤＤ１に従った第１電圧検出信号ＰＯＲ１＿１が発生する。すなわち、パワー供給源ＶＤＤ１が第１検出電圧に到逹する時点で、論理状態がローからハイ状態に変わる信号ＰＯＲ１−１が発生する。
【００４０】
この時、第２検出回路４０１では、上述の過程を過ぎる時点ｔ１より後のｔ３になるように、抵抗値とトランジスタの大きさが設定されるので、第２電圧検出信号ＰＯＲ２＿１は相変らず接地電圧を示す。供給電圧源ＶＤＤ１の電圧が更に増加して第２検出電圧になる時間ｔ３時点で(図４参照)、第２検出回路４０１の第４ノードＮ４'が接地電圧に近くなり、結局インバータＩＮＶ３'の出力段ノードＮ５'でパワー供給源ＶＤＤ１を追従する信号が発生する。
【００４１】
同様に、パワー供給源ＶＤＤ２に連結された電圧検出回路１２０もパワー供給源ＶＤＤ２に応答して状態が遷移する第１検出信号ＰＯＲ１＿２及び第２検出信号ＰＯＲ２＿２を発生し、パワー供給源 ＶＤＤ３に連結された電圧検出回路１３０もパワー供給源ＶＤＤ３に応答して状態が遷移する第１検出信号ＰＯＲ１＿３及び第２検出信号ＰＯＲ２＿３を発生する。
【００４２】
上述の電圧検出回路は、例示的な回路に過ぎず、供給電源が特定の電圧に到逹する時に、検出信号(例えば、論理状態が変わる信号)を出力するあらゆる電圧検出回路を使用することができる。したがって、この技術分野で通常の知識を持つ者であれば、多様な電圧検出回路を使用することができる。
【００４３】
発生した多数の電圧検出信号からパルス発生回路及びパルス出力手段を使用して多数のパワーオンリセットパルスを発生する方法について説明する。パルス発生回路の出力はパルスであり、これらパルスがパルス出力手段に入力されて最終的に多数のパワーオンリセットパルスが発生する。
【００４４】
図５は、一例として、図３の検出回路で発生した検出信号が入力されてパルスを出力するパルス発生回路１４０、１５０及びパルス出力手段１６０であるＯＲゲートを概略的に示すブロック図である。図６は図５のＯＲゲート１６０から出力されるパワーオンリセットパルスの波形を概略的に示す波形図である。
【００４５】
図３の電圧検出回路１１０、１２０、１３０が発生した第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３は第１パルス発生回路１４０に入力され、第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３は第２パルス発生回路１５０に入力される。
【００４６】
図５及び図６を参照して、各パワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３が各々時間ｔ１、ｔ３、ｔ５で第１検出電圧を越える時に、各電圧検出回路の第１検出回路が各々対応するパワー供給源を追従する第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３を発生し、これら第１電圧検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３が第１パルス発生回路１４０に入力される。また、各パワー供給源ＶＤＤ１、ＶＤＤ２、ＶＤＤ３の電圧が各々更に増加して、各々時間ｔ２、ｔ４、ｔ６で第２検出電圧を超える時に、各電圧検出回路の第２検出回路が各々対応するパワー供給源を追従する第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３を発生し、これら第２電圧検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３が第２パルス発生回路１５０に入力される。
【００４７】
第１パルス発生回路１４０は、第１検出信号ＰＯＲ１＿１、ＰＯＲ１＿２、ＰＯＲ１＿３が入力される第１ＡＮＤゲート１４１と第１ＡＮＤゲート１４１の出力段信号を使用してパルスを発生するパルス発生部１４２で構成される。パルス発生部１４２は、第１ＡＮＤゲート１４１の出力段信号ＰＯＲ１＿３を奇数回反転させる反転遅延部１４３と、反転遅延部１４３の出力段信号及び反転遅延されない第１ＡＮＤゲート１４１の出力段信号が入力される第２ＡＮＤゲート１４４で構成される。したがって、第１パルス発生回路１４０は時間的に一番遅く発生した、すなわち、一番遅く第１検出電圧に到逹するパワー供給源(図６でパワー供給源ＶＤＤ３)に応答して発生した検出信号ＰＯＲ１＿３によって最終的な電圧検出パルスＰ＿ＰＯＲ１が時間ｔ５'で発生する。すなわち、第１ＡＮＤゲート１４１の出力段で時間的に一番遅く(時間 ｔ５)発生した第１電圧検出信号ＰＯＲ１＿３が発生し、この信号(論理ロー状態から論理ハイ状態に遷移する信号)と、この信号が反転遅延部１４３によって遅延された信号(論理ロー状態から論理ハイ状態に遷移する信号)が第２ＡＮＤゲート１４４に入力されて、結果的に第２ＡＮＤゲート１４４の出力段において時間ｔ５'に第１パルスＰ＿ＰＯＲ１が発生する。
【００４８】
一方、第２パルス発生回路１５０は入力される第２検出信号ＰＯＲ２＿１、ＰＯＲ２＿２、ＰＯＲ２＿３各々に対応して第２パルスＰ＿ＰＯＲ２＿１、Ｐ＿ＰＯＲ２＿２、Ｐ＿ＰＯＲ２＿３を発生する。このために、第１パルス発生回路１４０の第１ＡＮＤゲート１４１に相当するゲートを使用せず、パルス発生部１４２に相当するゲートのみを使用する。すなわち、第２パルス発生回路１５０は各検出信号に対応する第１パルス発生部１５２、第２パルス発生部１５２'、第３パルス発生部１５２”及びパルス発生部出力段１６０に連結されたＯＲゲート１５１で構成される。
【００４９】
第２パルス発生部１５２、１５２'、１５２”の構成は第１パルス発生部１４２の構成と同一であり、したがって、これらの動作に関する説明は省略する。図６に示したように、パワー供給源ＶＤＤ１がｔ２時点で第２検出電圧に到逹すると、第２検出信号ＰＯＲ２＿１が発生し、この信号が第２パルス発生回路１５０の第１パルス発生部１５２に入力されて、時間ｔ２'時点で第２パルスＰ＿ＰＯＲ２＿１が発生する。同様に、ｔ４時点で発生した第２電圧検出信号ＰＯＲ２＿２が第２パルス発生回路１５０の第２パルス発生部１５２'に入力されて、時間ｔ４'で第２パルスＰ＿ＰＯＲ２＿２が発生する。また、ｔ６時点で発生した第２電圧検出信号ＰＯＲ２＿３が第２パルス発生回路１５０の第３パルス発生部１５２”に入力されて、時間ｔ６'で第２パルスＰ＿ＰＯＲ２＿３が発生する。発生した第２検出パルスＰ＿ＰＯＲ２＿１、Ｐ＿ＰＯＲ２＿２、Ｐ＿ＰＯＲ２＿３がＯＲゲート１５１に入力される。
【００５０】
結局、パルス発生回路１４０、１５０の出力段パルス、すなわち、第１検出電圧の大きさに対応する高さを有する第１電圧検出パルスＰ＿ＰＯＲ１及び第２検出電圧の大きさに対応する高さを有する第２電圧検出パルスＰ＿ＰＯＲ２＿１、Ｐ＿ＰＯＲ２＿２、Ｐ＿ＰＯＲ２＿３がパルス出力手段であるＯＲゲート１６０に入力される。結局、４個のパワーオンリセットパルスＰＯＲが時間ｔ２'、ｔ４'、ｔ５'、ｔ６'で各々発生する。したがって、ある一つのパワー供給源が不完全で、それに対応するパワーオンリセットパルスが生成されなくても、他のパワー供給源によってパワーオンリセットパルスが発生するので、安定な初期化を実行することができる。
【００５１】
第２パルス発生回路１５０のＯＲゲート１５１は使用されないこともある。すなわち、第２パルス発生回路１５０のパルス発生部１５２、１５２'、１５２”の出力パルスがパルス出力手段であるＯＲゲート１６０に直接入力されてもよい。
【００５２】
また、上述の図５のパルス発生回路で、各パルス発生回路は他のパルス発生回路と同一の構成を有することができる。
【００５３】
例えば、図５の第２パルス発生回路１５０が第１パルス発生回路１４０と同一の構成を有すれば、図７に示したように、パルス出力段であるＯＲゲート１６０で２つのパワーオンリセットパルスＰ＿ＰＯＲ１、Ｐ＿ＰＯＲ２が発生する。すなわち、パルス発生回路各々は一つのパルスを発生する。一方、図５の第１パルス発生回路１４０が第２パルス発生回路１５０と同一の構成を有すれば、パルス出力段であるＯＲゲート１６０から６個のパワーオンリセットパルスが発生する。すなわち、パルス発生回路各々は３つのパルスを発生する。
【００５４】
今まで本発明に対してその望ましい実施の形態を中心として示した。本発明が属する技術分野で通常の知識を持つ者は本発明が本発明の本質的な特性から逸脱しない範囲で変形した形態で実現されることができることを理解しうるであろう。したがって、ここに開示された実施の形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内のすべての差は本発明に含まれるものとして解釈されなければならない。
【００５５】
【発明の效果】
上述の本発明によれば、多数のパワー供給源を使用する半導体集積回路装置のパワーオンリセット方法において、多数のパワーオンリセットパルスを使用することによって、安定で、ノイズ兔疫性が向上したパワーオンリセットを提供することができる。
【図面の簡単な説明】
【図１】通常のパワーオンリセット方法による問題点を説明するための図面である。
【図２】本発明の望ましい実施の形態のパワーオンリセット方法を説明するためのブロック図である。
【図３】本発明の一つの実施の形態による電圧検出回路の詳細回路図である。
【図４】図３の電圧検出回路の出力信号波形を概略的に示した波形図である。
【図５】本発明の一つの実施の形態によるパルス発生回路及びパルス出力回路を使用してパワーオンリセットパルスを生成する方法を説明するためのブロック図である。
【図６】図５によるパワーオンリセットパルス波形を概略的に示した波形図である。
【図７】本発明の他の実施の形態によるパワーオンリセットパルス波形を概略的に示した波形図である。
【符号の説明】
１１０，１２０，１３０ 電圧検出回路
１４０，１５０ パルス発生回路
１６０ ＯＲゲート
Claims (14)
- 複数の個別パワー供給源から提供される複数の個別パワー供給電圧の各々が予め決められた複数の検出電圧に各々到達するごとにパワーオンリセットパルスを提供する段階と、
前記パワーオンリセットパルスに応答して集積回路装置の内部回路を初期化する段階とを含み、
前記パワーオンリセットパルスを提供する段階は、
前記複数の個別パワー供給源からそれぞれパワー供給電圧が供給される段階と、
前記予め決められた複数の検出電圧に従って複数のパワーオンリセットパルスを発生する段階と、
前記複数のパワーオンリセットパルスに論理ＯＲ演算を実行して出力としてのパワーオンリセットパルスを提供する段階とを含み、
前記内部回路を初期化する段階は、
いずれか一つの前記パワー供給源に対応するパワーオンリセットパルスによって、それ以外の前記パワー供給源に接続された前記内部回路を初期化する段階を含む
ことを特徴とする集積回路装置のパワーオンリセット方法。 - 前記複数のパワーオンリセットパルスを発生する段階は、
前記個別パワー供給電圧が予め決められた複数の検出電圧に到達するごとにそれぞれ論理状態が変化する複数の電圧検出信号を発生し、前記複数の電圧検出信号に基づいて複数のパワーオンリセットパルスを発生する
ことを特徴とする請求項１に記載のパワーオンリセット方法。 - 複数のパワー供給電圧を使用する集積回路装置の内部回路をリセットするための方法であって、
前記複数のパワー供給電圧が第１検出電圧と第２検出電圧をそれぞれ超える時に、前記複数のパワー供給電圧に応答してそれぞれ第１電圧検出信号と第２電圧検出信号を発生する段階と、
前記第１電圧検出信号及び前記第２電圧検出信号を使用して複数のパワーオンリセットパルスを発生する段階と、
前記複数のパワーオンリセットパルスに応答して前記内部回路を初期化する段階とを含み、
前記複数のパワーオンリセットパルスを発生する段階は、
前記の各パワー供給電圧に従って発生した前記第１電圧検出信号及び前記第２電圧検出信号から第１検出パルス及び第２検出パルスを発生する段階と、
前記第１検出パルス及び第２検出パルスに論理ＯＲ演算を実行して出力としてのパワーオンリセットパルスを提供する段階とを含み、
前記内部回路を初期化する段階は、
いずれか一つの前記パワー供給電圧に対応するパワーオンリセットパルスによって、それ以外の前記パワー供給電圧に接続された前記内部回路を初期化する段階を含む
ことを特徴とするパワーオンリセット方法。 - 前記内部回路は、
前記パワーオンリセットパルスが発生するごとに初期化され、最後のパワーオンリセットパルスにより最終的に初期化される
ことを特徴とする請求項３に記載のパワーオンリセット方法。 - パワー供給電源が第１検出電圧及び第２検出電圧に到達する時にＭ個のパワー供給電源に応答してそれぞれ第１検出信号と第２検出信号を発生するためのＭ個の電圧検出回路と、
前記Ｍ個の電圧検出回路から前記Ｍ個の第１検出信号と前記Ｍ個の第２検出信号を受けて、１個の第１パワーオンリセットパルスと最大でＭ個の第２パワーオンリセットパルスを各々発生するための第１パルス発生回路と第２パルス発生回路と、
前記第１パワーオンリセットパルスと前記第２パワーオンリセットパルスを受け、論理ＯＲ演算を実行して、最大（１＋Ｍ）個のパワーオンリセットパルスを出力し、いずれか一つの前記パワー供給源に対応するパワーオンリセットパルスによって、それ以外の前記パワー供給源に接続された前記内部回路を初期化するためのパルス出力手段とを含み、
前記Ｍ個が、２個以上の個数を表す
ことを特徴とするパワーオンリセット回路。 - 前記Ｍ個の電圧検出回路の各々は、
前記対応するパワー供給電圧が前記第１電圧を超える時に論理状態が変化する前記第１検出信号を発生するための第１電圧検出回路と、
前記対応するパワー供給電圧が前記第２検出電圧を超える時に論理状態が変化する前記第２検出信号を発生するための電圧検出回路と
を含むことを特徴とする請求項５に記載のパワーオンリセット回路。 - 前記第１パルス発生回路と第２パルス発生回路の各々は、
前記検出信号を受けるための第１ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力段に連結された反転遅延手段と、
前記第１ＡＮＤゲートの出力段及び前記反転遅延手段の出力段に連結された第２ＡＮＤゲートと
を含むことを特徴とする請求項５に記載のパワーオンリセット回路。 - 前記反転遅延手段は直列に連結された奇数個のインバータを含む
ことを特徴とする請求項７に記載のパワーオンリセット回路。 - 前記第１パルス発生回路と第２パルス発生回路の各々は、
前記Ｍ個の検出信号に従ってパルスを発生するためのＭ個のパルス発生器と、
前記Ｍ個のパルス発生器の出力段に連結されたＯＲゲートとを含み、
前記Ｍ個のパルス発生器の各々は、
対応する検出信号を受けるための反転遅延手段と、
前記反転遅延手段の出力と前記対応する検出信号を受けるＡＮＤゲートとを含む
ことを特徴とする請求項５に記載のパワーオンリセット回路。 - 前記第１パルス発生回路は、
前記検出信号を受けるための第１ＡＮＤゲートと、
前記第１ＡＮＤゲートの出力段に連結された反転遅延手段と、
前記第１ＡＮＤゲートの出力段と前記反転遅延手段の出力段に連結された第２ＡＮＤゲートとを含み、
前記第２パルス発生回路は、
前記Ｍ個の第２検出信号に従ってパルスを発生するＭ個のパルス発生回路と、
前記Ｍ個のパルス発生回路の出力段に連結されたＯＲゲートとを含み、
前記Ｍ個のパルス発生回路の各々は、
前記対応する第２検出信号を受ける反転遅延手段と、
前記反転遅延手段の出力と前記対応する検出信号を受けるＡＮＤゲートと
を含むことを特徴とする請求項５に記載のパワーオンリセット回路。 - 前記パワー供給電源が複数の検出電圧をそれぞれ超える時に、前記複数のパワー供給電源に応答してそれぞれ電圧検出信号を発生させる手段と、
前記電圧検出信号を使用してパワーオンリセットパルスを発生する手段と、
前記パワーオンリセットパルスに応答して前記内部回路を初期化する手段と
をさらに含むことを特徴とする請求項５に記載のパワーオンリセット回路。 - 少なくとも第１パルス発生回路と第２パルス発生回路のうちいずれか一つは、それの入力段に連結されたＡＮＤゲートを含む
ことを特徴とする請求項５に記載のパワーオンリセット回路。 - 少なくとも第１パルス発生回路と第２パルス発生回路のうちいずれか一つは、それの出力段に連結されたＯＲゲートを含む
ことを特徴とする請求項５に記載のパワーオンリセット回路。 - 前記第１パルス発生回路と第２パルス発生回路は同一の構成を有する
ことを特徴とする請求項５に記載のパワーオンリセット回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0041949A KR100476927B1 (ko) | 2002-07-18 | 2002-07-18 | 파워-온 리셋 회로 및 파워-온 리셋 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004096727A JP2004096727A (ja) | 2004-03-25 |
| JP4291066B2 true JP4291066B2 (ja) | 2009-07-08 |
Family
ID=30439323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003198442A Expired - Fee Related JP4291066B2 (ja) | 2002-07-18 | 2003-07-17 | パワーオンリセット回路及びパワーオンリセット方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6914462B2 (ja) |
| JP (1) | JP4291066B2 (ja) |
| KR (1) | KR100476927B1 (ja) |
| CN (1) | CN1292540C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120878B1 (en) | 2008-10-17 | 2012-02-21 | Hutchinson Technology Incorporated | Tubular stiffening rails for head suspension components |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583097B1 (ko) * | 2002-12-31 | 2006-05-23 | 주식회사 하이닉스반도체 | 파워 업 검출 장치 |
| KR100566308B1 (ko) * | 2003-12-30 | 2006-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법 |
| US7196561B2 (en) * | 2004-08-25 | 2007-03-27 | Agere Systems Inc. | Programmable reset signal that is independent of supply voltage ramp rate |
| KR100552655B1 (ko) * | 2004-09-17 | 2006-02-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 파워 업 회로 및 그 보상 방법 |
| JP4660160B2 (ja) * | 2004-10-28 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | リセット回路 |
| KR100583611B1 (ko) * | 2005-01-25 | 2006-05-26 | 삼성전자주식회사 | 파워-온 리셋 회로 및 파워-온 리셋 방법 |
| US7885724B2 (en) * | 2005-02-09 | 2011-02-08 | Bld Oriental, Ltd. | Automatic vending machine |
| KR100702310B1 (ko) | 2005-07-21 | 2007-03-30 | 주식회사 하이닉스반도체 | 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩 |
| US7432748B2 (en) * | 2005-10-03 | 2008-10-07 | Freescale Semiconductor, Inc | Sequence-independent power-on reset for multi-voltage circuits |
| JP4345770B2 (ja) * | 2006-04-11 | 2009-10-14 | エルピーダメモリ株式会社 | ラッチ回路、及びこれを備えた半導体装置 |
| KR100788378B1 (ko) * | 2006-09-13 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 파워 온 회로 |
| KR100851993B1 (ko) * | 2007-02-09 | 2008-08-13 | 주식회사 하이닉스반도체 | 오버드라이빙 신호 공급 장치 |
| US7417476B1 (en) * | 2007-04-24 | 2008-08-26 | Smartech Worldwide Limited | Power-on-reset circuit with output reset to ground voltage during power off |
| KR100909636B1 (ko) * | 2008-03-18 | 2009-07-27 | 주식회사 하이닉스반도체 | 듀얼 파워 업 신호 발생 회로 |
| CN101562393B (zh) * | 2008-09-10 | 2012-03-07 | 西安民展微电子有限公司 | 一种二次启动控制电路和开关电源 |
| KR20100079071A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 파워 온 회로 |
| KR101634377B1 (ko) * | 2009-10-26 | 2016-06-28 | 삼성전자주식회사 | 내부 전압 생성 회로, 그 방법, 및 이를 이용하는 반도체 장치 |
| JP5584527B2 (ja) * | 2010-06-21 | 2014-09-03 | ルネサスエレクトロニクス株式会社 | 電圧検出システム及びその制御方法 |
| KR101646910B1 (ko) * | 2011-01-11 | 2016-08-09 | 페어차일드코리아반도체 주식회사 | 파워 온 리셋 회로를 포함하는 반도체 소자 |
| JP2012230163A (ja) * | 2011-04-25 | 2012-11-22 | Funai Electric Co Ltd | 表示装置およびテレビジョン装置 |
| KR20130135588A (ko) * | 2012-06-01 | 2013-12-11 | 에스케이하이닉스 주식회사 | 파워 트래킹 회로 및 이를 포함하는 반도체 장치 |
| CN102707124B (zh) * | 2012-06-26 | 2015-02-18 | 苏州兆芯半导体科技有限公司 | 电压检测电路 |
| CN103051310B (zh) * | 2012-07-27 | 2015-07-08 | 西安空间无线电技术研究所 | 一种用于星载高速调制器编码fpga中的dcm自动复位方法 |
| US9088220B2 (en) * | 2012-08-03 | 2015-07-21 | Cooper Technologies Company | Combined low power isolated power supply with isolated data transfer |
| CN103164009A (zh) * | 2013-04-03 | 2013-06-19 | 北京昆腾微电子有限公司 | 多电源供电的上电掉电复位电路及其工作方法 |
| CN103595378B (zh) * | 2013-11-14 | 2016-01-13 | 上海质尊溯源电子科技有限公司 | 一种超低功耗高性能的上电复位电路 |
| CN103716023B (zh) * | 2013-12-03 | 2017-04-05 | 北京中电华大电子设计有限责任公司 | 一种超低功耗的上电复位电路 |
| CN104850203B (zh) * | 2015-06-10 | 2019-02-05 | 联想(北京)有限公司 | 一种电子设备复位方法及电子设备 |
| CN105591637B (zh) * | 2015-11-24 | 2018-12-11 | 居水荣 | 集成电路中的自动复位模块 |
| US9973187B1 (en) | 2016-12-16 | 2018-05-15 | Qualcomm Incorporated | Circuits and methods providing power on reset signals |
| KR102237580B1 (ko) * | 2017-05-19 | 2021-04-07 | 삼성전자주식회사 | 파워 온/오프 리셋 회로 및 이를 포함하는 리셋 신호 발생 회로 |
| EP3480608B1 (en) * | 2017-09-19 | 2021-01-13 | Shenzhen Goodix Technology Co., Ltd. | Method and system for measuring power-on reset time |
| JP2021136559A (ja) * | 2020-02-26 | 2021-09-13 | キオクシア株式会社 | 電圧検出回路及びパワーオンリセット回路 |
| CN111753487B (zh) * | 2020-07-01 | 2022-03-22 | 无锡中微亿芯有限公司 | 具有上电复位信号波形可调功能的fpga装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2699755B1 (fr) * | 1992-12-22 | 1995-03-10 | Sgs Thomson Microelectronics | Circuit de démarrage et de sécurité contre les coupures d'alimentation, pour circuit intégré. |
| JP3036290B2 (ja) * | 1993-04-08 | 2000-04-24 | 日本電気株式会社 | パワー・オン・リセット回路 |
| US6078201A (en) * | 1998-01-06 | 2000-06-20 | Xilinx, Inc. | Power-on reset circuit for dual supply voltages |
| JP2000036732A (ja) * | 1998-07-17 | 2000-02-02 | Mitsubishi Electric Corp | パワーオンリセット回路並びに半導体装置 |
| JP2001111466A (ja) | 1999-10-12 | 2001-04-20 | Nec Saitama Ltd | 移動体通信装置 |
| JP2001210076A (ja) * | 2000-01-27 | 2001-08-03 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の内部電源電圧発生方法 |
| JP2002009601A (ja) * | 2000-06-27 | 2002-01-11 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の初期化方法 |
| JP2002111466A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体集積回路 |
| JP2002343083A (ja) * | 2001-05-18 | 2002-11-29 | Mitsubishi Electric Corp | 半導体装置 |
-
2002
- 2002-07-18 KR KR10-2002-0041949A patent/KR100476927B1/ko active IP Right Grant
-
2003
- 2003-05-19 US US10/440,685 patent/US6914462B2/en not_active Expired - Lifetime
- 2003-07-17 JP JP2003198442A patent/JP4291066B2/ja not_active Expired - Fee Related
- 2003-07-17 CN CNB03145884XA patent/CN1292540C/zh not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120878B1 (en) | 2008-10-17 | 2012-02-21 | Hutchinson Technology Incorporated | Tubular stiffening rails for head suspension components |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040012419A1 (en) | 2004-01-22 |
| KR20040008332A (ko) | 2004-01-31 |
| CN1292540C (zh) | 2006-12-27 |
| JP2004096727A (ja) | 2004-03-25 |
| CN1481075A (zh) | 2004-03-10 |
| KR100476927B1 (ko) | 2005-03-16 |
| US6914462B2 (en) | 2005-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4291066B2 (ja) | パワーオンリセット回路及びパワーオンリセット方法 | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| US6204703B1 (en) | Power on reset circuit with power noise immunity | |
| US7015600B2 (en) | Pulse generator circuit and semiconductor device including same | |
| JP3953691B2 (ja) | 集積回路及び同期型半導体メモリ装置 | |
| KR100954110B1 (ko) | 파워업 신호 생성회로 및 그를 이용한 집적회로 | |
| JP6698855B2 (ja) | インターフェース回路 | |
| US20040205447A1 (en) | Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same | |
| JP2000295094A (ja) | バッファ回路およびそれを用いた電位検出回路 | |
| TW201817166A (zh) | 可選擇延遲緩衝器 | |
| KR100706829B1 (ko) | 반도체 메모리의 파워 업 신호 생성장치 및 방법 | |
| US6650154B2 (en) | Starter circuit | |
| US20110166819A1 (en) | Differential sr flip-flop | |
| JP2002111466A (ja) | 半導体集積回路 | |
| JP2005184774A (ja) | レベルシフト回路 | |
| KR100847765B1 (ko) | 지연 회로 | |
| JP3053062B2 (ja) | 電圧オンリセット回路 | |
| CN108564979B (zh) | 单端读取电路 | |
| JP5029422B2 (ja) | 半導体装置のリセット回路 | |
| JP4829724B2 (ja) | 発振回路 | |
| CN111835318B (zh) | 一种脉冲产生电路 | |
| TWI660551B (zh) | 電壓開啟重置信號產生裝置及其電壓偵測電路 | |
| JP2005341354A (ja) | 半導体集積回路 | |
| TWI662791B (zh) | 防浮接電路 | |
| KR20160068367A (ko) | 오실레이터 및 이를 포함하는 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070809 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071210 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080124 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080129 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080610 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090402 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4291066 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |