JP4288573B2 - 半導体ウェハのチップ化方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、シリコンウェハ等の半導体ウェハの一部をエッチングして形成した肉薄のダイアフラムや梁等を有する半導体センサおよび半導体アクチュエータ（両者を総称して「半導体デバイス」という）の製造技術の内のチップ化技術に関する。
【０００２】
【従来の技術】
半導体ウェハ、特にシリコンウェハ、を用いた半導体デバイスは、日々、その小型化、高精度化が進んでいる。この中には、半導体の一部をエッチングして薄く加工したり、半導体上に形成した薄膜を残したりして形成したダイアフラムを利用するものがある。このような構造は、圧力センサやガスセンサ、マイクロバルブ等に用いられている。また、半導体を肉薄の梁状に加工して利用する、加速度センサ等もある。
このような構造の半導体デバイスは、ウェハプロセスによって多数の半導体デバイスが集積されたウェハとして製作され、このウェハを最終段階でチップ化することによって得られる。しかし、このウェハには肉薄のダイアフラム等が形成されているため、ウェハのチップ化に際して、通常のウェハの場合に使用されるダイシング法を使用することができない。その理由は、ダイシングの際に吹きつけられる水によってダイアフラム等が破損してしまうからである。
【０００３】
ダイアフラム等の肉薄部を有する半導体ウェハを破損させることなくチップ化する方法としては、超音波カッタによる方法や予め分割線上にドライエッチングまたはウェットエッチングによってエッチング溝を形成しておいて超音波カッタを用いる方法が、特許文献1に開示されている。また、半導体ウェハの一部をエッチングして肉薄部を形成する際に、同時にチップ化用溝を形成し、このチップ化用溝を利用してチップ化する方法が、特許文献２に開示されている。特許文献２に開示されている方法では、ウェットエッチングである異方性エッチングが用いられている。
【０００４】
図３は、このようなチップ化方法の一例を説明するために、ウェハプロセス中のチップ化に関係する工程での状態を示したもので、（ａ）は加工前のシリコンウェハ１を示す断面図、（ｂ）は薄膜ダイアフラム21とするシリコン酸化膜２を生成した状態を示す断面図、（ｃ）はエッチングマスクとするアルミ膜３を生成した状態を示す断面図、（ｄ）はアルミ膜３をパターニングした状態を示す断面図、（ｅ）はプラズマエッチングした状態を示す断面図である。
シリコンウェハ1〔図３(ａ)〕の片面には、薄膜ダイアフラム21となるシリコン酸化膜2が生成され〔図３(ｂ）〕、反対側の面には、シリコンウェハ１をプラズマエッチングによって選択的にエッチングするためのエッチングマスクとなるアルミ膜３が生成される〔図３(ｃ）〕。アルミ膜３は、フォトリソグラフィによってパターニングされ、ダイアフラム用パターン31とチップ化用溝パターン32とに相当する部分のアルミ膜を除去されたパターン化されたアルミ膜3aとなる〔図３(ｄ）〕。このパターン化されたアルミ膜3aをエッチングマスクとして、面積の大きなダイアフラム用パターン31の部分のシリコンがなくなるまでプラズマエッチングされて、この部分に薄膜ダイアフラム21が形成される。これと同時に、チップ化用溝パターン32の部分のシリコンもエッチングされるが、パターンの幅が狭いためにサイズ効果によって、厚さ全部のシリコンはエッチングされないで、その一部が残り、チップ化用溝11が形成される〔図３(ｅ)〕。チップ化用溝11の下に残ったシリコンによってウェハとしての取扱いが可能となり、ウェハはチップ化用溝11の部分で劈開されることによってチップ化される。
【０００５】
チップ化のし易さとウェハとしての取扱い易さとのバランスは、ウェハの元の厚さとチップ化用溝11の下に残るシリコンの厚さ（残り厚さ）とで決まる。一方、残り厚さはダイアフラム用パターン31の大きさとチップ化用溝パターン32の幅との相対関係で決まるので、残り厚さの最適値に合わせてチップ化用溝パターン32の幅が決められる。
しかし、従来のダイシングラインをエッチングしてチップ化用溝11を形成するこのような方法は、ダイシング法によらずにチップ化できるという特長があるけれども、ウェハの外周部にチップ化用溝11の肉薄部を存在させるので、ウェハを破損し易くするという問題をもっている。
【０００６】
一方、肉薄部を有する半導体ウェハのチップ化ではないが、薄いチップを得るために、ウェハプロセスの最終工程でウェハを研磨して薄くした後、ウェハの外周部を除く領域に分離用の溝をダイシング法で形成してチップ化する方法が、特許文献３に開示されている。ウェハの外周部に溝を形成しないことによってウェハの機械的強度を確保しているのである。
【０００７】
【特許文献１】
特開平7−240392号公報
【特許文献２】
特開平６−216244号公報
【特許文献３】
特開平５−198671号公報
【０００８】
【発明が解決しようとする課題】
この発明の課題は、プラズマエッチングによって肉薄部を形成されてチップ化にダイシング法を適用することが困難な半導体ウェハをチップ化する方法として、ウェハの取扱い時にウェハを破損する可能性が低く、製造工程を増やす必要がなく、且つ半導体デバイスの取れ個数をより多くすることができる方法を提供することである。
【０００９】
【課題を解決するための手段】
請求項１の発明は、プラズマエッチングによって形成された薄膜ダイアフラム等の肉薄部を有する複数の半導体デバイスの集合体である半導体ウェハを、チップ化用溝を用いて個々の半導体デバイスに分割する半導体ウェハのチップ化方法であって、前記プラズマエッチングと同じ工程において同時に、ウェハの外周部を除く領域にチップ化用溝を形成する。
薄膜ダイアフラム等の肉薄部を形成するためのプラズマエッチングと同じ工程において同時に、ウェハの外周部を除く領域にチップ化用溝を形成するので、チップ化用溝を形成するための工程を追加する必要がなく、且つウェハの外周部は元の厚さを有しているので、取扱いにおいて破損する可能性の高いウェハ外周部の強度が確保できて、破損し難いウェハを得ることができる。なお、プラズマエッチングによる加工部にはマイクロクラックが生成されず、且つ加工されたコーナー部は曲面となって鋭利に尖った状態にはならないので、応力の集中が起きにくい。これらの効果によって、半導体ウェハの同じ領域に同じ幅で同じ深さのチップ化用溝を形成しても、プラズマエッチングでチップ化用溝を形成したウェハの方が、ダイシング法でチップ化用溝を形成したウェハより、後の取扱いで破損する可能性が低い。
【００１０】
請求項１の発明は、さらに、前記チップ化用溝の終端部の形状として、終端に近づくほど幅を狭くし且つ深さを浅くする。
チップ化用溝の終端部の形状が、終端に近づくほど幅が狭くなり且つ深さが浅くなっていると、チップ化用溝がその終端部まで同じ幅で同じ深さを有しているのに比べて、ウェハの強度がより大きくなって、ウェハがより破損し難くなる。見方を換えて、ウェハのもつ強度が同じで良いとすれば、チップ化用溝の終端部をより外縁に近づけることが可能となり、1枚のウェハから取れる半導体デバイスの数を増やすことが可能となる。
【００１１】
請求項２の発明は、請求項１の発明において、前記の終端に近づくほど狭くする幅方向の形状を、終端を頂点とする二等辺三角形とする。
終端に近づくほど狭くする幅方向の形状が終端を頂点とする二等辺三角形であると、チップ化用溝の終端部は、終端に近づくにしたがってその幅を一様に低減し、これに対応して深さも単調に低減し、応力集中を最も生じ難い形状となる。
【００１２】
【発明の実施の形態】
この発明による半導体ウェハのチップ化方法は、ダイアフラム等の肉薄部をプラズマエッチングで形成する際に同時にチップ化用溝を形成するものであって、チップ化用溝を半導体ウェハの外周部に形成しないことで、半導体ウェハの外周部の強度低下をなくして、チップ化用溝を形成した後の半導体ウェハが破損し易くなることを回避したものである。
以下において、この発明による半導体ウェハのチップ化方法の実施の形態について参考例および実施例を用いて更に詳しく説明する。
【００１３】
〔参考例〕
図１は、参考例を説明するための半導体ウェハ（以下では単に「ウェハ」という）1の外観を示し、（ａ）はウェハ１全体を示す平面図、（ｂ）は拡大部分を示す拡大平面図、（ｃ）はそのＡＡ断面図である。
この参考例のチップ化用溝11aは、図1（a）に示すように、ウェハ１の外縁から５〜10mmの外周部には形成されていない。
このチップ化用溝11aは、「従来の技術」の項で図3を用いて説明したチップ化用溝11と全く同じ工程で形成されるので、その工程の詳細説明は省略し、異なる点についてのみ説明する。
【００１４】
チップ化用溝11aがチップ化用溝11と異なる点は、図3のチップ化用溝11がウェハ１の外縁まで形成されているのに対して、この参考例のチップ化用溝11aは図1に示すようにウェハ１の外周部には形成されていないことである。すなわち、アルミ膜をパターニングする際に、ウェハ１の外周部にチップ化用溝パターンを形成していないマスクを用いてアルミ膜をパターニングする。
プラズマエッチングにより半導体をエッチングすると、ダイシングのような機械加工と異なり、加工部にマイクロクラックを残さず、更に、加工されたコーナー部は曲面となって鋭利に尖った状態にはならないので、素材の機械的な強度を維持でき、取扱いで破損し難くなる。
【００１５】
上記の方法に基づいて、Φ100mmで厚さ400μmのシリコンウェハに、中央部にΦ0.5mmの薄膜ダイアフラムをもつ2.5mm角の半導体センサと25μm幅のチップ化用溝とを、ウェハの外周部８mmを除く領域に配置して、半導体センサを製作したところ、ウェハが破損することはなかった。
なお、この参考例によれば、薄膜ダイアフラム等を形成するためのプラズマエッチング工程で同時にチップ化用溝が形成できるので、追加の工程を必要とせず、工数の積み増しを必要とはしない。
〔実施例〕
図２は、実施例を説明するためのウェハ１の外観を示し、（ａ）はウェハ１全体を示す平面図、（ｂ）は拡大部分を示す拡大平面図、（ｃ）はそのＡＡ断面図であり、参考例の図1に対応する。
【００１６】
この実施例は、チップ化用溝の終端部の形状に特徴がある。すなわち、この実施例のチップ化用溝11bは、図2に示すように、その終端部111bの形状を、幅方向の形状が終端を頂点とする二等辺三角形としている。幅方向の形状をこのようにすると、溝の深さも幅に対応して終端に近づくほど浅くなる。この実施例のチップ化用溝11bを参考例のチップ化用溝11aと比較すると、チップ化用溝11bの終端部111bの下に残る半導体の厚さの方が、チップ化用溝11aの場合より厚くなるので、機械的強度としては、チップ化用溝11bの方がチップ化用溝11aより大きくなり、取扱い時の破損が参考例より更に低減する。このことは、ウェハに同じ強度をもたせるとすれば、チップ化用溝を形成しない外周部の幅をより狭くすることができることとなるので、ウェハからの半導体デバイスの取れ個数を増やせることになる。
【００１７】
以上の参考例および実施例では、薄膜ダイアフラムを備えた半導体センサの場合を説明したが、この発明は、薄く残した半導体をダイアフラムとする半導体センサや、薄膜や薄い半導体の梁を備えた半導体センサや半導体アクチュエータ等の、プラズマエッチングで半導体をエッチングして作成される半導体デバイス全般に適用可能である。
【００１８】
【発明の効果】
請求項１の発明においては、薄膜ダイアフラム等の肉薄部を形成するためのプラズマエッチングと同じ工程において同時に、ウェハの外周部を除く領域にチップ化用溝を形成するので、チップ化用溝を形成するための工程を追加する必要がなく、且つウェハの外周部は元の厚さを有しているので、取扱いにおいて破損する可能性の高いウェハ外周部の強度が確保できて、破損し難いウェハを得ることができる。なお、プラズマエッチングによる加工部にはマイクロクラックが生成されず、且つ加工されたコーナー部は曲面となって鋭利に尖った状態にはならないので、応力の集中が起きにくい。これらの効果によって、ウェハの同じ領域に同じ幅で同じ深さのチップ化用溝を形成しても、プラズマエッチングでチップ化用溝を形成したウェハの方が、ダイシング法でチップ化用溝を形成したウェハより、後の取扱いで破損し難くなる。
【００１９】
したがって、この発明によれば、プラズマエッチングによって肉薄部を形成されてチップ化にダイシング法を適用することが困難な半導体ウェハをチップ化する方法として、ウェハの取扱い時にウェハを破損する可能性が低く、且つ製造工程を増やす必要がない方法を提供することができる。
請求項１の発明においては、さらに、チップ化用溝の終端部の形状として、終端に近づくほど幅を狭くし且つ深さを浅くする。チップ化用溝の終端部の形状が、終端に近づくほど幅が狭くなり且つ深さが浅くなっていると、チップ化用溝がその終端部まで同じ幅で同じ深さを有しているのに比べて、ウェハの強度がより大きくなって、ウェハがより破損し難くなる。見方を換えて、ウェハのもつ強度が同じで良いとすれば、チップ化用溝の終端部をより外縁に近づけることが可能となり、1枚のウェハから取れる半導体デバイスの数を増やすことが可能となる。
【００２０】
したがって、この発明によれば、プラズマエッチングによって肉薄部を形成されてチップ化にダイシング法を適用することが困難な半導体ウェハをチップ化する方法として、ウェハの取扱い時にウェハを破損する可能性が低く、製造工程を増やす必要がなく、且つ半導体デバイスの取れ個数をより多くすることができる方法を提供することができる。
請求項２の発明においては、終端に近づくほど狭くする幅方向の形状を、終端を頂点とする二等辺三角形とする。終端部の形状を、終端を頂点とする二等辺三角形にすると、チップ化用溝の終端部は、終端に近づくにしたがってその幅を一様に低減し、これに対応して深さも単調に低減し、応力集中を最も生じ難い形状となる。したがって、この発明によれば、ウェハの破損がより発生し難くなる。
【図面の簡単な説明】
【図１】 この発明による半導体ウェハのチップ化方法の参考例を説明するためのウェハ外観を示し、（ａ）はウェハ全体を示す平面図、（ｂ）は拡大部分を示す拡大平面図、（ｃ）はそのＡＡ断面図
【図２】 この発明による半導体ウェハのチップ化方法の実施例を説明するためのウェハ外観を示し、（ａ）はウェハ全体を示す平面図、（ｂ）は拡大部分を示す拡大平面図、（ｃ）はそのＡＡ断面図
【図３】この発明が対象とする半導体センサのウェハプロセス中のウェハの状態の一部を示し、（ａ）は加工前のシリコンウェハを示す断面図、（ｂ）は下面にシリコン酸化膜を生成した状態を示す断面図、（ｃ）は上面にアルミ膜を生成した状態を示す断面図、（ｄ）はアルミ膜をパターニングした状態を示す断面図、（ｅ）はプラズマエッチングした状態を示す断面図
【符号の説明】
１ シリコンウェハ
11、11a、11b チップ化用溝
111a、111b チップ化用溝終端部
２ シリコン酸化膜
21 薄膜ダイアフラム
３ アルミ膜
3a パターン化されたアルミ膜
31 ダイアフラム用パターン 32 チップ化用溝パターン

Claims (2)

1. プラズマエッチングによって形成された薄膜ダイアフラム等の肉薄部を有する複数の半導体デバイスの集合体である半導体ウェハを、チップ化用溝を用いて個々の半導体デバイスに分割する半導体ウェハのチップ化方法であって、
   前記プラズマエッチングと同じ工程において同時に、半導体ウェハの外周部を除く領域にチップ化用溝を形成するとともに、前記チップ化用溝の終端部の形状として、終端に近づくほど幅を狭くし且つ深さを浅くする、
   ことを特徴とする半導体ウェハのチップ化方法。
2. 前記の終端に近づくほど狭くする幅方向の形状を、終端を頂点とする二等辺三角形とする、
   ことを特徴とする請求項１に記載の半導体ウェハのチップ化方法。

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