JP2009188428A - 半導体基板 - Google Patents
半導体基板 Download PDFInfo
- Publication number
- JP2009188428A JP2009188428A JP2009124791A JP2009124791A JP2009188428A JP 2009188428 A JP2009188428 A JP 2009188428A JP 2009124791 A JP2009124791 A JP 2009124791A JP 2009124791 A JP2009124791 A JP 2009124791A JP 2009188428 A JP2009188428 A JP 2009188428A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor
- groove
- semiconductor device
- dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Micromachines (AREA)
- Dicing (AREA)
Abstract
【課題】MEMSに代表される、半導体基板の一部を薄厚化したダイアフラム構造や梁構造を有する半導体基板を個々の半導体装置に分割する際、分割の品質を低下させることなく、加工タクトの向上を可能とする半導体基板を提供することを目的とする。
【解決手段】半導体基板1には、縦方向および横方向に桝目状に、ダイアフラム構造を有する複数の半導体デバイス2が形成され、各半導体デバイス2を個々に分割する直交する分割ライン4のうち、一方の平行する分割ライン4上のみに連続して、異方性エッチングによりV溝3が形成されている。
【選択図】図2
【解決手段】半導体基板1には、縦方向および横方向に桝目状に、ダイアフラム構造を有する複数の半導体デバイス2が形成され、各半導体デバイス2を個々に分割する直交する分割ライン4のうち、一方の平行する分割ライン4上のみに連続して、異方性エッチングによりV溝3が形成されている。
【選択図】図2
Description
本発明は、MEMS(Micro Electro Mechanical System)に代表される、半導体基板の一部を薄厚化したダイアフラム構造や梁構造を有する半導体基板に関するものである。
上記MEMSにより製造される、一部を薄厚化したダイアフラム構造や梁構造を有する半導体装置に、MEMS圧力センサやMEMS加速度センサがあり、このようなセンサ類は、一般的に半導体ウェハプロセスにおいて複数の上記ダイアフラム構造や梁構造が同時に形成された後に、個々に分割されて製造される。この分割は、ダイヤモンドやCBNの粒子をボンド材で保持させた環状のダイシングソーを高速回転させて破砕加工する手法が最も一般的に用いられる。このダイシングソーによる加工は、破砕屑の洗浄および摩擦熱の冷却のために切削水を流しながら行われるため、またダイアフラム構造や梁構造は脆弱な構造であるため、ダイシングソーによる加工時の切削水圧力によりダイアフラム構造や梁構造が破壊されてしまうという課題があった。
近年、このような課題を解決する方法として、レーザ光による加工が注目されてきており、その一例が、例えば特許文献1に開示されている。
この特許文献1に開示されているレーザ光による製造方法は、半導体ウェハ内に多光子吸収による改質領域を形成し、この改質領域を起点とした劈開にて分割している。多光子吸収とは、光子のエネルギーが材料の吸収のバンドギャップよりも小さい場合、つまり光学的に透過となる場合でも、光の強度を非常に大きくすると材料に吸収が生じる現象であり、半導体ウェハの内部にレーザ光の集光点をあわせることで多光子吸収の現象を引き起こし、半導体ウェハの内部に改質領域を形成する。そして、形成した改質領域を起点として、ダイシングレーンに沿って、基板を容易に割ることで、切削水を必要としない分割を可能としている。
この特許文献1に開示されているレーザ光による製造方法は、半導体ウェハ内に多光子吸収による改質領域を形成し、この改質領域を起点とした劈開にて分割している。多光子吸収とは、光子のエネルギーが材料の吸収のバンドギャップよりも小さい場合、つまり光学的に透過となる場合でも、光の強度を非常に大きくすると材料に吸収が生じる現象であり、半導体ウェハの内部にレーザ光の集光点をあわせることで多光子吸収の現象を引き起こし、半導体ウェハの内部に改質領域を形成する。そして、形成した改質領域を起点として、ダイシングレーンに沿って、基板を容易に割ることで、切削水を必要としない分割を可能としている。
このレーザ加工方法について、図面に基づいて説明する。図9は被レーザ加工物である半導体基板の分割ラインおよびその周辺を示す平面図、図10はレーザ加工中の図9に示すC−C’断面図である。図9および図10において、101は半導体基板、102は半導体基板101に形成された半導体装置を構成する半導体デバイス(半導体素子)、104は半導体デバイス102の分割ライン、108はレーザ光、109は改質領域、110は改質領域109を起点として生じた切断部(クラック)を示している。
以下、レーザ加工方法の工程を説明する。
まず、レーザ光108を半導体基板101の内部に集光点をあわせ、所定の厚み方向に多光子吸収を生じさせる。
まず、レーザ光108を半導体基板101の内部に集光点をあわせ、所定の厚み方向に多光子吸収を生じさせる。
次に、多光子吸収を連続的、または断続的に生じさせながら、レーザ光108を分割ライン104の中心に沿って走査させることにより、半導体基板101の内部に、分割ライン104に沿った改質領域109を形成し、切断部110を形成する。
次に、半導体基板101の両端に同時に外力をかけて、改質領域109を起点として半導体基板101を割り、半導体装置を形成する。このとき、改質領域109を起点として、切断部110が形成されているため、比較的小さな外力で、半導体基板101を容易に割ることができる。なお、特に半導体基板101が薄い場合は、特に外力を与えないでも、自然に厚み方向に割れる。
また上記レーザ加工による方法以外に、切削水圧力によりダイアフラム構造や梁構造が破壊されてしまうという課題を解決する他の方法として、分割ライン上に予め異方性エッチングなどで溝を形成しておき、加工部分の厚みを抑える方法がある。この方法は、例えば特許文献2に開示されている。
特許文献2に開示されている製造方法では、まず方位面(100)面の半導体基板に、縦方向および横方向に分割ラインを開口するようにエッチング保護膜を形成し、その後、異方性エッチング処理を行う。このエッチング処理では、方位面(111)面でエッチングが止まるため、傾斜確度54.7度のV溝が形成される。次に、V溝が拡張するように半導体基板に外力を加えて、V溝に沿って半導体基板を分割し、個々の半導体装置を形成する。
しかしながら、特許文献1に開示されているレーザ加工方法では、半導体基板101が厚い場合においては、一回の走査による改質領域109では分割できないため、複数回レーザ加工を実施して、複数の改質領域109を厚み方向に平行に形成する必要があり、加工にかかるタクトの増加につながるという課題がある。
また、特許文献2に開示されているV溝を形成する製造方法では、以下の課題がある。
分割ラインの縦方向および横方向にV溝が交差する部分においては、異方性エッチングの侵食が他の部分と異なるため、過剰にエッチングを行うと、方位面(111)面でエッチングが止まらず、例えば方位面(211)面にエッチングが進行する。すなわち、例えばV溝よりも深いエッチングを要するダイアフラム構造を形成する工程と同時にV溝を形成しようとした場合、V溝の交差部分が過剰にエッチングされ、半導体基板を貫通してしまうため、半導体基板の強度が極端に劣化し、ハンドリング時に半導体基板が破損してしまう。
分割ラインの縦方向および横方向にV溝が交差する部分においては、異方性エッチングの侵食が他の部分と異なるため、過剰にエッチングを行うと、方位面(111)面でエッチングが止まらず、例えば方位面(211)面にエッチングが進行する。すなわち、例えばV溝よりも深いエッチングを要するダイアフラム構造を形成する工程と同時にV溝を形成しようとした場合、V溝の交差部分が過剰にエッチングされ、半導体基板を貫通してしまうため、半導体基板の強度が極端に劣化し、ハンドリング時に半導体基板が破損してしまう。
そこで、本発明は、半導体基板の一部を薄厚化したダイアフラム構造や梁構造を有する半導体基板を個々の半導体装置に分割する際において、分割の品質を低下させることなく、加工タクトの向上を可能とする、すわなち、レーザ加工の走査回数を抑えることができ、且つ強度劣化による破損のない半導体基板を提供することを目的とするものである。
上記課題を解決するために、本発明のうち請求項1に記載の半導体基板は、縦方向および横方向に桝目状に、複数の半導体装置を構成する半導体素子が形成され、前記複数の半導体素子を個々に分割するために設定された、縦方向および横方向の分割ラインのうち、一方向の平行する分割ライン上のみに連続して溝が形成されていることを特徴とするものである。
また請求項2に記載の半導体基板は、請求項1に記載の半導体基板であって、前記分割ラインに沿って前記半導体基板を分割して形成される半導体装置は、ダイアフラム構造を有する半導体装置であることを特徴とするものである。
また請求項3に記載の半導体基板は、請求項1または請求項2に記載の半導体基板であって、前記分割ラインに形成されている溝は、V溝であることを特徴とする。
本発明の半導体基板は、縦方向および横方向に直交する分割ラインのうち一方向の平行する分割ライン上のみに溝が形成されていることにより、溝が形成された分割ライン部分の半導体基板の厚みが薄く、切り欠き状になっており、劈開などによる分割を行う際の応力が集中しやすい構造とすることができ、よって後工程である半導体基板を個々の半導体装置に分割する工程において、半導体基板を個々の半導体装置に分割するための起点となる半導体基板内部に改質領域を形成する際にレーザ光を走査する回数を、溝を形成していない分割ラインと比較して少なくすることができ、その結果、加工タクトを短くすることができ、また直進性の良い安定した分割を可能にできる、という効果を有している。
以下、本発明の実施の形態を図面に基づいて説明する。
図1は、本発明の実施形態における複数の半導体素子が形成された半導体基板の平面図、図2は図1の拡大図、図3および図4はそれぞれ図2におけるA−A’断面図、B−B’断面図である。
図1は、本発明の実施形態における複数の半導体素子が形成された半導体基板の平面図、図2は図1の拡大図、図3および図4はそれぞれ図2におけるA−A’断面図、B−B’断面図である。
図1〜図4において、1はSi単結晶からなる半導体基板、2は半導体装置を構成する半導体デバイス(半導体素子)、3はV溝(溝の一例)、4は分割ライン、5はダイアフラムを示しており、図3のA−A’断面図は、横方向の分割ライン4に沿った半導体基板1の断面図、図4のB−B’断面図は、ダイアフラム5が形成された半導体デバイス2に沿った横方向の半導体基板1の断面図である。
図1および図2に示すように、半導体基板1には、縦方向および横方向に桝目状に複数の半導体デバイス2が形成されており、半導体デバイス2には、それぞれダイアフラム5が形成されている。
また複数の半導体デバイス2は、分割ライン4で区切られている。ここで分割ライン4は、半導体基板1から、半導体デバイス2を個々に分割する際に設定される分割領域である。そして、分割ライン4は、縦方向および横方向に直交する(交差する)ように形成されており、これら直交する分割ラインのうち、縦方向または横方向の一方の平行する分割ライン(図では縦方向の分割ライン)上のみにV溝3が形成されている。これらV溝3は、例えば傾斜角度が54.7度となる方位面(111)面で形成されている。
次に、図5を参照して、本発明の半導体装置の製造方法を説明する。図5は、図4に示すB−B’断面図を用いた本発明の半導体装置の製造方法の工程を順にを示す断面図である。図5において、6はエッチングマスク、7はエキスパンドテープ、8はレーザ光、9は改質領域、10は改質領域を起点としたクラック(切断部)、11は半導体基板1から個々の半導体デバイス2を切り出した後の半導体装置を示している。
まず、「縦方向の平行する分割ライン上のみに連続して、異方性エッチングによりV溝を形成する工程」を実行する。
すなわち、まず図5(a)に示すように、複数の半導体デバイス2が形成され、個々の半導体デバイス2を分割するための分割ライン(図示せず)が設定された半導体基板1に、エッチングマスク6を形成する。エッチングマスク6は、ダイアフラム5およびV溝3を形成したい領域が開口するように形成する。このとき、V溝3を形成するためのエッチングマスク6の開口は、一方の平行する分割ライン4上のみに形成する。
すなわち、まず図5(a)に示すように、複数の半導体デバイス2が形成され、個々の半導体デバイス2を分割するための分割ライン(図示せず)が設定された半導体基板1に、エッチングマスク6を形成する。エッチングマスク6は、ダイアフラム5およびV溝3を形成したい領域が開口するように形成する。このとき、V溝3を形成するためのエッチングマスク6の開口は、一方の平行する分割ライン4上のみに形成する。
ここで、例えばエッチングマスク6は、シリコン酸化膜などの材料をCVD法を用いて形成した後、リソグラフィ技術でパターニングして形成する。なお、図示していないが、このとき半導体デバイス2が形成された面には全面にエッチングマスクを残しておく。
次に、図5(b)に示すように、ダイアフラム5およびV溝3を異方性エッチングにより形成する。ここで、異方性エッチング液としては、例えばKOH溶液や、TMAH(水酸化テトラメチルアンモニウム)溶液が使用される。このとき、V溝3は一方の平行する分割ライン4上のみに形成されるので、交差するパターンをもたない。よって、Si単結晶基板からなる半導体基板1のエッチングは、交差パターン部分の異常侵食がなく、方位面(111)面で確実に進行が止まるため、エッチング深さの異なるダイアフラム5と、V溝3を同時に形成しても、傾斜角54.7度となる深さでストップさせることができる。つまりV溝3の深さと幅は、エッチングマスク6の開口幅で決定できる。
次に図5(c)に示すように、エッチングマスク6を除去する。エッチングマスク6の除去には、例えばBHF溶液を用いる。ここで、エッチングマスク6を除去しているが、特に必要なければ、エッチングマスク6は残しておいても構わない。
続いて、「直交する分割ラインに沿ってそれぞれ、レーザ光を半導体基板の内部に焦点をあわせて照射して、半導体基板の内部に改質領域を形成する工程」を実行する。
すなわち、まず図5(d)に示すように、エキスパンドテープ7に半導体基板1をマウントする。
すなわち、まず図5(d)に示すように、エキスパンドテープ7に半導体基板1をマウントする。
次に、図5(e)に示すように、直交する分割ライン4に沿ってそれぞれ、レーザ光8を半導体基板1の内部に焦点をあわせて照射して、半導体基板1の内部に改質領域9を形成する。このとき、縦方向のレーザ光8の走査は、V溝3のライン上に沿って実施し、改質領域9から発生するマイクロクラックがV溝3に進展するように実施する。
最後に、「半導体基板に外力を加えることにより、直交する分割ラインに沿って半導体基板を個々の半導体装置に分割する工程」を実行する。
すなわち、図5(f)に示すように、エキスパンドテープ7に外力を加えて、直交する分割ライン4に沿ってそれぞれ形成された改質領域9からクラック10を進展させて半導体基板1を分割し、個々の半導体装置11を形成する。
すなわち、図5(f)に示すように、エキスパンドテープ7に外力を加えて、直交する分割ライン4に沿ってそれぞれ形成された改質領域9からクラック10を進展させて半導体基板1を分割し、個々の半導体装置11を形成する。
ここで、半導体基板1が厚い場合、レーザ光8の走査を複数回行って改質領域9を複数形成することにより、分割を容易にすることができるが、図6(a),(b)に示すように、V溝3が形成されている分割ライン4に沿ってレーザ光8を走査する回数は、V溝3が形成されていない分割ライン4に沿ってレーザ光8を走査する回数より少なくても、分割が可能である。
図6(a)は、上記半導体基板1のB−B’断面の拡大図であり、V溝3が形成された分割ライン4に沿って形成された、レーザ光8の走査回数を2回としたときの深さ方向の改質領域9a,9bを示し、また図6(b)は、ダイアフラム5が形成された半導体デバイス2に沿った縦方向の半導体基板1のC−C’断面の拡大図であり、V溝3が形成されていない分割ライン4に沿って形成された、レーザ光8の走査回数を3回としたときの深さ方向の改質領域9a,9b,9cを示している。
このようにして、個々に分割された半導体装置11は、図7に示すように、ダイアフラム構造を有する半導体装置となる。
以上のように、半導体基板1の構成および半導体装置11の製造方法によれば、半導体基板1を個々の半導体装置11に分割するための起点となる改質領域9を形成する際、V溝3が形成された分割ライン4に沿ってレーザ光8を走査する回数を、V溝3の無い分割ライン4に沿ってレーザ光8を走査する回数よりも少なくすることができ、加工タクトを短くすることができ、また直進性の良い安定した分割を可能にできる。
以上のように、半導体基板1の構成および半導体装置11の製造方法によれば、半導体基板1を個々の半導体装置11に分割するための起点となる改質領域9を形成する際、V溝3が形成された分割ライン4に沿ってレーザ光8を走査する回数を、V溝3の無い分割ライン4に沿ってレーザ光8を走査する回数よりも少なくすることができ、加工タクトを短くすることができ、また直進性の良い安定した分割を可能にできる。
また直交する分割ライン4のうち一方の平行する分割ライン上のみに、V溝3を連続するようにエッチングで形成するため、エッチングの制御が極めて難しいV溝3の交差部分ができないことにより、極めて容易に安定したV溝3を形成でき、また連続したV溝3が形成された分割ライン4に沿って個々の半導体装置11に分割するため、V溝3を形成しない場合と比較して、容易に直進性に優れた分割を行うことができる。
またV溝3の形成は、ダイアフラム構造を形成する異方性エッチング工程と同時に行われるため、特に工程の増加がなく、コストアップや、リードタイムが増加することを回避できる。
図7に、分割された後の半導体装置の平面図、横断面図、縦断面図を示す。図7において、11は個々に分割された後の半導体装置、12はV溝の頂点を起点に分割された際にできる面取りであり、個々の半導体装置11の裏面側において対向する2辺のみに、面取り12が形成されている。
図7に示すように、V溝3が形成された部分に相当する面取り12の部分は、半導体装置11の長辺側に配置している。すなわち、V溝3を形成する分割ライン4として、半導体装置11の長辺側に沿った分割ラインを選択し、V溝3を形成している。
一般的に半導体装置は長細いと折れやすいが、折れる際の起点は、長辺側にできたクラックであり、長辺側を面取りすることで、起点となるクラックが無くなるため半導体装置の抗折強度は、飛躍的に向上する。すなわち、半導体装置11の抗折強度の低下につながる長辺のチッピングが抑制され、機械的強度の優れた半導体装置11を得ることができる。
図8に本発明の半導体装置が基板に実装されている状態の断面図を示す。図8において、13は実装基板、14は実装基板13と半導体装置11を接着するためのダイボンド材である。
通常、半導体装置11と実装基板13との接着はダイボンド材14で行われるが、接着の際には半導体装置11の側面への這い上がりを制御するために、ダイボンド材14の塗布量を厳しく制御する必要がある。図8に示すように、半導体装置11に面取り12が施されている場合、ダイボンド材の半導体装置11の側面への這い上がりは、面取り12の表面張力によって抑制されるため、従来よりも極めて容易に管理が可能である。また残りの二辺側(短辺側)には面取りを行わないことで、短辺側の半導体装置11の裏面の面積を減少させることがなく、ダイボンド時の接着面積を確保できる。
なお、本実施の形態では、半導体基板1および半導体装置11にダイアフラム構造を形成しているが、特にダイアフラム構造でなくても勿論構わない。
また本実施の形態では、直交する分割ラインのうち、縦方向または横方向の一方の平行する分割ライン上のみに形成されている溝を、V溝としているが、V溝に限ることはなく、U溝とすることも可能である。また溝を異方性エッチングにより形成しているが、ドライエッチングにより形成することも可能である。
また本実施の形態では、直交する分割ラインのうち、縦方向または横方向の一方の平行する分割ライン上のみに形成されている溝を、V溝としているが、V溝に限ることはなく、U溝とすることも可能である。また溝を異方性エッチングにより形成しているが、ドライエッチングにより形成することも可能である。
本発明の半導体基板は、シリコン基板や、化合物半導体基板の分割において、加工コストの増加や、加工の品質を低下させることなく、半導体装置を製造するのに適し、特にダイアフラム構造を有するMEMSセンサ等を製造する際の分割として有用である。
1 半導体基板
2 半導体デバイス
3 V溝
4 分割ライン
5 ダイアフラム
6 エッチングマスク
7 エキスパンドテープ
8 レーザ光
9,9a,9b,9c 改質領域
10 クラック
11 半導体装置
12 面取り
13 実装基板
14 ダイボンド材
2 半導体デバイス
3 V溝
4 分割ライン
5 ダイアフラム
6 エッチングマスク
7 エキスパンドテープ
8 レーザ光
9,9a,9b,9c 改質領域
10 クラック
11 半導体装置
12 面取り
13 実装基板
14 ダイボンド材
Claims (3)
- 縦方向および横方向に桝目状に、複数の半導体装置を構成する半導体素子が形成され、
前記複数の半導体素子を個々に分割するために設定された、縦方向および横方向の分割ラインのうち、一方向の平行する分割ライン上のみに連続して溝が形成されていること
を特徴とする半導体基板。 - 前記分割ラインに沿って前記半導体基板を分割して形成される半導体装置は、ダイアフラム構造を有する半導体装置であること
を特徴とする請求項1に記載の半導体基板。 - 前記分割ラインに形成されている溝は、V溝であること
を特徴とする請求項1または請求項2に記載の半導体基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009124791A JP2009188428A (ja) | 2009-05-25 | 2009-05-25 | 半導体基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009124791A JP2009188428A (ja) | 2009-05-25 | 2009-05-25 | 半導体基板 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006133160A Division JP4372115B2 (ja) | 2006-05-12 | 2006-05-12 | 半導体装置の製造方法、および半導体モジュールの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009188428A true JP2009188428A (ja) | 2009-08-20 |
Family
ID=41071307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009124791A Pending JP2009188428A (ja) | 2009-05-25 | 2009-05-25 | 半導体基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009188428A (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04215456A (ja) * | 1990-12-14 | 1992-08-06 | Nikon Corp | スクライブライン付きウエハ並びに、その製造方法 |
JPH05285937A (ja) * | 1992-04-13 | 1993-11-02 | Sumitomo Electric Ind Ltd | 半導体基板の分割方法 |
JPH09320996A (ja) * | 1996-03-29 | 1997-12-12 | Denso Corp | 半導体装置の製造方法 |
JP2000208476A (ja) * | 1999-01-19 | 2000-07-28 | Nissan Motor Co Ltd | 半導体チップの製造方法 |
JP2003229384A (ja) * | 2001-11-30 | 2003-08-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2004253695A (ja) * | 2003-02-21 | 2004-09-09 | Ricoh Co Ltd | シリコンチップ及びその製造方法及び該シリコンチップを用いた装置 |
JP2004363517A (ja) * | 2003-06-09 | 2004-12-24 | Fuji Electric Holdings Co Ltd | 半導体ウェハのチップ化方法 |
JP2006173428A (ja) * | 2004-12-17 | 2006-06-29 | Seiko Epson Corp | 基板加工方法及び素子製造方法 |
-
2009
- 2009-05-25 JP JP2009124791A patent/JP2009188428A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04215456A (ja) * | 1990-12-14 | 1992-08-06 | Nikon Corp | スクライブライン付きウエハ並びに、その製造方法 |
JPH05285937A (ja) * | 1992-04-13 | 1993-11-02 | Sumitomo Electric Ind Ltd | 半導体基板の分割方法 |
JPH09320996A (ja) * | 1996-03-29 | 1997-12-12 | Denso Corp | 半導体装置の製造方法 |
JP2000208476A (ja) * | 1999-01-19 | 2000-07-28 | Nissan Motor Co Ltd | 半導体チップの製造方法 |
JP2003229384A (ja) * | 2001-11-30 | 2003-08-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2004253695A (ja) * | 2003-02-21 | 2004-09-09 | Ricoh Co Ltd | シリコンチップ及びその製造方法及び該シリコンチップを用いた装置 |
JP2004363517A (ja) * | 2003-06-09 | 2004-12-24 | Fuji Electric Holdings Co Ltd | 半導体ウェハのチップ化方法 |
JP2006173428A (ja) * | 2004-12-17 | 2006-06-29 | Seiko Epson Corp | 基板加工方法及び素子製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4372115B2 (ja) | 半導体装置の製造方法、および半導体モジュールの製造方法 | |
US7859084B2 (en) | Semiconductor substrate | |
CN102157447B (zh) | 切割半导体晶片的方法、从半导体晶片切割的芯片以及从半导体晶片切割的芯片的阵列 | |
JP4424302B2 (ja) | 半導体チップの製造方法 | |
JP2010003817A (ja) | レーザーダイシング方法及びレーザーダイシング装置 | |
JP2006286727A (ja) | 複数の半導体装置を備えた半導体ウェハおよびそのダイシング方法 | |
JP2009206291A (ja) | 半導体基板、半導体装置、およびその製造方法 | |
JP2007235008A (ja) | ウェハの分断方法およびチップ | |
KR20060069265A (ko) | 기판 가공 방법 및 소자 제조 방법 | |
JP2009039755A (ja) | 切断用加工方法 | |
KR20180045064A (ko) | 레이저 가공 방법 | |
US8030180B2 (en) | Method of manufacturing a semiconductor device | |
JP2007165371A (ja) | 半導体装置の製造方法 | |
JP2007165835A (ja) | レーザダイシング方法および半導体ウェハ | |
JP2008006809A (ja) | シリコンノズルプレートの製造方法及びインクジェットヘッドの製造方法 | |
JP5127669B2 (ja) | 半導体ウェハ | |
JP2009188428A (ja) | 半導体基板 | |
JP2009206292A (ja) | 半導体基板、および半導体装置の製造方法 | |
JP2004260083A (ja) | ウェハの切断方法および発光素子アレイチップ | |
JP2007160400A (ja) | レーザダイシング方法 | |
JP2018182137A (ja) | 加工対象物切断方法及び半導体チップ | |
JP2013062372A (ja) | デバイスウェハ及びデバイスウェハの切断方法 | |
CN215249543U (zh) | 芯片结构和器件 | |
JP2007207871A (ja) | 複数の半導体装置を備えた半導体ウェハ | |
WO2018193970A1 (ja) | 加工対象物切断方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090525 |
|
A977 | Report on retrieval |
Effective date: 20110627 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20110705 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Effective date: 20111101 Free format text: JAPANESE INTERMEDIATE CODE: A02 |